JP6239987B2

JP6239987B2 - パラレルシリアル変換回路

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Publication number: JP6239987B2
Application number: JP2014005858A
Authority: JP
Inventors: 白石　幹雄; 幹雄白石
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2014-01-16
Filing date: 2014-01-16
Publication date: 2017-11-29
Anticipated expiration: 2034-01-16
Also published as: US9071258B1; JP2015136006A; US20150200683A1

Description

本発明の実施形態は、シリアルパラレル変換回路に関する。

ＳＳＤ（Solid State Disk）やＨＤＤ（Hard Disk Drive）等の大容量記録装置では、記録領域から読み出したパラレルデータをシリアルデータに変換してから伝送するのが一般的である。このため、大容量記録装置には、パラレルシリアル変換回路が設けられている。

データ転送速度を向上させる一方策として、複数種類のパラレルデータを並行してシリアルデータに変換して、各シリアルデータを同期化させて伝送する場合がある。この場合、パラレルシリアル変換回路内に複数のパラレルシリアル変換部が設けられる。この種のパラレルシリアル変換回路では、複数のパラレルシリアル変換部を同期させるために、パラレルシリアル変換動作を開始する前に、複数のパラレルシリアル変換部のそれぞれにリセット信号を供給してリセット状態にすることで、タイミングのずれをなくすのが一般的である。

しかしながら、リセット信号は、パラレルシリアル変換回路以外でも使用されることから、リセット信号経路は長く引き回されることが多い。このため、リセット信号の負荷容量は大きくなってその立ち上がり時間は長くなる。また、リセット信号の立ち上がり時間は、製造工程、電源電圧および接合部の温度等の影響も受けて、同一チップ内の各パラレルシリアル変換部で差異が生じる。この差異を予め予測してリセット信号のタイミングのずれを抑制する設計を行うのは困難である。

また、各パラレルシリアル変換部は、基準となる高速クロック信号を分周器で分周したクロック信号に基づいてパラレルシリアル変換動作を行うが、リセット信号の立ち上がりエッジを検出してから分周器が動作を開始するまでの時間のずれを考慮に入れてタイミングの設計を行うのは容易ではない。特に、各パラレルシリアル変換動作が速くなるほど、設計は困難になる。

このように、パラレルシリアル変換回路内に複数のパラレルシリアル変換部を設ける場合は、各パラレルシリアル変換部が高速動作の可能な回路構成であっても、上述した理由により各パラレルシリアル変換部を同期化させるのが困難なために、データ転送速度をそれほど高速化できないという問題がある。

特開２０１２−３９４４８号公報

本発明が解決しようとする課題は、高速動作が可能なパラレルシリアル変換回路を提供することである。

本実施形態によれば、速度制御信号の論理に応じた分周比で基準クロック信号を分周した分周信号を生成する分周器と、
前記分周信号に基づいてタイミングパルス信号を生成するタイミングパルス生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてロード信号を生成するロード信号生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてビットクロック信号を生成するビットクロック生成器と、
前記ビットクロック信号に同期させてパラレルデータをシリアルデータに変換するパラレルシリアル変換部と、を備えるパラレルシリアル変換回路が提供される。

一実施形態に係るパラレルシリアル変換回路１の内部構成を示すブロック図。転送速度制御コードｃ０、ｃ１とデータ転送速度との対応関係の一例を示す図。図１のパラレルシリアル変換回路１のタイミング図。図１のパラレルシリアル変換回路１のタイミング図。図１のパラレルシリアル変換回路１のタイミング図。図１のパラレルシリアル変換回路１のタイミング図。図３の１０ビットＰＩＳＯ３の内部構成の一例を示す回路図。第１の４ビットＰＩＳＯ６および第２の４ビットＰＩＳＯ７の内部構成の一例を示す回路図。図３の分周器１１の内部構成の一例を示す回路図。図３のタイミングパルス生成器５の内部構成の一例を示す回路図。図３の比較回路１２の内部構成の一例を示す回路図。

以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、パラレルシリアル変換回路内の特徴的な構成および動作を中心に説明するが、パラレルシリアル変換回路には以下の説明で記述しない構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものとする。

図１は本発明の一実施形態に係るパラレルシリアル変換回路１の内部構成を示すブロック図である。図１のパラレルシリアル変換回路１は、２つの信号伝送部２を有する。本実施形態では、これら２つの信号伝送部２をレーン０およびレーン１と呼ぶ。レーン０はマスターレーンであり、レーン１はスレーブレーンである。レーン０、１はそれぞれ、転送速度制御コード（速度制御信号）ｃ０、ｃ１に基づいてデータ転送速度（ビットレート）が設定される。

図２は転送速度制御コードｃ０、ｃ１とデータ転送速度との対応関係の一例を示す図である。転送速度制御コードｃ０、ｃ１が００のときは、データ転送は休止される。転送速度制御コードｃ０、ｃ１が０１のときは、第１の転送速度（毎秒ｘビット）でデータ転送が行われる。転送速度制御コードｃ０、ｃ１が１０のときは、第２の転送速度（毎秒２ｘビット）でデータ転送が行われる。なお、図２は一例であり、転送速度制御コードｃ０，ｃ１とデータ転送速度との対応関係は任意に設定してよい。また、転送速度制御コードｃ０，ｃ１のビット数も２ビットに限らない。レーンの数に応じて、転送速度制御コードのビット数とデータ転送速度を設定すればよい。

レーン０と１の信号伝送部２の内部構成は共通する箇所が多いため、まずはレーン０の内部構成について説明し、レーン１の内部構成はレーン０との相違点を中心に説明する。

図１に示すように、レーン０の信号伝送部２は、１０ビット・パラレルシリアル変換器（１０ビットＰＩＳＯ）３と、バッファ４と、タイミングパルス生成器５と、２つの４ビット・パラレルシリアル変換器（以下、第１の４ビットＰＩＳＯ６と第２の４ビットＰＩＳＯ７と呼ぶ）と、３つのマルチプレクサ（以下、第１のＭＵＸ８、第２のＭＵＸ９、第３のＭＵＸ１０と呼ぶ）と、分周器１１と、比較回路１２とを有する。

１０ビットＰＩＳＯ３は、ビットクロック信号ｈ０に同期させて１０ビットのパラレルデータｅ０をシリアルデータｊ０に変換する。このシリアルデータｊ０はバッファ４に入力され、このバッファ４から最終的なシリアルデータｆ０が出力される。

比較回路１２（マスター比較器）は、転送速度制御コードｃ０を００と比較し、その比較結果を出力する。分周器１１は、転送速度制御コードｃ０の論理に応じた分周比で高速クロック信号（基準クロック信号）ａを分周した分周信号を生成する。より具体的には、分周器１１は、転送速度制御コードｃ０の値により、分周比を切り替える。そして、切り替えた分周比にて、高速クロック信号ａを分周した分周信号を生成する。例えば、分周器１１は、転送速度制御コードｃ０の値が二進コード０１であれば分周比として４０を選択し、ｃ０の値が二進コード１０であれば分周比として２０を選択する。

第１のＭＵＸ８（マスター分周信号選択器）は、比較回路１２の比較結果に基づいて、分周信号と低レベル固定信号とのいずれかを選択する。より具体的には、第１のＭＵＸ８は、比較回路１２で不一致が検出されると分周信号を選択し、比較回路１２で一致が検出されると低レベル固定信号を選択する。

第１のＭＵＸ８の出力信号は、外部からパラレルデータｅ０を取り込むためのパラレルデータ同期クロック信号ｄ０として用いられる。比較回路１２で不一致が検出されると、分周信号に同期してパラレルデータｅ０が取り込まれる。また、比較回路１２で一致が検出されると、パラレル同期クロック信号ｄ０は低レベル固定信号になるため、パラレルデータｅ０の取り込みは行われない。

タイミングパルス生成器５は、分周信号に基づいてタイミングパルス信号ｇ０を生成する。より具体的には、タイミングパルス生成器５は、第１のＭＵＸ８が分周信号を選択した場合には、分周信号の周期に応じたタイミングパルス信号ｇ０を生成する。

第２のＭＵＸ９は、転送速度制御コードｃ０に基づいて、複数の第２基準ビット列から一つを選択して第２初期値を設定する。より具体的には、第２のＭＵＸ９は、転送速度制御コードｃ０の最上位ビット（第１ビット）の論理に基づいて、第１の４ビットＰＩＳＯ６に設定するための初期値を選択する。例えば、第２のＭＵＸ９は、最上位ビットが０のときは初期値１１００を選択し、最上位ビットが１のときは初期値１０１０を選択する。

第１の４ビットＰＩＳＯ６（第１シフトレジスタ）は、タイミングパルス信号ｇ０をトリガーとして、高速クロック信号ａに同期させて第１初期値をビットシフトしてビットクロック信号ｈ０を生成する。より具体的には、第１の４ビットＰＩＳＯ６は、タイミングパルス信号ｇ０の入力をトリガーとして、第２のＭＵＸ９が選択した初期値を高速クロック信号ａに同期させてビットシフトし、ビットクロック信号ｈ０を生成する。第１の４ビットＰＩＳＯ６の出力信号は、１０ビットＰＩＳＯ３に供給されるだけでなく、第１の４ビットＰＩＳＯ６の初段側にも帰還されるため、第２のＭＵＸ９が選択した初期値００１１または０１０１のビットパターンが繰り返し出力されることになる。これにより、ビットクロック信号ｈ０が生成される。

第２の４ビットＰＩＳＯ７（第２シフトレジスタ）は、タイミングパルス信号ｇ０をトリガーとして、高速クロック信号ａに同期させて第２初期値をビットシフトしてロード信号を生成する。より具体的には、第２の４ビットＰＩＳＯ７は、タイミングパルス信号ｇ０の入力をトリガーとして、第３のＭＵＸ１０が選択した初期値を高速クロック信号ａに同期させてビットシフトする。第２の４ビットＰＩＳＯ７の出力信号は、１０ビットＰＩＳＯ３のロード信号となる。

第１の４ビットＰＩＳＯ６と第２の４ビットＰＩＳＯ７は、タイミングパルス信号ｇ０が入力されるたびに、それぞれ第２のＭＵＸ９と第３のＭＵＸ１０から初期値を入力して、ビットシフト動作をやり直す。よって、第２の４ビットＰＩＳＯ７と第３の４ビットＰＩＳＯはそれぞれ、タイミングパルス信号ｇ０の周期に同期した周期でビットクロック信号ｈ０とロード信号ｉ０を繰り返し生成する。

レーン１の信号伝送部２は、レーン０の信号伝送部２と類似した回路構成を有するが、一部の構成および動作において異なる。また、レーン１には、転送速度制御コードｃ０ではなく、転送速度制御コードｃ１が入力され、レーン１に入力されるパラレルデータｅ１は、レーン０に入力されるパラレルデータｅ０とは異なるものである。さらに、レーン１から出力されるパラレルデータ同期クロックｄ１とシリアルデータｆ１は、レーン０から出力されるパラレルデータ同期クロックｄ０とシリアルデータｆ０とは異なるものである。以下では、これらの相違点以外の相違点を中心にレーン１の内部構成を説明する。

レーン１の比較回路１２（スレーブ比較器）は、転送速度制御コードｃ０とｃ１を比較して、比較結果を示す信号を出力する。
レーン１の第１のＭＵＸ（スレーブ分周信号選択器）８は、比較回路１２の出力信号に基づいて、レーン１の分周器１１から出力された分周信号とレーン０の分周器１１から出力された分周信号とのいずれかを選択して出力する。より具体的には、レーン１の第１のＭＵＸ８は、転送速度制御コードｃ０，ｃ１が一致する場合には、レーン０の分周回路１１から出力された分周信号を選択し、不一致の場合には、レーン１の分周回路１１から出力された分周信号を選択する。

上記以外は、入出力される信号の種類が一部異なるものの、レーン０とレーン１の信号伝送部２の構成および動作は共通する。

図３〜図６は図１のパラレルシリアル変換回路１のタイミング図である。図３および図４は、レーン０と１の信号伝送部２にそれぞれ入力される転送速度制御コードｃ０，ｃ１の値が異なっている。図３はｃ０＝０１でｃ１＝１０、図４はｃ０＝１０でｃ１＝０１である。一方、図５および図６は、レーン０と１の信号伝送部２にそれぞれ入力される転送速度制御コードｃ０，ｃ１の値が同じであり、図５はｃ０＝ｃ１＝０１、図６はｃ０＝ｃ１＝１０の例を示している。

図３の場合、ｃ０＝０１でｃ１＝１０であるため、図２に示すように、レーン１のビットレートはレーン０のビットレートの２倍になる。

リセット信号がハイになると、レーン０と１の各分周器１１は分周信号を出力する。転送速度制御コードｃ０の最上位ビットは０であるため、レーン０の分周器１１は高速クロック信号ａを４０分周した分周信号を出力する。転送速度制御コードｃ０とｃ１は互いに異なるため、レーン０の比較回路１２は不一致信号を出力し、レーン０の第１のＭＵＸ８は分周器１１が出力した分周信号を選択して、この分周信号をパラレルデータ同期クロック信号ｄ０として出力する。

同様に、レーン１の転送速度制御コードｃ１の最上位ビットは１であるため、レーン１の分周器１１は高速クロック信号ａを２０分周した分周信号を出力する。レーン１の比較回路１２も不一致信号を出力し、レーン１の第１のＭＵＸ８は分周器１１が出力した分周信号を選択して、この分周信号をパラレルデータ同期クロック信号ｄ１として出力する。

パラレルデータ同期クロック信号ｄ０，ｄ１は、パラレルシリアル変換回路１の外部に出力されるとともに、タイミングパルス生成器５にそれぞれ入力される。タイミングパルス生成器５は、パラレルデータ同期クロック信号ｄ０，ｄ１の立ち上がりエッジで所定期間ハイになるタイミングパルス信号ｇ０，ｇ１を生成する。

レーン０と１の信号伝送部２は、製造ばらつきや配線の引き回しによる信号遅延等により、完全には同期して動作しておらず、図３に示すように、レーン０と１では、タイミングパルス信号が出力されるタイミングにずれｔｄが生じる場合がある。

レーン０の第２のＭＵＸ９は、転送速度制御コードｃ０の最上位ビットが０であることから、初期値１１００を選択して第１の４ビットＰＩＳＯ６に供給する。レーン０の第１の４ビットＰＩＳＯ６は、タイミングパルス信号ｇ０をトリガーとして、初期値１１００を取り込んで、ビットシフト動作を行う。第１の４ビットＰＩＳＯ６の出力信号は入力端子ＳＩに帰還されているため、レーン０の第１の４ビットＰＩＳＯ６は、１１００を繰り返す周期のビットクロック信号ｈ０を出力する。このビットクロック信号ｈ０は、レーン０の１０ビットＰＩＳＯ３のビットシフトクロックとして用いられる。

同様に、レーン１の第２のＭＵＸ９は、転送速度制御コードｃ１の最上位ビットが１であることから、初期値１０１０を選択して第１の４ビットＰＩＳＯ６に供給する。レーン１の第１の４ビットＰＩＳＯ６は、タイミングパルス信号ｇ１をトリガーとして、初期値１０１０を取り込んで、ビットシフト動作を行う。第１の４ビットＰＩＳＯ６の出力信号は入力端子ＳＩに帰還されているため、レーン１の第１の４ビットＰＩＳＯ６は、１０１０を繰り返す周期のビットクロック信号ｈ１を出力する。このビットクロック信号ｈ１は、レーン１の１０ビットＰＩＳＯ３のビットシフトクロックとして用いられる。

レーン０の第３のＭＵＸ１０は、転送速度制御コードｃ０の最上位ビットが０であることから、初期値１１１１を選択して第２の４ビットＰＩＳＯ７に供給する。レーン０の第２の４ビットＰＩＳＯ７は、タイミングパルス信号をトリガーとして、初期値１１１１を取り込んで、ビットシフト動作を行う。レーン０の第２の４ビットＰＩＳＯ７から出力される信号はロード信号ｉ０として、レーン０の１０ビットＰＩＳＯ３に入力される。

レーン１の第３のＭＵＸ１０は、転送速度制御コードｃ１の最上位ビットが１であることから、初期値１１００を選択して第２の４ビットＰＩＳＯ７に供給する。レーン１の第２の４ビットＰＩＳＯ７は、タイミングパルス信号ｇ１をトリガーとして、初期値１１００を取り込んで、ビットシフト動作を行う。レーン１の第２の４ビットＰＩＳＯ７から出力される信号はロード信号ｉ１として、レーン１の１０ビットＰＩＳＯ３に入力される。

レーン０の１０ビットＰＩＳＯ３は、ロード信号ｉ０の立ち上がりエッジでパラレルデータｅ０を取り込んで、ビットクロック信号ｈ０に同期させて、パラレルデータｅ０をビットシフトさせたシリアルデータｊ０を出力する。

レーン１の１０ビットＰＩＳＯ３は、ロード信号ｉ１の立ち上がりエッジでパラレルデータｅ１を取り込んで、ビットクロック信号ｈ１に同期させて、パラレルデータｅ１をビットシフトさせたシリアルデータｊ１を出力する。

図３の場合、ビットクロック信号ｈ１はビットクロック信号ｈ０よりも２倍高速であるため、シリアルデータｊ１もシリアルデータｊ０の２倍の速さで出力される。

図４の場合、レーン０の転送速度制御コードｃ０＝１０で、レーン１の転送速度制御コードｃ１＝０１である。このため、各レーンにおける分周器１１が選択する分周比、第２のＭＵＸ９が選択する初期値、および第３のＭＵＸ１０が選択する初期値は、いずれも図３とは逆になる。この結果、レーン０のビットクロックｈ０は、レーン１のビットクロックｈ１の２倍の周波数になり、レーン０のシリアルデータｆ０は、レーン１のシリアルデータｆ１の２倍の周波数になる。

図５の場合、転送速度制御コードｃ０が０１であるため、レーン０の信号伝送部２の動作は図３と同じである。一方、転送速度制御コードｃ１も０１であるため、レーン１の比較回路１２は一致信号を出力する。このため、レーン１の第１のＭＵＸ８は、レーン０の分周器１１が出力した分周信号を選択し、この分周信号をパラレルデータ同期クロック信号ｄ１として、外部に出力するとともに、タイミングパルス生成器５に供給する。

このように、図５の場合、レーン０と１のタイミングパルス生成器５は、同一の分周信号に同期させてタイミングパルス信号ｇ０，ｇ１を生成する。よって、レーン０と１では、タイミングパルス信号ｇ０，ｇ１にタイミング上のずれは生じない。

また、第２のＭＵＸ９が選択する初期値と第３のＭＵＸ１０が選択する初期値は、レーン０と１で同じになる。よって、第１の４ビットＰＩＳＯ６が生成するビットクロック信号ｈ０，ｈ１のタイミングも同一になり、第２の４ビットＰＩＳＯ７が生成するロード信号ｉ０，ｉ１のタイミングも同一になる。

このため、１０ビットＰＩＳＯ３が生成するシリアルデータｊ０，ｊ１のタイミングも同一になり、バッファ４を介して出力されるシリアルデータｆ０，ｆ１のタイミングも同一になる。

このように、転送速度制御コードｃ０，ｃ１が同一の場合は、最終的に得られるシリアルデータｆ０，ｆ１のタイミングのずれをなくすことができる。従来は、リセット信号により、複数のレーンの同期化を図っていたが、上述したように、リセット信号経路は負荷容量が大きく、複数のレーンでタイミングのずれが生じやすい。これに対して、本実施形態では、転送速度制御コードｃ０，ｃ１が一致するときは、マスターレーン（レーン０）の分周信号をスレーブレーン（レーン１）でも使用するため、マスターレーンとスレーブレーンでタイミングパルス信号ｇ０，ｇ１のタイミングを一致させることができる。これにより、ロード信号ｉ０，ｉ１のタイミングを一致させることができるだけでなく、ビットクロック信号ｈ０，ｈ１のタイミングも一致させることができ、最終的に得られるシリアルデータｆ０，ｆ１にタイミング上のずれが生じなくなる。

図６の場合、転送速度制御コードｃ０が１０であるため、レーン０の信号伝送部２の動作は図４と同じである。一方、転送速度制御コードｃ１も１０であるため、レーン１の第１のＭＵＸ８は、レーン０の分周器１１が生成した分周信号を選択する。

図６の場合も、レーン０と１のタイミングパルス生成器５は、同一の分周信号に同期させてタイミングパルス信号ｇ０，ｇ１を生成する。よって、レーン０と１では、タイミングパルス信号にずれは生じない。

図３〜図６から明らかなように、本実施形態では、タイミングパルス信号ｇ０，ｇ１が出力されるたびに、第１の４ビットＰＩＳＯ６と第２の４ビットＰＩＳＯ７は、対応する初期値を取り込んで、ビットシフトする動作を行う。したがって、レーン０と１の１０ビットＰＩＳＯ３のビットシフト動作にずれが生じても、次にタイミングパルス信号が出力されたときに、そのずれを解消できる。

図７は図３の１０ビットＰＩＳＯ３の内部構成の一例を示す回路図である。図７の１０ビットＰＩＳＯ３は、マルチプレクサ２１とＤフリップフロップ２２が交互に１０個ずつ縦続接続された構成になっている。なお、縦続接続される段数は任意に変更して構わない。

各マルチプレクサ２１は、パラレルデータとビットシフトデータとのいずれかを選択する。各マルチプレクサ２１が選択したデータは、後段に位置するＤフリップフロップ２２に取り込まれる。各Ｄフリップフロップ２２は、第１の４ビットＰＩＳＯ６が生成したビットクロック信号ＣＫに同期して、前段に位置するマルチプレクサ２１が選択した信号を取り込む。

各マルチプレクサ２１は、ロード信号ＬＤが入力されたタイミングに合わせて、パラレルデータＤ［９：０］を選択し、ロード信号ＬＤがロウの間はビットシフトデータを選択する。なお、初段のマルチプレクサ２１には、ビットシフトデータの代わりにＳＩ端子データが入力される。本実施形態では、ＳＩ端子はロウレベルに設定される。

図８は第１の４ビットＰＩＳＯ６および第２の４ビットＰＩＳＯ７の内部構成の一例を示す回路図である。図８の回路は、マルチプレクサ２３とＤフリップフロップ２４が交互に４個ずつ縦続接続された構成になっている。なお、縦続接続される段数は任意に変更して構わない。

各マルチプレクサ２３は、初期値Ｄ［３：０］とビットシフトデータとのいずれかを選択する。より具体的には、各マルチプレクサ２３は、ロード信号ＬＤがハイの期間内は初期値Ｄ［３：０］を選択し、ロード信号ＬＤがロウの期間内はビットシフトデータを選択する。

また、初段のマルチプレクサ２３には、ビットシフトデータの代わりに、ＳＩ端子データが入力される。第１の４ビットＰＩＳＯ６のＳＩ端子には、第１の４ビットＰＩＳＯ６の出力データが帰還されるため、第１の４ビットＰＩＳＯ６は、初期値Ｄ［３：０］で示す４ビットデータを繰り返し出力する。一方、第２の４ビットＰＩＳＯ７のＳＩ端子はロウ固定に設定されている。

図９は図３の分周器１１の内部構成の一例を示す回路図である。図９の分周器１１は、分周比を２０分周と４０分周とで切替可能である。分周比の切替は、転送速度制御コードｃ０，ｃ１で行う。

図９の分周器１１は、５分周回路３１と、３つの２分周回路３２〜３４とを縦続接続した構成になっており、高速クロック信号ａを５×２×２×２＝４０分周することが可能である。また、図９の分周器１１は、３つのマルチプレクサ３５〜３７と３つのＤフリップフロップ３８〜４０とを有する。マルチプレクサ３５は、転送速度制御コードｃ０，ｃ１の最下位ビットの値に基づいて、分周回路３２から出力される１０分周信号と、分周回路３３から出力される２０分周信号との一方を選択して出力する。マルチプレクサ３６は、転送速度制御コードｃ０，ｃ１の最下位ビットの値に基づいて、分周回路３４から出力される４０分周信号とロウ固定信号との一方を選択して出力する。マルチプレクサ３７は、転送速度制御コードｃ０，ｃ１の最上位ビットの値に基づいて、マルチプレクサ３５の選択信号と、マルチプレクサ３６の選択信号との一方を選択して出力する。

このように、図９の分周器１１は、回路自体は、１０分周、２０分周、４０分周の３通りの切替が可能になっている。ただし、本実施形態では、転送速度制御コードｃ０，ｃ１が０１と１０の２種類だけであるため、同コードが０１の場合は４０分周が選択され、１０の場合は２０分周が選択される。

図１０は図３のタイミングパルス生成器５の内部構成の一例を示す回路図である。図１０のタイミングパルス生成器５は、縦続接続された２段のＤフリップフロップ４１，４２と、後段のＤフリップフロップ４２のＱ出力データと、前段のＤフリップフロップ４１の／Ｑ出力データとの論理和の反転信号を生成するＮＯＲ回路４３と、ＮＯＲ回路４３の出力信号を取り込むＤフリップフロップ４４とを有する。

図１０のタイミングパルス生成器５は、初段のＤフリップフロップ４１のＤ端子に入力されたパラレルデータ同期クロック信号ｄ０，ｄ１を高速クロック信号ａで同期化して、パラレルデータ同期クロック信号ｄ０，ｄ１の立ち上がりエッジをトリガーとして、高速クロック信号ａの１周期分のタイミングパルス信号を生成する。

図１１は図３の比較回路１２の内部構成の一例を示す回路図である。図１１の比較回路１２は、２個のＸＯＲ回路４５，４６と、ＮＯＲ回路４７とを有する。ＸＯＲ回路４５は、転送速度制御コードｃ０，ｃ１の最下位ビット同士の排他的論理和を演算する。ＸＯＲ回路４６は、転送速度制御コードｃ０，ｃ１の最上位ビット同士の排他的論理和を演算する。ＮＯＲ回路４７は、２個のＸＯＲ回路の出力信号の論理和の反転信号を出力する。

図７〜図１１は各回路の一例であり、具体的な回路構成は種々の変更が可能である。

このように、本実施形態では、複数のレーンに入力される転送速度制御コードが同一の場合は、マスターレーンの分周信号をスレーブレーンで選択してタイミングパルス信号ｇ０，ｇ１を生成するため、マスターレーンとスレーブレーンでタイミングパルス信号ｇ０，ｇ１のタイミングのずれをなくすことができる。これにより、タイミングパルス信号ｇ０，ｇ１に同期して生成されるロード信号ｉ０，ｉ１とビットクロック信号ｈ０，ｈ１についても、マスターレーンとスレーブレーンでタイミングのずれが起きなくなる。よって、ロード信号ｉ０，ｉ１とビットクロック信号ｈ０，ｈ１に同期してパラレルシリアル変換動作を行う１０ビットＰＩＳＯ３から出力されるシリアルデータｊ０，ｊ１のタイミングのずれも起きなくなる。

よって、本実施形態によれば、リセット信号経路の負荷容量の差異に基づくリセットタイミングのずれに影響されずに、パラレルシリアル変換動作を行うことができる。

また、本実施形態では、タイミングパルス信号が入力されるたびに、第１の４ビットＰＩＳＯ６と第２の４ビットＰＩＳＯ７はビットクロック信号ｈ０，ｈ１とロード信号ｉ０，ｉ１の生成をやり直すため、何らかの理由で、レーン０と１でビットクロック信号ｈ０，ｈ１のタイミング、あるいはロード信号ｉ０，ｉ１のタイミングにずれが生じても、次にタイミングパルス信号が入力された時点で、そのずれを解消できる。したがって、リセット信号に頼らずに、レーン０と１のパラレルシリアル変換動作を安定に同期化させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１パラレルシリアル変換回路、２信号伝送部、３１０ビットＰＩＳＯ、４バッファ、５タイミングパルス生成器、６第１の４ビットＰＩＳＯ、７第２の４ビットＰＩＳＯ、８第１のＭＵＸ、９第２のＭＵＸ、１０第３のＭＵＸ、１１分周器、１２比較回路

Claims

ｎ個（ｎは２以上の整数）の信号伝送部を備え、
前記ｎ個の信号伝送部のそれぞれは、
速度制御信号の論理に応じた分周比で基準クロック信号を分周した分周信号を生成する分周器と、
前記分周信号に基づいてタイミングパルス信号を生成するタイミングパルス生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてロード信号を生成するロード信号生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてビットクロック信号を生成するビットクロック生成器と、
前記ビットクロック信号に同期させてパラレルデータをシリアルデータに変換するパラレルシリアル変換部と、を有し、
前記ｎ個の信号伝送部のうちの一つはマスター信号伝送部で、残りはスレーブ信号伝送部であり、
前記マスター信号伝送部に入力される前記速度制御信号と同じ論理の前記速度制御信号が前記スレーブ部信号伝送路に入力された場合には、前記スレーブ信号伝送部内の前記タイミングパルス生成器は、前記マスター信号伝送部内の前記分周器で生成した前記分周信号に基づいて、前記タイミングパルス信号を生成するパラレルシリアル変換回路。
前記ビットクロック生成器は、
前記速度制御信号の論理に基づいて複数の第１基準ビット列から一つを選択して第１初期値を設定する第１選択器と、
前記タイミングパルス信号をトリガーとして、前記基準クロック信号に同期させて前記第１初期値をビットシフトして前記ビットクロック信号を生成する第１シフトレジスタと、を有する請求項１に記載のパラレルシリアル変換回路。
前記ロード信号生成器は、
前記速度制御信号の論理に基づいて複数の第２基準ビット列から一つを選択して第２初期値を設定する第２選択器と、
前記タイミングパルス信号をトリガーとして、前記基準クロック信号に同期させて前記第２初期値をビットシフトして前記ロード信号を生成する第２シフトレジスタと、を有する請求項１または２に記載のパラレルシリアル変換回路。
前記スレーブ信号伝送部は、
対応する前記スレーブ信号伝送部に入力された前記速度制御信号の論理と、前記マスター信号伝送部に入力された前記速度制御信号の論理とが一致するか否かを比較するスレーブ比較器と、
前記スレーブ比較器の比較結果に基づいて、対応する前記スレーブ信号伝送部内の前記分周器で生成された前記分周信号と、前記マスター信号伝送部内の前記分周器で生成された分周信号とのいずれかを選択するスレーブ分周信号選択器と、を有し、
対応する前記スレーブ信号伝送部内の前記タイミングパルス生成器は、前記スレーブ分周信号選択器で選択された分周信号に基づいて、対応する前記タイミングパルス信号を生成する請求項１乃至３のいずれか一項に記載のパラレルシリアル変換回路。
前記スレーブ分周信号選択器は、前記スレーブ比較器にて一致が検出されると、前記マスター信号伝送部内の前記分周器で生成された分周信号を選択し、前記スレーブ比較器にて不一致が検出されると、対応する前記スレーブ信号伝送部内の前記分周器で生成された前記分周信号を選択する請求項４に記載のパラレルシリアル変換回路。
前記マスター信号伝送部は、
対応する前記マスター信号伝送部に入力された前記速度制御信号の論理が所定の信号論理と一致するか否かを比較するマスター比較器と、
前記マスター比較器で不一致が検出されると、前記マスター信号伝送部内の前記分周器で生成された前記分周信号を選択し、前記マスター比較器で一致が検出されると、前記所定の信号論理の信号を選択するマスター分周信号選択器と、を有し、
前記マスター信号伝送部内の前記タイミングパルス生成器は、前記マスター分周信号選択器が前記分周信号を選択した場合には対応する前記タイミングパルス信号を生成し、前記マスター分周信号選択器が前記所定の信号論理の信号を選択した場合には前記タイミングパルス信号の生成を停止する請求項１乃至５のいずれか一項に記載のパラレルシリアル変換回路。