JP5010310B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
MISFET(金属絶縁物半導体電界効果トランジスタ)を有する半導体装置の製造方法であって、シリコン基板の表面に前記MISFETのゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の両側に、{110}面方位を有するシリコン面上に設けられ、前記シリコン面上の<100>方向に垂直な長辺と、前記<100>方向に平行で幅が0.5μm以下の短辺からなる矩形状を呈し、前記MISFETのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド(NiSi)領域を形成することを特徴とする。
前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、{110}面方位を有する側壁面と、{100}面方位を有する側壁面と、{110}面方位を有する底面部を備え、前記{110}面方位を有する側壁面と、前記底面が前記シリコン面と溝を形成することを特徴とする半導体装置の製造方法において、
前記溝を形成した後、前記ニッケルシリサイド領域を形成する前に、前記溝の内面のうち、{100}面方位を有する前記側壁面のみに斜めイオン注入により炭素(C)を注入して炭素含有シリコン層を形成し、前記ニッケルシリサイド領域を形成する前に、前記炭素含有シリコン層を熱酸化することによって、炭素含有シリコン酸化膜面を形成することが望ましい。
MISFET(金属絶縁物半導体電界効果トランジスタ)を有する半導体装置であって、シリコン基板の表面に形成された前記MISFETのチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域を挟んで設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域中の{110}面方位を有するシリコン面上に設けられ、前記シリコン面上の<100>方向に垂直な長辺と、前記<100>方向に平行で幅が0.5μm以下の短辺からなる矩形状を呈し、前記MISFETのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド(NiSi)領域を有することを特徴とする。
また、本明細書中においてチャネル方向とは、キャリアである電子または正孔が流れる方向を意味する。
また、本明細書中において、複数のニッケルシリサイド領域という場合、一つの単純な矩形ではなく、複数の矩形形状、あるいは、複数の矩形形状が組み合わさった形状からなる領域を意味する。したがって、複数の矩形形状がその端部で連結された櫛型の形状等も複数のニッケルシリサイド領域の範疇に入るものとする。
そして、本明細書中において、ソース、ドレイン領域(あるいはソース、ドレイン電極)とは、MISFETのソース、ドレインのエクステンション(拡散層)領域、ソース、ドレイン拡散層領域、ソース、ドレインの金属シリサイド領域等を包括的にあらわすものとする。
まず、発明者は、様々な深さのpn接合を形成した(100)面を主表面にもつシリコン(Si)基板を用意した。そして、このシリコン基板上にニッケル(Ni)を堆積した後、450℃の窒素雰囲気中でRTA(Rapid Thermal Annealing)処理を行い、NiSi膜を30nmの厚さに形成した。その後、これらの試料に500℃、90分の熱処理を行った。この際、昇降温レートは100℃/分に設定した。そして、発生する接合リーク電流密度を、様々なpn接合深さで観測した。
図2には、Si(100)面上の、NiSi膜底面部での接合リーク電流面密度(右縦軸目盛り)を、接合深さの関数として示す。また、Backside SIMS法(試料の裏面から表面に向けて研磨し、裏面からSIMS分析を行う手法。表面のNiSi膜からのknockingを抑制し、シリコン基板中の正確なNi濃度が求められる。)を用いて、夫々の試料のシリコン基板中に含まれるNiの濃度(左縦軸目盛り)の深さ分布を求めた。この深さ分布を、観測された接合リーク電流面密度に対応させる形で合わせて示す。接合リーク電流密度の接合深さ分布とNiの濃度の深さ分布は、極めて良く整合する。したがって、接合リーク発生の起源が、シリコン基板中に侵入したNiによるものであることは、疑う余地がない。このように、シリサイド形成後の熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる(M.Tsuchiaki,Jpn.J.Apply.Phys.,Vol.43,p.5166 (2004)参照)。
図3(a)には、NiSi膜端部での接合リーク電流線密度を、接合深さの関数として示す。NiSi膜端部は、Si(100)面上の、<110>方向に沿って形成されている。NiSi膜底部の場合と全く同様に、熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる。
次に、発明者は、様々な深さのpn接合を形成した(110)面を主表面にもつシリコン(Si)基板を用意した。そして、このシリコン基板上にニッケル(Ni)を堆積した後、450℃の窒素雰囲気中でRTA処理を行い、NiSi膜を30nmの厚さに形成した。その後、これらの試料に500℃、90分の熱処理を行った。この際、昇降温レートは100℃/分に設定した。そして、発生する接合リーク電流密度を、様々なpn接合深さで観測した。以上、シリコン基板の主表面の面方位が、異なる以外は、上述のSi(100)面上の実験の場合と試料作成条件は同じである。
図4には、Si(110)面上の、NiSi膜底面部での接合リーク電流面密度(右縦軸目盛り)を、接合深さの関数として示す。また、Backside SIMS法を用いて、夫々の試料のシリコン基板中に含まれるNiの濃度(左縦軸目盛り)の深さ分布を求めた。この深さ分布を、観測された接合リーク電流面密度に対応させる形で合わせて示す。接合リーク電流密度の接合深さ分布とNiの濃度の深さ分布は、極めて良く整合する。したがって、接合リーク発生の起源が、シリコン基板中に侵入したNiによるものであることは、疑う余地がない。Si{100}基板にNiSi膜を形成した場合に比べれば接合リークはやや低減しているが、熱処理によって、やはり顕著に、新たな接合リークが基板の奥深くで発生するようになる。
図5(a)には、NiSi膜端部での接合リーク電流線密度を、接合深さの関数として示す。NiSi膜端部は、Si(110)面上の、<100>方向に沿って形成されている。NiSi膜底面部の場合と全く同様に、熱処理により、顕著に、新たな接合リークが基板の奥深くで発生するようになる。
本発明の第1の実施の形態の半導体装置およびその製造方法は、n型、p型それぞれの極性のMOSFETの移動度を同時に最大化できるDSB基板を用いた相補型MOSFET(C−MOSFET)構造を有する半導体装置およびその製造に関する。本実施の形態の半導体装置の製造方法においては、Si{100}面上に形成されたElevated Source Drain構造を有するn型チャネルMOSFET(以下、n−MOSFETともいう)のソース、ドレイン領域上に、側壁面がSi{110}となる溝を加工形成し、溝内部のうち、側壁Si{110}面のみにニッケルシリサイド領域を形成する。一方、Si{110}面上に形成されたElevated Source Drain構造を有するp型チャネルMOSFET(以下、p−MOSFETともいう)のソース、ドレイン領域上に、側壁面がSi{100}面を含む溝を加工形成し、Si{100}側壁面を除く、溝の内部、及び、上部外表面に、ニッケルシリサイド領域を選択的に形成する。この製造方法により、それぞれの極性のMOSFETのリーク電流を抑制しつつ、かつ、ニッケルシリサイド領域の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース、ドレイン拡散層を有した、C−MOSFET構造を備える半導体装置の簡略な製造工程を実現することを特徴とする。
n型チャネルMOSFETとp型チャネルMOSFETとをMOSFETとして有している。そして、{100}面方位を有する第1のシリコンウェーハと{110}面方位を有する第2のシリコンウェーハとが直接接合したDSB(Direct Silicon Bonding)基板の表面に{100}面方位を有する第1のシリコン領域と{110}面方位を有する第2のシリコン領域とが設けられている。そして、n型チャネルMOSFETが第1のシリコン領域に形成され、p型チャネルMOSFETが第2のシリコン領域に形成されている。そして、それぞれのMOSFETのチャネル領域上にゲート絶縁膜が形成されている。そして、チャネル領域上に、ゲート絶縁膜を介してゲート電極が形成されている。そして、チャネル領域を挟んでソース領域およびドレイン領域が設けられている。そして、ソース領域およびドレイン領域中の{110}面方位を有するシリコン面上に、シリコン面上の<100>方向に垂直な長辺と、この<100>方向に平行で幅が0.5μm以下の短辺からなる矩形状を呈し、n型およびp型チャネルMOSFETのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド(NiSi)領域を有している。この際、n型チャネルMOSFETにおいては、シリコン基板の表面が{100}面方位を有し、ニッケルシリサイド領域が、シリコン基板に形成された側壁面のすべてが{110}面方位を有する溝の、側壁面のみに形成されている。また、p型チャネルMOSFETにおいては、シリコン基板の表面が{110}面方位を有し、ニッケルシリサイド領域が、{110}面方位を有する側壁面と、{100}面方位を有する側壁面と、{110}面方位を有する底面を備えた溝のうち、{110}面方位を有する側壁面と、底面とに形成されている。
(a)極性によって最適な結晶面にそれぞれのチャネル面を形成することにより、それぞれの極性のMOSFETの移動度を同時に最大化する。
(b)Si{100}面上に形成されたn−MOSFETのソース、ドレイン領域上に、形成されたニッケルシリサイド領域は、いずれも<100>方向に垂直な長辺と、この<100>方向に平行で幅が0.5μm以下の短辺からなる矩形状を呈する細線形状をしている。そして、<110>方向に沿ったニッケルシリサイド領域端部では、Si<100>方向に沿ってNiSi<411>方向が配向し、NiSi結晶が{411}面で終端されている。したがって、それぞれの極性のMOSFETの接合リークが極めて低く抑えられる。
(c)ソース、ドレイン領域がElevated Source Drain構造を有するため、ショートチャネル効果が低減され、微細MOSFETの実現を可能にする。
(d)ソース、ドレイン領域に形成されるニッケルシリサイド領域は、それぞれ連結領域を形成しているため、ニッケルシリサイド領域の抵抗が低減される。したがって、MOSFETの駆動能力が高くなる。
(e)ソース、ドレイン電極が素子分離領域上に一部延在しているために、基板との結合容量が低減し、素子の高速化が可能となる
(1)ニッケルシリサイド領域の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース、ドレイン拡散層を有した、C−MOSFET構造を有する半導体装置の簡略な製造工程で具現化できる。
(2)溝の間隔を溝の深さと同等、あるいは、これ以下とすることで、ニッケルシリサイド領域とソース、ドレイン拡散層との接触面積は、ソース、ドレイン拡散層を水平面に射影した面積と同等、あるいは、それ以上となり、コンタクト抵抗の上昇を回避、あるいは、コンタクト抵抗を低減できる。
(3)ソース、ドレイン領域に形成されるニッケルシリサイド領域は、それぞれ連結領域を形成しているので、コンタクトホールの形成は必ずしもニッケルシリサイド領域と精密に位置整合せずに行うことが可能(ボーダーレスコンタクト形成)なため、素子製造工程を簡略化できる。
(4)ニッケルシリサイド領域の熱的安定性が向上したため、500℃で熱処理が可能となり、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能となる。
(5)炭素(C)の斜めイオン注入を用いることで、主表面の結晶方位の異なるDSB基板の、n−MOSFET、p−MOSFETのソース、ドレイン領域に一括して、<110>方向に沿った細線状のSi{110}面領域を簡便に露出させることができる。したがって、素子製造工程の簡略化が可能である。
本発明の第2の実施の形態の半導体装置およびその製造方法は、p−MOSFETが形成されるシリコン基板の主表面が{110}面方位を有し、ニッケルシリサイド領域の形成されるシリコン面が、この主表面であることを特徴とする。すなわち、第1の実施の形態のp−MOSFETのように、単結晶シリコン層や溝を形成せず、Elevated Source Drain構造やソース、ドレイン領域の溝構造を有しない点で異なっている。
また、本実施の形態の半導体装置の製造方法によれば、単結晶シリコン層の形成や、ソース、ドレイン領域にシリサイドを形成するための溝の形成が不要となる。したがって、容易に、接合リークを抑えたMOSFETを有する半導体装置の製造が可能になる。
図24に本実施の形態の半導体装置の上面図を示す。本発明の第3の実施の形態の半導体装置およびその製造方法は、Si{100}面上にMOSFET構造を形成する場合であって、ソース、ドレイン領域に形成するニッケルシリサイド領域が、格子状のNiSi層503a、あるいは、つづら折状のNiSi層504aとなっている構造を有することおよびその構造を備える半導体装置を製造することを特徴とする。
この構造は、Si{100}面上に形成されるn−MOSFETのみならず、p−MOSFETについても適用することが可能である。
本発明の第4の実施の形態の半導体装置は、単結晶シリコン層を薄板状Fin型に垂直加工し、このシリコン壁の中央部を跨ぐゲート電極を形成する、いわゆるFin型MOSFET構造を有するp−MOSFETを具備していることを特徴とする。そしてこのMOSFETは、チャネル面となるFinの側壁面が{110}面方位であり、Finの垂直方向がSi<100>、すなわち、チャネル方向が<110>方向であるp型チャネルのFin型MOSFETである。そして、この薄板状Fin型の単結晶シリコン層は、幅および高さが共に、0.5μm以下となっている。
本発明の第5の実施の形態の半導体装置は、単結晶シリコン層を薄板状Fin型に垂直加工し、このシリコン壁の中央部を跨ぐゲート電極を形成する、いわゆるFin型MOSFET構造を有するn−MOSFETを具備していることを特徴とする。そして、ここでチャネル面となるFinの側壁面が{100}面方位であり、Finの垂直方向がSi<110>、すなわち、チャネル方向が<110>方向であるn型チャネルのFin型MOSFETである。そして、この薄板状Fin型の単結晶シリコン層は、幅および高さが共に、0.5μm以下となっている。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法および半導体装置は、本発明の範囲に包含される。
106 素子分離用の浅い溝(shallow trench)
107 素子分離用の浅い溝(shallow trench)
100a n−MOSFET形成予定領域
100b p−MOSFET形成予定領域
101a p型ウェル領域
101b n型ウェル領域
111a、b ソース、ドレインエクステンション領域
112a、b ソース、ドレインエクステンション領域
121a、b ソース、ドレイン拡散層領域
122a、b ソース、ドレイン拡散層領域
131a 表面が{100}を向いた単結晶シリコン層
131b 表面が{110}を向いた単結晶シリコン層
132a 表面が{100}を向いた単結晶シリコン層
132b 表面が{110}を向いた単結晶シリコン層
140 シリコン窒化膜
151a 表面が{100}を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
151b 表面が{110}を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
152a 表面が{100}を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
152b 表面が{110}を向いた単結晶シリコン層に形成されたゲート電極方向に沿った溝
160 HF溶液に対してエッチング耐性をもった炭素含有シリコン酸化膜
200 ゲート絶縁膜
200a、b ゲート絶縁膜
300 ゲート電極構成物質
300a、b ゲート電極構成物質
301a、b ゲート側壁
302a、b ゲート側壁
501a、b NiSi層
502a、b NiSi層
503a、b NiSi層
504a NiSi層
531a、b NiSi層
700 層間絶縁膜
701 コンタクトホール
702 コンタクトホール
703 コンタクトホール
800 配線金属
1000 (100)面を主表面とするp型単結晶シリコン半導体基板
1001 (100)面を主表面とする単結晶シリコン半導体層
1001a n−MOSFET形成予定領域に残存する(100)面を主表面とする単結晶シリコン半導体層
1001b p−MOSFET形成予定領域で、シリコン半導体基板と一体の単結晶と化したシリコン半導体層
2000 シリコン酸化膜
2100 Cu
2200 シリコン酸化膜
Claims (18)
- MISFETを有する半導体装置の製造方法であって、
シリコン基板の表面に前記MISFETのゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の両側に、{110}面方位を有するシリコン面上に設けられ、前記シリコン面上の<100>方向に垂直な長辺と、前記<100>方向に平行で幅が0.5μm以下の短辺を有する矩形状を呈し、前記MISFETのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド領域を形成することを特徴とする半導体装置の製造方法。 - 前記シリコン基板の表面が{100}面方位を有し、
前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、側壁面のすべてが{110}面方位を有し、前記側壁面が前記シリコン面となる溝を形成し、
前記ニッケルシリサイド領域を形成する際に、前記溝の底面には前記ニッケルシリサイド領域を形成しないことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記シリコン基板の表面が{110}面方位を有し、
前記シリコン面が、前記シリコン基板の表面に平行な面であることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記シリコン基板の表面が{110}面方位を有し、
前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側に、{110}面方位を有する側壁面と、{100}面方位を有する側壁面と、{110}面方位を有する底面を備え、前記{110}面方位を有する側壁面と、前記底面とが前記シリコン面となる複数の溝を形成することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記ニッケルシリサイド領域を形成する前に、前記ゲート電極の両側の前記シリコン基板の表面に、単結晶シリコン層を形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ニッケルシリサイド領域を形成する際に、前記複数のニッケルシリサイド領域が互いに電気的に導通するよう形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記溝を形成した後、前記ニッケルシリサイド領域を形成する前に、
前記溝の内面のうち、{100}面方位を有する前記側壁面のみに斜めイオン注入により炭素(C)を注入して炭素含有シリコン層を形成し、
前記ニッケルシリサイド領域を形成する前に、
前記炭素含有シリコン層を熱酸化することによって、炭素含有シリコン酸化膜面を形成することを特徴とする請求項4記載の半導体装置の製造方法。 - 前記MISFETとして、n型チャネルMISFETとp型チャネルMISFETを具備し、
前記シリコン基板が、{100}面方位を有する第1のシリコンウェーハと{110}面方位を有する第2のシリコンウェーハとが直接接合したDSB(Direct Silicon Bonding)基板であって、前記DSB基板の表面に{100}面方位を有する第1のシリコン領域と、{110}面方位を有する第2のシリコン領域とが設けられ、
前記n型チャネルMISFETを前記第1のシリコン領域に、前記p型チャネルMISFETを前記第2のシリコン領域に形成することを特徴とする請求項1記載の半導体装置の製造方法。 - MISFETを有する半導体装置であって、
シリコン基板の表面に形成された前記MISFETのチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域を挟んで設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域中の{110}面方位を有するシリコン面上に設けられ、前記シリコン面上の<100>方向に垂直な長辺と、前記<100>方向に平行で幅が0.5μm以下の短辺を有する矩形状を呈し、前記MISFETのソース領域およびドレイン領域の一部を構成する複数のニッケルシリサイド領域を有することを特徴とする半導体装置。 - 前記ニッケルシリサイド領域の、前記長辺において、前記ニッケルシリサイド領域を構成する結晶の<411>方向と、前記<100>方向とのなす角度が20度以内となるように、前記結晶が配向していることを特徴とする請求項9記載の半導体装置。
- 前記シリコン基板の表面が{100}面方位を有し、
前記ニッケルシリサイド領域が、前記シリコン基板に形成された側壁面のすべてが{110}面方位を有する溝の、前記側壁面のみに形成されていることを特徴とする請求項9記載の半導体装置。 - 前記シリコン基板の表面が{110}面方位を有し、
前記ニッケルシリサイド領域が、前記シリコン基板の表面に平行な面に形成されていることを特徴とする請求項9記載の半導体装置。 - 前記シリコン基板の表面が{110}面方位を有し、
前記ニッケルシリサイド領域が、{110}面方位を有する側壁面と、{100}面方位を有する側壁面と、{110}面方位を有する底面を備えた溝の、前記{110}面方位を有する側壁面と、前記底面とに形成されていることを特徴とする請求項9記載の半導体装置。 - 前記ニッケルシリサイド領域が、前記シリコン基板の表面に設けられた単結晶シリコン層上に形成されていることを特徴とする請求項9記載の半導体装置。
- 前記ニッケルシリサイド領域が互いに電気的に導通するよう形成されていることを特徴とする請求項9記載の半導体装置。
- 前記MISFETは、チャネル方向が<110>方向であるFin型MISFETであって、
前記シリコン基板の表面が、薄板状Fin型の単結晶シリコン層の側壁面に相当し、前記側壁面が{110}面方位を有し、
前記シリコン面が、前記側壁面の一部であり、
前記ソース領域およびドレイン領域の前記側壁面以外の部分には前記ニッケルシリサイド領域が形成されていないことを特徴とする請求項9記載の半導体装置。 - 前記MISFETは、チャネル方向が<110>方向であるFin型MISFETであって、
前記シリコン基板の表面が、薄板状Fin型の単結晶シリコン層の側壁面に相当し、前記側壁面が{100}面方位を有し、
前記シリコン面が、前記ソース領域およびドレイン領域の前記側壁面に垂直であり、かつ、前記チャネル方向に平行な面であることを特徴とする請求項9記載の半導体装置。 - 前記MISFETとして、n型チャネルMISFETとp型チャネルMISFETを具備し、
前記シリコン基板が、{100}面方位を有する第1のシリコンウェーハと{110}面方位を有する第2のシリコンウェーハとが直接接合したDSB(Direct Silicon Bonding)基板であって、前記DSB基板の表面に{100}面方位を有する第1のシリコン領域と{110}面方位を有する第2のシリコン領域とが設けられ、
前記n型チャネルMISFETが前記第1のシリコン領域に形成され、前記p型チャネルMISFETが前記第2のシリコン領域に形成されていることを特徴とする請求項9記載の半導体装置。
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