JP5008926B2 - 積層型インダクタ及び積層型インダクタのインダクタンス調整方法 - Google Patents

Description

本発明は、積層型インダクタ及び積層型インダクタのインダクタンス調整方法に関する。

顧客の要望に応じて、同じサイズで且つインダクタンスが異なる積層型インダクタが求められている。そこで、インダクタの品質を示すＱ値を確保しつつインダクタンスを調整するため、従来から、複数の絶縁層が積層された積層体と、積層体の外表面に配置された第１及び第２の外部電極と、積層体に複数の絶縁層の積層方向に沿って配置されると共に第１の外部電極と第２の外部電極との間に直列接続された第１及び第２の導体部とを備え、第１の導体部は、コイルループの始端側部分を構成する５個の始端側導体パターンの各一端が第１の外部電極に電気的に接続されると共に各他端が互いに電気的に接続されて構成され、第２の導体部は、コイルループの終端側部分を構成する５個の終端側導体パターンの各一端が第２の外部電極に電気的に接続されると共に各他端が互いに電気的に接続されて構成され、始端側導体パターン及び終端側導体パターンのうち少なくとも１つの導体パターンにおけるコイル径が他の導体パターンにおけるコイル径と異なる積層型インダクタが知られている（例えば、特許文献１参照）。

特許文献１に記載された積層型インダクタでは、始端側導体パターンと終端側導体パターンとが並列接続された多重巻きのコイルを構成して直流抵抗を低減することで、Ｑ値の確保を図っている。また、この積層型インダクタでは、少なくとも１つの導体パターンにおけるコイル径を他の導体パターンにおけるコイル径と異なるようにして磁路の断面積を部分的に変化させることで、インダクタンスの調整を行っている。
特開平１１−２７３９５４号公報

しかしながら、上記特許文献１に記載された積層型インダクタでは、コイル径を変化させることでインダクタンスを調整しているため、第１の導体部を構成する導体パターン又は第２の導体部を構成する導体パターンとは異なる種類の導体パターンを絶縁層上に形成する必要があった。そのため、用意すべき導体パターンの形状のバリエーションが増加してしまい、製造工程が複雑化するという問題があった。

本発明は、種類の異なる導体パターンを用いることなく、Ｑ値を確保しつつインダクタンスを調整することが可能な積層型インダクタ及び積層型インダクタのインダクタンス調整方法を提供することを目的とする。

本発明に係る積層型インダクタは、複数の絶縁層が積層された積層体と、積層体の外表面に配置された第１及び第２の外部電極と、積層体に複数の絶縁体層の積層方向に沿って配置されると共に第１の外部電極と第２の外部電極との間に直列接続された複数の導体部とを備え、複数の導体部は、少なくとも二つの第１の導体パターンからなる第１の導体部と、一つの第２の導体パターンからなる第２の導体部とを有しており、少なくとも二つの第１の導体パターンは、同一形状であり且つ積層方向に連続するように配置され、並列接続されるように各一端が第１の外部電極に電気的に接続されると共に各他端が互いに電気的に接続され、第２の導体パターンは、一端が第２の外部電極に電気的に接続されると共に他端が少なくとも二つの第１の導体パターンを介して第１の外部電極に電気的に接続されていることを特徴とする。

また、本発明に係る積層型インダクタは、複数の絶縁層が積層された積層体と、積層体の外表面に配置された第１及び第２の外部電極と、積層体に複数の絶縁体層の積層方向に沿って配置されると共に第１の外部電極と第２の外部電極との間に直列接続された複数の導体部とを備え、複数の導体部は、ｍ個（ｍは３以上の自然数）の第１の導体パターンからなる第１の導体部と、ｎ個（ｎは２以上且つｍより小さい自然数）の第２の導体パターンからなる第２の導体部とを有しており、ｍ個の第１の導体パターンは、同一形状であり且つ積層方向に連続するように配置され、並列接続されるように各一端が第１の外部電極に電気的に接続されると共に各他端が互いに電気的に接続され、ｎ個の第２の導体パターンは、同一形状であり且つ積層方向に連続するように配置され、並列接続されるように各一端が第２の外部電極に電気的に接続されると共に各他端が互いに電気的に接続され且つｍ個の第１の導体パターンを介して第１の外部電極に電気的に接続されていることを特徴とする。

上記の本発明に係る積層型インダクタでは、複数の第１の導体パターンが互いに並列接続され、２重以上の多重巻きコイルが構成されている。そのため、直流抵抗が低減され、Ｑ値の確保が図られている。また、上記の本発明に係る積層型インダクタでは、第１の導体部を構成する第１の導体パターンの数と第２の導体部を構成する第２の導体パターンの数とが異なっている。そのため、第１の導体パターンが並列接続された数と第２の導体パターンが並列接続された数とが異なることとなるので、第１の導体パターンがそれぞれ同一形状で且つ第２の導体パターンがそれぞれ同一形状であっても、第１の導体部の合成インダクタンスと第２の導体部の合成インダクタンスとが異なるものとなる。その結果、第１の導体パターン及び第２の導体パターンと種類の異なる導体パターンを用いることなく、Ｑ値を確保しつつインダクタンスを調整することが可能となる。

一方、本発明に係る積層型インダクタのインダクタンス調整方法は、積層型インダクタのインダクタンス調整方法であって、積層型インダクタは、複数の絶縁層が積層された積層体と、積層体の外表面に配置された第１及び第２の外部電極と、積層体に複数の絶縁体層の積層方向に沿って配置されると共に第１の外部電極と第２の外部電極との間に直列接続された複数の導体部とを備え、複数の導体部は、少なくとも二つの第１の導体パターンからなり且つ複数の導体部の総数よりも１つ少ない数以下の第１の導体部と、一つの第２の導体パターンからなり且つ少なくとも１つの第２の導体部とを有しており、少なくとも二つの第１の導体パターンを、同一形状とし且つ積層方向に連続するように配置し、並列接続するように各一端を第１の外部電極に電気的に接続すると共に各他端を互いに電気的に接続し、第２の導体パターンを、一端を第２の外部電極に電気的に接続すると共に他端を少なくとも二つの第１の導体パターンを介して第１の外部電極に電気的に接続し、第１の導体部と第２の導体部との数を調整することにより、インダクタンスを所望の値に設定することを特徴とする。

また、本発明に係る積層型インダクタのインダクタンス調整方法は、積層型インダクタのインダクタンス調整方法であって、積層型インダクタは、複数の絶縁層が積層された積層体と、積層体の外表面に配置された第１及び第２の外部電極と、積層体に複数の絶縁体層の積層方向に沿って配置されると共に第１の外部電極と第２の外部電極との間に直列接続された複数の導体部とを備え、複数の導体部は、ｍ個（ｍは３以上の自然数）の第１の導体パターンからなり且つ複数の導体部の総数よりも１つ少ない数以下の第１の導体部と、ｎ個（ｎは２以上且つｍより小さい自然数）の第２の導体パターンからなり且つ少なくとも１つの第２の導体部とを有しており、ｍ個の第１の導体パターンを、同一形状とし且つ積層方向に連続するように配置し、並列接続するように各一端を第１の外部電極に電気的に接続すると共に各他端を互いに電気的に接続し、ｎ個の第２の導体パターンを、同一形状とし且つ積層方向に連続するように配置し、並列接続するように各一端を第２の外部電極に電気的に接続すると共に各他端を互いに電気的に接続し且つｍ個の第１の導体パターンを介して第１の外部電極に電気的に接続し、第１の導体部と第２の導体部との数を調整することにより、インダクタンスを所望の値に設定することを特徴とする。

上記の本発明に係る積層型インダクタのインダクタンス調整方法では、複数の第１の導体パターンを互いに並列接続して、２重以上の多重巻きコイルが構成している。そのため、直流抵抗が低減され、Ｑ値の確保が図られている。また、本発明に係る積層型インダクタのインダクタンス調整方法では、第１の導体部と第２の導体部との数を調整することで、インダクタンスを所望の値に設定している。ここで、第１の導体部を構成する第１の導体パターンの数と第２の導体部を構成する第２の導体パターンの数とが異なっているので、第１の導体パターンがそれぞれ同一形状であり且つ第２の導体パターンがそれぞれ同一形状であっても、第１の導体部における合成インダクタンスと第２の導体部における合成インダクタンスとが異なるものとなっている。その結果、第１の導体パターン及び第２の導体パターンと種類の異なる導体パターンを用いることなく、Ｑ値を確保しつつインダクタンスを調整することが可能となる。

また、上記の積層型インダクタのインダクタンス調整方法において、第１の導体部を構成する第１の導体パターンの数と第２の導体部を構成する第２の導体パターンの数との差の大きさに応じて、複数の絶縁層の積層数を増減することが好ましい。このとき、積層体を構成する絶縁層の総積層数が一定となるように調整することで、インダクタンスを調整しつつ積層型インダクタの大きさを統一することが可能となる。

本発明によれば、種類の異なる導体パターンを用いることなく、Ｑ値を確保しつつインダクタンスを調整することが可能な積層型インダクタ及び積層型インダクタのインダクタンス調整方法を提供することができる。

本発明の好適な実施形態について、図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。

（第１実施形態）
図１及び図２を参照して、第１実施形態に係る積層型インダクタＬ１の構成について説明する。図１は、第１及び第２実施形態に係る積層型インダクタの斜視図である。図２は、第１実施形態に係る積層型インダクタが備える積層体の構成を説明するための分解斜視図である。

積層型インダクタＬ１は、図１に示されるように、略直方体形状の積層体１０と、積層体１０の長手方向の両側面にそれぞれ形成された一対の外部電極１２，１４とを備える。なお、積層体１０の底面は、積層型インダクタＬ１が外部基板（図示せず）に実装されたときに、当該外部基板に対向する面である。

積層体１０は、図２に示されるように、複数（第１実施形態では２０層）の非磁性体層Ａ１〜Ａ２０が積層されることで構成される。非磁性体層Ａ１〜Ａ２０は、電気絶縁性を有する絶縁体として機能する。実際の積層型インダクタＬ１では、非磁性体層Ａ１〜Ａ２０の境界が視認できない程度に一体化されている。

非磁性体層Ａ４の表面には、略Ｃ字状の導体パターンＢ１及び導出部Ｂ１ａが形成されている。導体パターンＢ１の一端には、導出部Ｂ１ａが一体的に形成されている。導体パターンＢ１の導出部Ｂ１ａは、非磁性体層Ａ４の縁に引き出され、その端部が非磁性体層Ａ４の端面に露出している。このため、導体パターンＢ１は、導出部Ｂ１ａを介して外部電極１２と電気的に接続される。導体パターンＢ１の他端は、非磁性体層Ａ４を厚み方向に貫通して形成されたスルーホール電極Ｃ１と電気的に接続されている。このため、導体パターンＢ１は、積層された状態で、スルーホール電極Ｃ１を介して、対応する後述の導体パターンＢ２の他端と電気的に接続される。

非磁性体層Ａ５の表面には、略Ｃ字状の導体パターンＢ２及び導出部Ｂ２ａが形成されている。導体パターンＢ２及び導出部Ｂ２ａが形成された非磁性体層Ａ５は、導体パターンＢ１及び導出部Ｂ１ａが形成された非磁性体層Ａ４と共に積層されることで、積層体１０の一部となる積層部１０Ａを構成する。すなわち、導体パターンＢ１と導体パターンＢ２とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ２及び導出部Ｂ２ａの形状は、導体パターンＢ１及び導出部Ｂ１ａの形状と同一とされている。導体パターンＢ２の一端には、導出部Ｂ２ａが一体的に形成されている。導体パターンＢ２の導出部Ｂ２ａは、非磁性体層Ａ５の縁に引き出され、その端部が非磁性体層Ａ５の端面に露出している。このため、導体パターンＢ２は、導出部Ｂ２ａを介して外部電極１２と電気的に接続される。導体パターンＢ２の他端は、非磁性体層Ａ５を厚み方向に貫通して形成されたスルーホール電極Ｃ２と電気的に接続されている。このため、導体パターンＢ２は、積層された状態で、スルーホール電極Ｃ２を介して、対応する後述の導体パターンＢ３の一端と電気的に接続される。

非磁性体層Ａ６の表面には、略Ｌ字状の導体パターンＢ３が形成されている。導体パターンＢ３の一端は、非磁性体層Ａ６を厚み方向に貫通して形成されたスルーホール電極Ｃ３と電気的に接続されている。導体パターンＢ３の他端は、非磁性体層Ａ６を厚み方向に貫通して形成されたスルーホール電極Ｃ４と電気的に接続されている。このため、導体パターンＢ３は、積層された状態で、スルーホール電極Ｃ３，Ｃ４を介して、対応する後述の導体パターンＢ４の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ７の表面には、略Ｌ字状の導体パターンＢ４が形成されている。導体パターンＢ４が形成された非磁性体層Ａ７は、導体パターンＢ３が形成された非磁性体層Ａ６と共に積層されることで、積層体１０の一部となる積層部１０Ｂを構成する。すなわち、導体パターンＢ３と導体パターンＢ４とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ４の形状は、導体パターンＢ３の形状と同一とされている。導体パターンＢ４の一端には、積層された状態でスルーホール電極Ｃ３と電気的に接続される領域が含まれている。導体パターンＢ４の他端は、非磁性体層Ａ７を厚み方向に貫通して形成されたスルーホール電極Ｃ５と電気的に接続されている。このため、導体パターンＢ４は、積層された状態で、スルーホール電極Ｃ５を介して、対応する後述の導体パターンＢ５の一端と電気的に接続される。

非磁性体層Ａ８の表面には、略Ｌ字状の導体パターンＢ５が形成されている。導体パターンＢ５の一端は、非磁性体層Ａ８を厚み方向に貫通して形成されたスルーホール電極Ｃ６と電気的に接続されている。導体パターンＢ５の他端は、非磁性体層Ａ８を厚み方向に貫通して形成されたスルーホール電極Ｃ７と電気的に接続されている。このため、導体パターンＢ５は、積層された状態で、スルーホール電極Ｃ６，Ｃ７を介して、対応する後述の導体パターンＢ６の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ９の表面には、略Ｌ字状の導体パターンＢ６が形成されている。導体パターンＢ６が形成された非磁性体層Ａ９は、導体パターンＢ３が形成された非磁性体層Ａ８と共に積層されることで、積層体１０の一部となる積層部１０Ｃを構成する。すなわち、導体パターンＢ５と導体パターンＢ６とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ６の形状は、導体パターンＢ５の形状と同一とされている。導体パターンＢ６の一端には、積層された状態でスルーホール電極Ｃ６と電気的に接続される領域が含まれている。導体パターンＢ６の他端は、非磁性体層Ａ９を厚み方向に貫通して形成されたスルーホール電極Ｃ８と電気的に接続されている。このため、導体パターンＢ６は、積層された状態で、スルーホール電極Ｃ８を介して、対応する後述の導体パターンＢ７の一端と電気的に接続される。

非磁性体層Ａ１０の表面には、略Ｌ字状の導体パターンＢ７が形成されている。導体パターンＢ７の一端は、非磁性体層Ａ１０を厚み方向に貫通して形成されたスルーホール電極Ｃ９と電気的に接続されている。導体パターンＢ７の他端は、非磁性体層Ａ１０を厚み方向に貫通して形成されたスルーホール電極Ｃ１０と電気的に接続されている。このため、導体パターンＢ７は、積層された状態で、スルーホール電極Ｃ９，Ｃ１０を介して、対応する後述の導体パターンＢ８の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ１１の表面には、略Ｌ字状の導体パターンＢ８が形成されている。導体パターンＢ８が形成された非磁性体層Ａ１１は、導体パターンＢ７が形成された非磁性体層Ａ１０と共に積層されることで、積層体１０の一部となる積層部１０Ｄを構成する。すなわち、導体パターンＢ７と導体パターンＢ８とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ８の形状は、導体パターンＢ７の形状と同一とされている。導体パターンＢ８の一端には、積層された状態でスルーホール電極Ｃ９と電気的に接続される領域が含まれている。導体パターンＢ８の他端は、非磁性体層Ａ１１を厚み方向に貫通して形成されたスルーホール電極Ｃ１１と電気的に接続されている。このため、導体パターンＢ８は、積層された状態で、スルーホール電極Ｃ１１を介して、対応する後述の導体パターンＢ９の一端と電気的に接続される。

非磁性体層Ａ１２の表面には、略Ｌ字状の導体パターンＢ９が形成されている。導体パターンＢ９の一端は、非磁性体層Ａ１２を厚み方向に貫通して形成されたスルーホール電極Ｃ１２と電気的に接続されている。導体パターンＢ９の他端は、非磁性体層Ａ１２を厚み方向に貫通して形成されたスルーホール電極Ｃ１３と電気的に接続されている。このため、導体パターンＢ９は、積層された状態で、スルーホール電極Ｃ１２，Ｃ１３を介して、対応する後述の導体パターンＢ１０の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ１３の表面には、略Ｌ字状の導体パターンＢ１０が形成されている。導体パターンＢ１０が形成された非磁性体層Ａ１３は、導体パターンＢ９が形成された非磁性体層Ａ１２と共に積層されることで、積層体１０の一部となる積層部１０Ｅを構成する。すなわち、導体パターンＢ９と導体パターンＢ１０とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ１０の形状は、導体パターンＢ９の形状と同一とされている。導体パターンＢ１０の一端には、積層された状態でスルーホール電極Ｃ１２と電気的に接続される領域が含まれている。導体パターンＢ１０の他端は、非磁性体層Ａ１３を厚み方向に貫通して形成されたスルーホール電極Ｃ１４と電気的に接続されている。このため、導体パターンＢ１０は、積層された状態で、スルーホール電極Ｃ１４を介して、対応する後述の導体パターンＢ１１の一端と電気的に接続される。

非磁性体層Ａ１４の表面には、略Ｌ字状の導体パターンＢ１１が形成されている。導体パターンＢ１１の一端は、非磁性体層Ａ１４を厚み方向に貫通して形成されたスルーホール電極Ｃ１５と電気的に接続されている。導体パターンＢ１１の他端は、非磁性体層Ａ１４を厚み方向に貫通して形成されたスルーホール電極Ｃ１６と電気的に接続されている。このため、導体パターンＢ１１は、積層された状態で、スルーホール電極Ｃ１４，Ｃ１５を介して、対応する後述の導体パターンＢ１２の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ１５の表面には、略Ｌ字状の導体パターンＢ１２が形成されている。導体パターンＢ１２が形成された非磁性体層Ａ１５は、導体パターンＢ１１が形成された非磁性体層Ａ１４と共に積層されることで、積層体１０の一部となる積層部１０Ｆを構成する。すなわち、導体パターンＢ１１と導体パターンＢ１２とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ１２の形状は、導体パターンＢ１１の形状と同一とされている。導体パターンＢ１２の一端には、積層された状態でスルーホール電極Ｃ１５と電気的に接続される領域が含まれている。導体パターンＢ１２の他端は、非磁性体層Ａ１５を厚み方向に貫通して形成されたスルーホール電極Ｃ１７と電気的に接続されている。このため、導体パターンＢ１２は、積層された状態で、スルーホール電極Ｃ１７を介して、対応する後述の導体パターンＢ１３の一端と電気的に接続される。

非磁性体層Ａ１６の表面には、略Ｌ字状の導体パターンＢ１３が形成されている。導体パターンＢ１３が形成された非磁性体層Ａ１６は、積層体１０の一部となる積層部１０Ｇを構成する。導体パターンＢ１３の一端には、積層された状態でスルーホール電極Ｃ１７と電気的に接続される領域が含まれている。導体パターンＢ１３の他端は、非磁性体層Ａ１６を厚み方向に貫通して形成されたスルーホール電極Ｃ１８と電気的に接続されている。このため、導体パターンＢ１３は、積層された状態で、スルーホール電極Ｃ１８を介して、対応する後述の導体パターンＢ１４の一端と電気的に接続される。

非磁性体層Ａ１７の表面には、略Ｃ字状の導体パターンＢ１４及び導出部Ｂ１４ａが形成されている。導体パターンＢ１４の一端は、非磁性体層Ａ１７を厚み方向に貫通して形成されたスルーホール電極Ｃ１９と電気的に接続されている。このため、導体パターンＢ１４は、積層された状態で、スルーホール電極Ｃ１９を介して、対応する後述の導体パターンＢ１５の他端と電気的に接続される。導体パターンＢ１４の他端には、導出部Ｂ１４ａが一体的に形成されている。導体パターンＢ１４の導出部Ｂ１４ａは、非磁性体層Ａ１７の縁に引き出され、その端部が非磁性体層Ａ１７の端面に露出している。このため、導体パターンＢ１４は、導出部Ｂ１４ａを介して外部電極１４と電気的に接続される。

非磁性体層Ａ１８の表面には、略Ｃ字状の導体パターンＢ１５及び導出部Ｂ１５ａが形成されている。導体パターンＢ１５及び導出部Ｂ１５ａが形成された非磁性体層Ａ１８は、導体パターンＢ１４及び導出部Ｂ１４ａが形成された非磁性体層Ａ１７と共に積層されることで、積層体１０の一部となる積層部１０Ｈを構成する。すなわち、導体パターンＢ１４と導体パターンＢ１５とは、積層体１０の積層方向に連続するように配置されている。導体パターンＢ１５及び導出部Ｂ１５ａの形状は、導体パターンＢ１４及び導出部Ｂ１４ａの形状と同一とされている。導体パターンＢ１５の一端には、積層された状態でスルーホール電極Ｃ１９と電気的に接続される領域が含まれている。導体パターンＢ１５の他端には、導出部Ｂ１５ａが一体的に形成されている。導体パターンＢ１５の導出部Ｂ１５ａは、非磁性体層Ａ１８の縁に引き出され、その端部が非磁性体層Ａ１８の端面に露出している。このため、導体パターンＢ１５は、導出部Ｂ１５ａを介して外部電極１４と電気的に接続される。

次に、図３を参照して、積層型インダクタＬ１の回路構成を説明する。図３は、第１実施形態に係る積層型インダクタの回路構成を説明するための図である。

図３に示されるように、積層体１０内に配設された導体パターンＢ１〜Ｂ１５は、積層型インダクタＬ１においてそれぞれコイル１６_１〜１６_１５を構成している。コイル１６_１とコイル１６_２とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。コイル１６_３とコイル１６_４とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。コイル１６_５とコイル１６_６とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。コイル１６_７とコイル１６_８とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。コイル１６_９とコイル１６_１０とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。コイル１６_１１とコイル１６_１２とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。コイル１６_１４とコイル１６_１５とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続され、並列接続されている。以下、並列接続されたコイル１６_１と１６_２とをまとめて導体部１６Ａと称し、並列接続されたコイル１６_３と１６_４とをまとめて導体部１６Ｂと称し、並列接続されたコイル１６_５と１６_６とをまとめて導体部１６Ｃと称し、並列接続されたコイル１６_７と１６_８とをまとめて導体部１６Ｄと称し、並列接続されたコイル１６_９と１６_１０とをまとめて導体部１６Ｅと称し、並列接続されたコイル１６_１１と１６_１２とをまとめて導体部１６Ｆと称し、コイル１６_１３を導体部１６Ｇと称し、並列接続されたコイル１６_１４と１６_１５とをまとめて導体部１６Ｈと称する。外部電極１２、導体部１６Ａ〜１６Ｈ及び外部電極１４は、この順に直列接続されている。すなわち、導体部１６Ｇを構成する導体パターンＢ１３は、導体部１６Ａ〜１６Ｆを介して外部電極１２に電気的に接続され、導体部１６Ｈを介して外部電極１４に電気的に接続されている。

続いて、上述した構成の積層型インダクタＬ１の製造方法について説明する。

まず、非磁性体層Ａ１〜Ａ２０の前駆体である非磁性体グリーンシートを複数用意する。非磁性体グリーンシートは、フェライト（例えば、Ｃｕ−Ｚｎ系フェライト）を原料としたスラリーをドクターブレード法によりフィルム上に塗布することで形成される。非磁性体グリーンシートの厚みは、例えば７０μｍである。

続いて、非磁性体層Ａ４〜Ａ１７となる各非磁性体グリーンシートの所定の位置、すなわちスルーホール電極Ｃ１〜Ｃ１９が形成される予定の位置に、レーザー加工等によってスルーホールをそれぞれ形成する。そして、導体パターンＢ１〜Ｂ１５、導出部Ｂ１ａ，Ｂ２ａ，Ｂ１４ａ，Ｂ１５ａ及びスルーホール電極Ｃ１〜Ｃ１９の前駆体である導電性ペーストを、非磁性体層Ａ４〜Ａ１８となる各非磁性体グリーンシートのそれぞれの所定の位置に、メタルマスク等にて印刷する。導電性ペーストの主成分としては、銀又はニッケルが挙げられる。

続いて、非磁性体層Ａ１〜Ａ２０となる各非磁性体グリーンシートを図２に示される順序に従って積層し、積層方向に圧力を加えて各非磁性体グリーンシートの間に隙間が生じないように圧着する。そして、この圧着した非磁性体グリーンシートをチップ単位に切断した後に、所定温度（例えば、８４０℃〜９００℃程度）にて焼成を行い、積層体１０を形成する。このように焼成されることで、各非磁性体グリーンシートが非磁性体層Ａ１〜Ａ２０となり、導電性ペーストが導体パターンＢ１〜Ｂ１５、導出部Ｂ１ａ，Ｂ２ａ，Ｂ１４ａ，Ｂ１５ａ及びスルーホール電極Ｃ１〜Ｃ１９となる。積層体１０は、例えば、焼成後における長手方向の長さが３．２ｍｍ、幅が２．５ｍｍ、高さが１．３ｍｍとなるようにする。各導体パターンＢ１〜Ｂ１５及び導出部Ｂ１ａ，Ｂ２ａ，Ｂ１４ａ，Ｂ１５ａは、例えば、焼成後における幅が２５０μｍ、厚みが３５μｍとなるようにする。

続いて、この積層体１０に外部電極１２，１４を形成する。これにより、積層型インダクタＬ１が形成されることとなる。外部電極１２，１４は、積層体１０の長手方向の両端面にそれぞれ銀、ニッケル又は銅を主成分とする電極ペースト塗布して、所定温度（例えば、６８０℃〜９００℃程度）で焼き付けを行い、さらに電気めっきを施すことにより形成される。この電気めっきとしては、Ｃｕ、Ｎｉ及びＳｎ等を用いることができる。

以上のように、第１実施形態においては、コイル１６_１，１６_２、コイル１６_３，１６_４、コイル１６_５，１６_６、コイル１６_７，１６_８、コイル１６_９，１６_１０、コイル１６_１１，１６_１２及びコイル１６_１４，１６_１５がそれぞれ並列接続され、２重巻きされた導体部１６Ａ〜１６Ｆ，１６Ｈを構成している。ここで、並列接続されたコイルの合成直流抵抗Ｒは、各コイルの直流抵抗をＲ_ｉとしたときに下記式（１）にて表される。そのため、積層型インダクタＬ１全体として直流抵抗が低減され、Ｑ値の確保が図られることとなる。

また、第１実施形態においては、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンが２つで、導体部１６Ｇに含まれる導体パターンの数が１つとなっている。ここで、並列接続されたコイルの合成インダクタンスＬは、各コイルのインダクタンスをＬ_ｉとしたときに下記式（２）にて表される。そのため、導体部１６Ｇ（コイル１６_１３）のインダクタンスは、他の導体部１６Ａ〜１６Ｆ，１６Ｈの合成インダクタンスよりも大きなものとなっている。その結果、導体部１６Ｇにおいても他の導体部１６Ａ〜１６Ｆ，１６Ｈと同様に同一形状の２つの導体パターンが並列接続されている場合と比較して、積層型インダクタＬ１全体としてのインダクタンスが大きくなるように調整されることとなる。従って、種類の異なる導体パターンを用いてコイルの内径を変化させることなく、Ｑ値を確保しつつインダクタンスを調整することが可能となる。

また、第１実施形態においては、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数がそれぞれ２つで、導体部１６Ｇを構成する導体パターンの数が１つであり、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数と導体部１６Ｇを構成する導体パターンの数との大きさが１となっている。そして、この差の大きさに応じて、導体パターンの形成されていない非磁性体層Ａ１〜Ａ３，Ａ１９，Ａ２０を用いて、積層体１０を構成する絶縁層の総積層数が一定（第１実施形態においては２０層）となるように調整している。その結果、積層型インダクタＬ１のインダクタンスを調整しつつ積層型インダクタＬ１の大きさを所定の大きさとすることが可能となる。

また、第１実施形態においては、導体部１６Ａ〜１６Ｆ，１６Ｈをそれぞれ構成する２つの導体パターンがそれぞれ同一形状となっているだけでなく、導体パターンＢ３，Ｂ４，Ｂ７，Ｂ８，Ｂ１１，Ｂ１２が同一形状で、導体パターンＢ５，Ｂ６，Ｂ９，Ｂ１０，Ｂ１３が同一形状であると共に、導体パターンＢ３，Ｂ４，Ｂ７，Ｂ８，Ｂ１１，Ｂ１２と導体パターンＢ５，Ｂ６，Ｂ９，Ｂ１０，Ｂ１３とが点対称となっている。そのため、導体パターンＢ３〜Ｂ１３を形成するためのメタルマスクを共通化することができるので、コストを低減することが可能となる。

また、第１実施形態においては、導体部１６Ｇを構成する導体パターンＢ１３の両端ではなく他端にのみ対応するスルーホール電極Ｃ１８が非磁性体層Ａ１６に形成されているので、非磁性体層Ａ１７に形成されている導体パターンＢ１４との短絡が防止されている。

（第２実施形態）
続いて、図１及び図４を参照して、第２実施形態に係る積層型インダクタＬ２の構成について説明する。図４は、第２実施形態に係る積層型インダクタが備える積層体の構成を説明するための分解斜視図である。以下では、第１実施形態に係る積層型インダクタＬ１との相違点を中心に説明し、重複する説明は省略する。

積層型インダクタＬ２は、図１に示されるように、略直方体形状の積層体２０と、積層体２０の長手方向の両側面にそれぞれ形成された一対の外部電極１２，１４とを備える。積層体２０は、図４に示されるように、複数（第２実施形態では２０層）の非磁性体層Ａ１，Ａ４〜Ａ１５，Ａ１７〜Ａ２３が積層されることで構成される。

非磁性体層Ａ２１の表面には、略Ｌ字状の導体パターンＢ２１が形成されている。導体パターンＢ２１は、積層された状態で、スルーホール電極Ｃ１７を介して、対応する導体パターンＢ１２の他端と電気的に接続されている。導体パターンＢ２１の一端は、非磁性体層Ａ２１を厚み方向に貫通して形成されたスルーホール電極Ｃ２１と電気的に接続されている。導体パターンＢ２１の他端は、非磁性体層Ａ２１を厚み方向に貫通して形成されたスルーホール電極Ｃ２２と電気的に接続されている。このため、導体パターンＢ２１は、積層された状態で、スルーホール電極Ｃ２１，Ｃ２２を介して、対応する後述の導体パターンＢ２２の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ２２の表面には、略Ｌ字状の導体パターンＢ２２が形成されている。導体パターンＢ２２の一端は、非磁性体層Ａ２２を厚み方向に貫通して形成されたスルーホール電極Ｃ２３と電気的に接続されている。導体パターンＢ２２の他端は、非磁性体層Ａ２２を厚み方向に貫通して形成されたスルーホール電極Ｃ２４と電気的に接続されている。このため、導体パターンＢ２２は、積層された状態で、スルーホール電極Ｃ２３，Ｃ２４を介して、対応する後述の導体パターンＢ２３の一端及び他端とそれぞれ電気的に接続される。

非磁性体層Ａ２３の表面には、略Ｌ字状の導体パターンＢ２３が形成されている。導体パターンＢ２３が形成された非磁性体層Ａ２３は、導体パターンＢ２１が形成された非磁性体層Ａ２１及び導体パターンＢ２２が形成された非磁性体層Ａ２２と共に積層されることで、積層体２０の一部となる積層部２０Ｇを構成する。すなわち、導体パターンＢ２１〜Ｂ２３は、積層体２０の積層方向に連続するように配置されている。導体パターンＢ２３の形状は、導体パターンＢ２１，Ｂ２２の形状と同一とされている。導体パターンＢ２３の一端には、積層された状態でスルーホール電極Ｃ２３と電気的に接続される領域が含まれている。導体パターンＢ２３の他端は、非磁性体層Ａ２３を厚み方向に貫通して形成されたスルーホール電極Ｃ２５と電気的に接続されている。このため、導体パターンＢ２３は、積層された状態で、スルーホール電極Ｃ２５を介して、対応する導体パターンＢ１４の一端と電気的に接続される。

次に、図５を参照して、積層型インダクタＬ２の回路構成を説明する。図５は、第２実施形態に係る積層型インダクタの回路構成を説明するための図である。

図５に示されるように、積層体２０内に配設された導体パターンＢ１〜Ｂ１２，Ｂ１４，１５，Ｂ２１〜Ｂ２３は、積層型インダクタＬ１においてそれぞれコイル１６_１〜１６_１２，１６_１４，１６_１５，２６_２１〜２６_２３を構成している。コイル２６_２１とコイル２６_２２とコイル２６_２３とは、各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続されて、並列接続されている。以下、並列接続されたコイル２６_２１とコイル２６_２２とコイル２６_２３とをまとめて導体部２６Ｇと称する。外部電極１２、導体部１６Ａ〜１６Ｆ、導体部２６Ｇ、導体部１６Ｈ及び外部電極１４は、この順に直列接続されている。すなわち、導体部２６Ｇを構成する導体パターンＢ２１〜Ｂ２３は、導体部１６Ａ〜１６Ｆを介して外部電極１２に電気的に接続され、導体部１６Ｈを介して外部電極１４に電気的に接続されている。

以上のように、第２実施形態においては、コイル１６_１，１６_２、コイル１６_３，１６_４、コイル１６_５，１６_６、コイル１６_７，１６_８、コイル１６_９，１６_１０、コイル１６_１１，１６_１２及びコイル１６_１４，１６_１５がそれぞれ並列接続され、２重巻きされた導体部１６Ａ〜１６Ｆ，１６Ｈを構成している。ここで、並列接続されたコイルの合成直流抵抗Ｒは、各コイルの直流抵抗をＲ_ｉとしたときに上記式（１）にて表される。そのため、積層型インダクタＬ１全体として直流抵抗が低減され、Ｑ値の確保が図られることとなる。

また、第２実施形態においては、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンが２つで、導体部２６Ｇに含まれる導体パターンの数が３つとなっている。ここで、並列接続されたコイルの合成インダクタンスＬは、各コイルのインダクタンスをＬ_ｉとしたときに上記式（２）にて表される。そのため、導体部２６Ｇ（コイル２６_２１〜２６_２３）の合成インダクタンスは、他の導体部１６Ａ〜１６Ｆ，１６Ｈの合成インダクタンスよりも小さなものとなっている。その結果、導体部１６Ｇにおいても他の導体部１６Ａ〜１６Ｆ，１６Ｈと同様に同一形状の２つの導体パターンが並列接続されている場合と比較して、積層型インダクタＬ２全体としてのインダクタンスが小さくなるように調整されることとなる。従って、種類の異なる導体パターンを用いてコイルの内径を変化させることなく、Ｑ値を確保しつつインダクタンスを調整することが可能となる。

また、第２実施形態においては、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数がそれぞれ２つで、導体部２６Ｇを構成する導体パターンの数が３つであり、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数と導体部２６Ｇを構成する導体パターンの数との大きさが−１となっている。そして、この差の大きさに応じて、導体パターンの形成されていない非磁性体層Ａ１，Ａ１９，Ａ２０を用いて、積層体２０を構成する絶縁層の総積層数が一定（第２実施形態においては２０層）となるように調整している。その結果、積層型インダクタＬ２のインダクタンスを調整しつつ積層型インダクタＬ２の大きさを所定の大きさとすることが可能となる。

また、第２実施形態においては、導体部１６Ａ〜１６Ｆ，１６Ｈをそれぞれ構成する２つの導体パターンがそれぞれ同一形状で、導体部２６Ｇを構成する３つの導体パターンがそれぞれ同一形状となっているだけでなく、導体パターンＢ３，Ｂ４，Ｂ７，Ｂ８，Ｂ１１，Ｂ１２が同一形状で、導体パターンＢ５，Ｂ６，Ｂ９，Ｂ１０，Ｂ２１，Ｂ２２，Ｂ２３が同一形状であると共に、導体パターンＢ３，Ｂ４，Ｂ７，Ｂ８，Ｂ１１，Ｂ１２と導体パターンＢ５，Ｂ６，Ｂ９，Ｂ１０，Ｂ２１，Ｂ２２，Ｂ２３とが点対称となっている。そのため、導体パターンＢ３〜Ｂ１２，Ｂ２１〜Ｂ２３を形成するためのメタルマスクを共通化することができるので、コストを低減することが可能となる。

また、第２実施形態においては、導体部１６Ｇを構成する導体パターンＢ２１，Ｂ２２のどちらか一方の端部のみでなく両端に対応するスルーホール電極Ｃ２１〜Ｃ２４が非磁性体層Ａ２１，Ａ２２にそれぞれ形成されているので、導体パターンＢ２１〜Ｂ２３にそれぞれ対応する３つのコイル２６_２１〜２６_２３の並列接続が実現されている。

以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記した実施形態に限定されるものではない。例えば、第１実施形態では、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンがそれぞれ２つであり、積層部１０Ｇを構成する導体パターンが１つであったが、これに限られない。具体的には、導体部１６Ａ〜１６Ｆ，１６Ｈを３つ以上の導体パターンによって構成し、それらの各一端を互いに電気的に接続すると共に各他端を互いに電気的に接続してもよい。このとき、導体部１６Ｇは、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数よりも少ない数の導体パターンによって構成され、それらの各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続されたものであればよい。

また、第２実施形態では、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンがそれぞれ２つであり、導体部２６Ｇを構成する導体パターンが３つであったが、これに限られない。具体的には、導体部２６Ｇを４つ以上の導体パターンによって構成し、それらの各一端を互いに電気的に接続すると共に各他端を互いに電気的に接続してもよい。このとき、導体部２６Ｇは、２つ以上で且つ導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数よりも少ない数の導体パターンによって構成され、それらの各一端が互いに電気的に接続されると共に各他端が互いに電気的に接続されたものであればよい。

また、第１及び第２実施形態では、導体部１６Ａ〜１６Ｆ，１６Ｈを構成する導体パターンの数とは異なる数の導体パターンによって構成される導体部がそれぞれ導体部１６Ｇ，２６Ｇの１つだけであったが、これに限られない。すなわち、積層体１０，２０が、導体部の総数よりも１つ少ない数以下の導体部（以下、第１導体部という）と、第１導体部を構成する導体パターンの数とは異なる数の導体パターンによって構成される少なくとも１つの導体部（以下、第２導体部という）とを有するように、第１導体部と第２導体部との数を調整してもよい。このとき、互いに点対称となる導体パターン（例えば、導体パターンＢ３等と導体パターンＢ５等）の数が等しくなるように、第１導体部及び第２導体部にそれぞれ含まれる導体パターンの数を調整すると、積層体１０，２０の積層方向と交差する方向においてバランスを保つことができるようになるので好ましい。なお、積層体１０，２０が有する第２積層部は、１つ又は２つであるとより好ましい。

第１及び第２実施形態に係る積層型インダクタの斜視図である。 第１実施形態に係る積層型インダクタが備える積層体の構成を説明するための分解斜視図である。 第１実施形態に係る積層型インダクタの回路構成を説明するための図である。 第２実施形態に係る積層型インダクタが備える積層体の構成を説明するための分解斜視図である。 第２実施形態に係る積層型インダクタの回路構成を説明するための図である。

符号の説明

１０，２０…積層体、１２，１４…外部電極、１６_１〜１６_１５，２６_２１〜２６_２３…コイル、１６Ａ〜１６Ｈ，２６Ｇ…導体部、Ａ１〜Ａ２３…非磁性体層、Ｂ１〜Ｂ１８，Ｂ２１〜Ｂ２３…導体パターン、Ｂ１ａ，Ｂ２ａ，Ｂ１４ａ，Ｂ１５ａ…導出部、Ｃ１〜Ｃ１９，Ｃ２１〜Ｃ２５…スルーホール電極、Ｌ１，Ｌ２…積層型インダクタ。

Claims (5)

1. 複数の絶縁層が積層された積層体と、
   前記積層体の外表面に配置された第１及び第２の外部電極と、
   前記積層体に前記複数の絶縁体層の積層方向に沿って配置されると共に前記第１の外部電極と前記第２の外部電極との間に直列接続された複数の導体部とを備え、
   前記複数の導体部は、少なくとも二つの第１の導体パターンからなる第１の導体部と、一つの第２の導体パターンからなる第２の導体部とから構成され、前記第１及び第２の外部電極への導出部を備える積層部の間に配置されており、
   前記少なくとも二つの第１の導体パターンは、同一形状であり且つ前記積層方向に連続するように配置され、並列接続されるように各一端が前記第１の外部電極に電気的に接続されると共に各他端が互いに電気的に接続され、
   前記第２の導体パターンは、前記第１の導体パターンとともにコイルを構成しており、一端が前記第２の外部電極に電気的に接続されると共に他端が前記少なくとも二つの第１の導体パターンを介して前記第１の外部電極に電気的に接続され、
   前記第１及び第２の導体パターンは、同一形状を呈していることを特徴とする積層型インダクタ。
2. 複数の絶縁層が積層された積層体と、
   前記積層体の外表面に配置された第１及び第２の外部電極と、
   前記積層体に前記複数の絶縁体層の積層方向に沿って配置されると共に前記第１の外部電極と前記第２の外部電極との間に直列接続された複数の導体部とを備え、
   前記複数の導体部は、ｍ個（ｍは３以上の自然数）の第１の導体パターンからなる第１の導体部と、ｎ個（ｎは２以上且つｍより小さい自然数）の第２の導体パターンからなる第２の導体部とから構成され、前記第１及び第２の外部電極への導出部を備える積層部の間に配置されており、
   前記ｍ個の第１の導体パターンは、同一形状であり且つ前記積層方向に連続するように配置され、並列接続されるように各一端が前記第１の外部電極に電気的に接続されると共に各他端が互いに電気的に接続され、
   前記ｎ個の第２の導体パターンは、前記第１の導体パターンとともにコイルを構成しており、同一形状であり且つ前記積層方向に連続するように配置され、並列接続されるように各一端が前記第２の外部電極に電気的に接続されると共に各他端が互いに電気的に接続され且つ前記ｍ個の第１の導体パターンを介して前記第１の外部電極に電気的に接続され、
   前記第１及び第２の導体パターンは、同一形状を呈していることを特徴とする積層型インダクタ。
3. 積層型インダクタのインダクタンス調整方法であって、
   前記積層型インダクタは、複数の絶縁層が積層された積層体と、前記積層体の外表面に配置された第１及び第２の外部電極と、前記積層体に前記複数の絶縁体層の積層方向に沿って配置されると共に前記第１の外部電極と前記第２の外部電極との間に直列接続された複数の導体部とを備え、
   前記複数の導体部は、少なくとも二つの第１の導体パターンからなる前記複数の導体部の総数よりも１つ少ない数以下の第１の導体部と、前記第１の導体パターンと同一形状を呈しており、前記第１の導体パターンとともにコイルを構成する一つの第２の導体パターンからなる少なくとも１つの第２の導体部とから構成され、前記第１及び第２の外部電極への導出部を備える積層部の間に配置されており、
   前記少なくとも二つの第１の導体パターンを、同一形状とし且つ前記積層方向に連続するように配置し、並列接続するように各一端を前記第１の外部電極に電気的に接続すると共に各他端を互いに電気的に接続し、
   前記第２の導体パターンを、一端を前記第２の外部電極に電気的に接続すると共に他端を前記少なくとも二つの第１の導体パターンを介して前記第１の外部電極に電気的に接続し、
   前記第１の導体部と前記第２の導体部との数を調整することにより、インダクタンスを所望の値に設定することを特徴とする積層型インダクタのインダクタンス調整方法。
4. 積層型インダクタのインダクタンス調整方法であって、
   前記積層型インダクタは、複数の絶縁層が積層された積層体と、前記積層体の外表面に配置された第１及び第２の外部電極と、前記積層体に前記複数の絶縁体層の積層方向に沿って配置されると共に前記第１の外部電極と前記第２の外部電極との間に直列接続された複数の導体部とを備え、
   前記複数の導体部は、ｍ個（ｍは３以上の自然数）の第１の導体パターンからなる前記複数の導体部の総数よりも２つ少ない数以下の第１の導体部と、前記第１の導体パターンと同一形状を呈しており、前記第１の導体パターンとともにコイルを構成するｎ個（ｎは２以上且つｍより小さい自然数）の第２の導体パターンからなる少なくとも１つの第２の導体部とから構成され、前記第１及び第２の外部電極への導出部を備える積層部の間に配置されており、
   前記ｍ個の第１の導体パターンを、同一形状とし且つ前記積層方向に連続するように配置し、並列接続するように各一端を前記第１の外部電極に電気的に接続すると共に各他端を互いに電気的に接続し、
   前記ｎ個の第２の導体パターンを、同一形状とし且つ前記積層方向に連続するように配置し、並列接続するように各一端を前記第２の外部電極に電気的に接続すると共に各他端を互いに電気的に接続し且つ前記ｍ個の第１の導体パターンを介して前記第１の外部電極に電気的に接続し、
   前記第１の導体部と前記第２の導体部との数を調整することにより、インダクタンスを所望の値に設定することを特徴とする積層型インダクタのインダクタンス調整方法。
5. 前記第１の導体部を構成する前記第１の導体パターンの数と前記第２の導体部を構成する前記第２の導体パターンの数との差の大きさに応じて、前記複数の絶縁層の積層数を増減することを特徴とする請求項４に記載された積層型インダクタのインダクタンス調整方法。

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