JP5006699B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に半導体装置に接続される外部機器が正常に接続されているか否かを判別する半導体装置に関する。

従来から、外部機器とシリアル通信を行なう通信装置には、外部機器と正常に接続されているか否かの接続状態を判別する接続検出回路が設けられている。図１２は、従来の接続検出回路を示す図である。従来の接続検出回路１２０では、パルス発生回路１２２によってパルス電圧を発生し、出力端子ＯＵＴの電圧を上昇させる。そして、接続検出判別回路１２３は、この出力端子ＯＵＴの電圧と、パルス電圧の振幅の中心値に設定された基準電圧ＶＲＥＦとを比較し、その比較結果に基づいて外部回路１２４が接続検出回路１２０の出力端子ＯＵＴに正常に接続されているか否かを示す判定信号を出力している。

この従来の接続検出回路１２０では、外部回路１２４が接続検出回路に正常に接続されているか否かを以下のように判定している。正常接続時の場合（図３参照）、出力端子ＯＵＴはロウ・インピーダンス状態である。このため、パルス電圧が出力されると出力端子ＯＵＴの電圧は、外部回路内部の抵抗Ｒ及び容量値Ｃに基づいて決定される時定数によってゆるやかに上昇していく（図３、出力端子電圧参照）。一方、非接続時の場合（図４参照）、出力端子ＯＵＴはハイ・インピーダンス状態である。このため、パルス電圧が出力されると出力端子ＯＵＴの電圧は、パルス電圧が立ち上がると略同時に立ち上がり、パルス電圧の振幅値と同一の振幅値となる（図４、出力端子電圧参照）。すなわち、正常接続時と非接続時とでは、出力電圧の立ち上がり時間が異なるため、パルス電圧の振幅の中心値に設定された基準電圧ＶＲＥＦと出力電圧との大小関係を比較した比較結果に基づいて出力される検出信号の立ち上がり時間が異なる。このため、判定時間ｔｈにおける検出信号レベルが異なる。このようにして、正常に接続されていることを示す"Ｈ"レベルの判定信号又は、非接続を示す"Ｌ"レベルの判定信号を判定信号出力端子ｏｔへ出力している。なお、図３及び図４は、出力バッファ１２１に吸い込まれるリーク電流を考慮しない場合の理想的な接続検出回路の動作を示す図である。

このように、従来の接続検出回路では、出力端子ＯＵＴに外部回路が正常に接続されているか否かによって、出力端子ＯＵＴに出力される電圧の立ち上がり時間が異なることを利用して、接続状態を判別していた。なお、特許文献１には、接続検出回路と負荷との間に接続される信号線の電圧に基づいて負荷の接続可否を判定するシリアル通信装置が開示されている。
特開２００７−０８０１３４号公報

しかしながら、従来の接続検出回路１２０では、出力バッファ１２１に吸い込まれるリーク電流によって出力端子ＯＵＴの出力電圧が低下することで、接続状態を正常に判断することが困難な場合が生じていた。図１３は、従来の接続検出回路１２０において、正常動作時のリーク電流起因に基づく誤動作を示すタイミングチャートである。出力バッファ１２１のリーク電流が大きくなると、出力端子ＯＵＴの電圧が下がる。このため、常に出力端子ＯＵＴの電圧≦基準電圧ＶＲＥＦとなる。なお、図１３では、接続検出回路は誤動作を起こしているが、判定時間ｔｈの期間に出力される検出信号が正常動作を示す"Ｌ"レベルの信号であるため、正常接続を示す"Ｈ"レベルの判定信号が出力される。一方、図１４は、非接続時のリーク電流起因に基づく誤検出を示すタイミングチャートである。出力バッファ１２１のリーク電流が大きくなると、出力端子ＯＵＴの電圧が下がる。このため、常に出力端子ＯＵＴの電圧≦基準電圧ＶＲＥＦとなる。よって、判定時間ｔｈの期間に出力される検出信号が正常動作を示す"Ｌ"レベルの信号であるため、正常接続を示す"Ｈ"レベルの判定信号が出力される。このように、従来の接続検出回路では、接続状態を正常に判別することができない場合が生じていた。

本発明の一態様による半導体装置は、出力バッファに接続された出力端子と外部機器との接続状態を判別する半導体装置であって、前記出力端子の電圧を変動させるための検査電圧を生成する検査電圧発生回路と、前記出力端子の電圧と基準電圧とを比較し、当該比較結果に基づいて前記外部機器の接続状態を判別する接続検出判別回路と、前記出力バッファに発生するリーク電流を擬似的に再現した擬似電流を生成し、当該擬似電流により、前記出力端子の電圧の変動を補償する補償回路とを有する。

本発明の一態様による半導体装置によれば、出力バッファに発生するリーク電流に起因する出力電圧の変動を電流補償回路によって生成された擬似電流によって補正することで、接続状態を正常に判別することが可能となる。

また、本発明の一態様による半導体装置は、出力バッファに接続される出力端子と外部機器との接続状態を判別する半導体装置であって、前記出力端子の電圧を変動させるための検査電圧を生成する検査電圧発生回路と、前記出力バッファに発生するリーク電流に応じた前記出力端子の電圧の変動を補償する基準電圧を生成し、当該基準電圧と前記出力端子の電圧との比較結果に基づいて前記外部機器の接続状態を判別する接続検出判別回路とを有する。

本発明の一態様による半導体装置によれば、出力バッファに発生するリーク電流に応じた出力端子の電圧の変動を補償する基準電圧を生成することで、接続状態を正常に判別することが可能である。

本発明によれば、接続状態を正常に判別することが可能な半導体装置を提供することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる半導体装置（以下、接続検出回路と称す）を示すブロック図である。図１に示すように、本実施の形態の接続検出回路１００は、出力バッファ１１、補償回路１２、検査電圧発生回路１３、接続検出判別回路１４、出力端子ＯＵＴ、パルス発生回路入力端子ｉｔ、判定信号出力端子ｏｔを有している。また、接続検出回路１００の出力端子ＯＵＴには、外部機器（以下、外部回路と称す）１５が接続されている。

出力バッファ１１は、出力端子ＯＵＴに直流電流を出力する回路である。補償回路１２は、出力バッファに発生するリーク電流を擬似的に再現した擬似電流を生成し、この擬似電流により、出力端子ＯＵＴの電圧の変動を補償する回路である。以下、補償回路を電流補償回路と称して説明する。検査電圧発生回路１３は、出力端子ＯＵＴの電圧を変動させるための検査電圧を生成する回路である。本実施の形態では、第１レベルの電圧及び第１レベルの電圧より大きい第２レベルの電圧から構成されるパルスを検査電圧として出力端子ＯＵＴに出力するパルス発生回路を用いている。以下、検査電圧発生回路をパルス発生回路と称して説明する。接続検出判別回路１４は、出力端子ＯＵＴの電圧と基準電圧とを比較し、この比較結果に基づいて外部回路の接続状態を判別する回路である。外部回路１５は、接続検出回路１００に接続されているか否かを判定する対象となる回路である。以下、図２を参照して個々のブロックの詳細な構成について説明する。

出力バッファ１１は、負荷回路７、ＮＭＯＳトランジスタＮ１１〜Ｎ１３、正信号入力端子ｔｒｕｅ、比較信号入力端子ｃｏｍｐ、バイアス端子ｂｉａｓを有している。ＮＭＯＳトランジスタＮ１１のソースは接地電位に接続され、ドレインは共通接続されたＮＭＯＳトランジスタＮ１２、Ｎ１３のソースに接続されている。また、ＮＭＯＳトランジスタＮ１１のゲートには、バイアス端子ｂｉａｓが接続されている。ＮＭＯＳトランジスタＮ１２のドレインは負荷回路７に接続され、ゲートは正信号入力端子ｔｒｕｅに接続されている。ＮＭＯＳトランジスタＮ１３のドレインは負荷回路７に接続され、ゲートは比較信号入力端子ｃｏｍｐに接続されている。また、負荷回路７は、電源電位（以下、電源電圧ＶＤＤと称す）に接続されている。また、負荷回路７とＮＭＯＳトランジスタＮ１２との間のノードには出力端子ＯＵＴｃが接続され、負荷回路７とＮＭＯＳトランジスタＮ１３との間のノードには出力端子ＯＵＴｔが接続されている。

電流補償回路１２は、第１の擬似電流源に相当するＮＭＯＳトランジスタＮ１４、Ｎ１５、第１のカレントミラー回路に相当するＰＭＯＳトランジスタＰ１１〜Ｐ１３を有している。ＰＭＯＳトランジスタＰ１１〜ＰＭＯＳトランジスタＰ１３はカレントミラー回路を構成している。ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソースは電源電圧ＶＤＤに接続され、ゲートは共通に接続されている。また、ＰＭＯＳトランジスタＰ１２のドレインは出力バッファ１１と出力端子ＯＵＴｔとの間のノードに接続され、ＰＭＯＳトランジスタＰ１３のドレインは出力バッファ１１と出力端子ＯＵＴｃとの間のノードに接続されている。ＮＭＯＳトランジスタＮ１４のドレインはＰＭＯＳトランジスタＰ１１のドレインに接続され、ソースはＮＭＯＳトランジスタＮ１５のドレインに接続されている。また、ＮＭＯＳトランジスタＮ１４のゲート及び、ＮＭＯＳトランジスタＮ１５のソース、ゲートは接地電位に接続されている。

パルス発生回路１３は、第１のスイッチに相当するＰＭＯＳトランジスタＰ１４、抵抗Ｒ１１〜Ｒ１４、電流源ＩＳ１を有している。直列に接続された抵抗Ｒ１１及びＲ１２の一端は電源電圧ＶＤＤに接続され、他端は電流源ＩＳ１を介して接地電位に接続されている。また、抵抗Ｒ１１の両端には、ＰＭＯＳトランジスタＰ１４のソース、ドレインが接続されている。ＰＭＯＳトランジスタＰ１４のゲートは、パルス発生回路入力端子ｉｔに接続されている。また、抵抗Ｒ１２と電流源ＩＳ１との間のノードは、直列に接続された抵抗Ｒ１３とＲ１４との間のノードに接続されている。また、抵抗Ｒ１３の一端は、出力バッファと出力端子ＯＵＴｔとの間のノードに接続され、抵抗Ｒ１４の一端は出力バッファと出力端子ＯＵＴｃとの間のノードに接続されている。なお、本実施の形態においては、検査電圧発生回路をパルス発生回路としているが、出力端子と外部機器との接続を確認できる電圧であればよく、検査電圧はパルスに限るものではない。

接続検出判別回路１４は、第１の比較器ＣＯＭ１及び第２の比較器ＣＯＭ２、演算回路（以下、ＮＯＲ回路と称す）ＮＯＲ、判定回路８を有している。第１の比較器ＣＯＭ１の反転入力端子には出力バッファ１１と出力端子ＯＵＴｃとの間のノードが接続され、非反転入力端子には基準電圧源ＶＲＥＦ１の出力部が接続されている。また、基準電圧源ＶＲＥＦ１の入力部は接地電位に接続されている。第２の比較器ＣＯＭ２の反転入力端子には出力バッファ１１と出力端子ＯＵＴｔとの間のノードが接続され、非反転入力端子には基準電圧源ＶＲＥＦ２の出力部が接続されている。また、基準電圧源ＶＲＥＦ２の入力部は接地電位に接続されている。ＮＯＲ回路ＮＯＲの入力部には比較器ＣＯＭ１及び比較器ＣＯＭ２の出力部が接続され、出力部には判定回路８が接続されている。また、判定回路８の出力部は、判定信号出力端子ｏｔに接続されている。

外部回路１５は抵抗Ｒ１５、Ｒ１６、コンデンサＣ１１、Ｃ１２を有している。コンデンサＣ１１の一端は出力端子ＯＵＴｃに接続され、他端は抵抗Ｒ１５の一端に接続されている。また、抵抗Ｒ１５の他端は接地電位に接続されている。コンデンサＣ１２の一端は出力端子ＯＵＴｔに接続され、他端は抵抗Ｒ１６の一端に接続されている。また、抵抗Ｒ１６の他端は接地電位に接続されている。

図３及び図４は、図２に示された接続検出回路１００における各部の波形を示す図である。以下、図２及び図３、図４を参照して本実施の形態の接続検出回路１００の動作についてより詳細に説明する。図３は、出力端子ＯＵＴに外部回路１５が正常に接続されている正常接続時のタイミングチャートを示す図である。正常接続時は、出力端子ＯＵＴからみて外部回路１５が例えばケーブルを介して接続されている状態である。一方、図４は、出力端子ＯＵＴに外部回路１５が正常に接続されていない非接続時のタイミングチャートを示す図である。非接続時は、例えばケーブルが接続されていない状態である。

まず、接続検出回路１００と外部回路１５が正常に接続されている場合の動作について説明する。接続検出回路ブロックを含む高速シリアル伝送ブロック全体が立ち上がり（図３、ｔ１参照）、安定した後、出力バッファ１１の負荷回路７をハイ・インピーダンス状態とする（図３、ｔ２参照）。この場合、ＮＭＯＳトランジスタＮ１１〜Ｎ１３は、それぞれバイアス端子ｂｉａｓ、正信号入力端子ｔｒｕｅ、比較信号入力端子ｃｏｍｐに入力される"Ｌ"レベルの信号に基づいてオフ状態となる。このとき、ＮＭＯＳトランジスタＮ１１〜Ｎ１３には、第１のリーク電流が流れる。よって、出力バッファ１１から出力端子ＯＵＴに出力される電圧は、第１のリーク電流分だけ低下する。

電流補償回路１２は、出力バッファ１１に吸い込まれる第１のリーク電流（以下、リーク電流ＬＮと称す）を擬似的に再現した第１の擬似電流（以下、擬似電流ＳＮと称す）を生成する。第１の擬似電流源であるＮＭＯＳトランジスタＮ１４のゲート電極及びＮＭＯＳトランジスタＮ１５のゲート電極及びソース電極が接地電位に接続されているため、ＮＭＯＳトランジスタＮ１４及びＮ１５はオフ状態である。このＮＭＯＳトランジスタＮ１４及びＮ１５は、出力バッファ１１において、出力端子ＯＵＴと接地電位との間に接続されたＮＭＯＳトランジスタＮ１１〜Ｎ１３を擬似的に再現している。従って、ＮＭＯＳトランジスタＮ１４及びＮ１５には第１のリーク電流ＬＮと略同一の擬似電流ＳＮが流れる。この擬似電流ＳＮは、ＮＭＯＳトランジスタＮ１４に接続されているＰＭＯＳトランジスタＰ１１に流れる。ＰＭＯＳトランジスタＰ１１〜ＰＭＯＳトランジスタＰ１３はカレントミラー回路を構成しているため、この擬似電流ＳＮはＰＭＯＳトランジスタＰ１２及びＰＭＯＳトランジスタＰ１３に流れる。そして、この擬似電流ＳＮは出力バッファ１１へと注入される。すなわち、電流補償回路１２は、出力バッファに吸い込まれるリーク電流ＬＮによって生じる出力端子ＯＵＴの電圧の低下を補正する擬似電流ＳＮを生成して出力バッファへと出力している。

出力バッファ１１がハイ・インピーダンス状態になった後、パルス発生回路１３は、出力端子ＯＵＴにパルス電圧を出力する。例えばパルス発生回路入力端子ｉｔに"Ｌ"レベルの信号を入力すると（図３、ｔ３参照）、ＰＭＯＳトランジスタＰ１４はオン状態となる。よって、電流源ＩＳ１に電流Ｉ１が流れるとすると、出力端子ＯＵＴには、ＶＤＤ−Ｉ１×Ｒ１２の電圧が出力される。一方、パルス発生回路入力端子ｉｔに"Ｈ"レベルの信号を入力すると、ＰＭＯＳトランジスタＰ１４はオフ状態となる。よって、出力端子ＯＵＴには、ＶＤＤ−Ｉ１×（Ｒ１１＋Ｒ１２）の電圧が出力される。

パルス電圧が出力端子ＯＵＴに出力されると、出力端子ＯＵＴの電圧は増加する。正常接続時は、出力端子ＯＵＴは、ロウ・インピーダンスである。よって、出力端子ＯＵＴの電圧は、外部回路１５内部の抵抗Ｒ１５、Ｒ１６及びコンデンサＣ１１、Ｃ１２における抵抗値及び容量値によって決定される時定数に基づいてゆるやかに上昇する（図３、出力端子電圧参照）。

接続検出判別回路１４は、まず、この出力電圧と基準電圧ＶＲＥＦとを比較する。なお、基準電圧ＶＲＥＦは、パルス電圧の振幅の中心値に設定される。ここで、パルス電圧の振幅の中心値について説明する。上記したように、パルス電圧の振幅の最大値はＶＤＤ−Ｉ１×Ｒ１２である。一方、パルス電圧の振幅の最小値はＶＤＤ−Ｉ１×（Ｒ１１＋Ｒ１２）である。従って、パルス電圧の振幅の中心値、すなわち基準電圧ＶＲＥＦは、（振幅の最大値＋振幅の最小値）／２＝ＶＤＤ−（Ｒ１１／２＋Ｒ１２）Ｉとなる（図３、ＶＲＥＦ参照）。

パルス電圧が出力されてしばらくは、出力端子ＯＵＴの出力電圧が基準電圧ＶＲＥＦより小さいため（図３、ｔ４参照）、第１の比較器ＣＯＭ１及び第２の比較器ＣＯＭ２は、"Ｈ"レベルの信号を出力する。この"Ｈ"レベル信号に基づいて、ＮＯＲ回路ＮＯＲは、"Ｌ"レベルの検出信号を出力する。その後、出力電圧が基準電圧ＶＲＥＦ以上になると（図３、ｔ５参照）、第１の比較器ＣＯＭ１及び第２の比較器ＣＯＭ２は、"Ｌ"レベルの信号を出力する。この"Ｌ"レベル信号に基づいて、ＮＯＲ回路ＮＯＲは、"Ｈ"レベルの検出信号を出力する。

ＮＯＲ回路ＮＯＲにより出力された"Ｌ"レベル又は"Ｈ"レベルの検出信号は、判定回路８へと入力される。判定回路８は、予め設定された判定時間ｔｈにおける検出信号の信号レベルを判定する。正常接続時は、判定時間ｔｈにＮＯＲ回路ＮＯＲにより出力される検出信号は"Ｌ"レベルである。検出信号が"Ｌ"レベルである場合、判定回路８は、"Ｈ"レベルの判定信号を出力する。このようにして、外部回路１５が接続検出回路１００と正常に接続されていることを示す"Ｈ"レベルの判定信号が出力される。

次に、接続検出回路１００と外部回路１５が接続されていない場合の動作について説明する。なお、出力バッファ１１及び電流補償回路１２の動作については、正常接続時の場合と同一であるため、詳細な説明を省略する。

非接続時には、出力バッファ１１及び出力端子ＯＵＴはハイ・インピーダンス状態である。このため、パルス電圧が出力されると出力端子ＯＵＴの電圧は、パルス電圧が立ち上がると略同時に立ち上がり、パルス電圧の振幅値と同一の振幅値となる（図４、出力端子電圧参照）。

接続検出判別回路１４は、この出力電圧とパルス電圧の振幅の中心に設定された基準電圧ＶＲＥＦとを比較する。なお、本実施の形態においては、基準電圧をパルス電圧の振幅の中心に設定しているが、接続検出判別可能な電圧であれば、これに限るものではない。非接続時では、出力端子ＯＵＴはパルス電圧が立ち上がると略同時に立ち上がるため、パルス電圧が出力されるとすぐに出力電圧が基準電圧ＶＲＥＦ以上となる（図４、ｔ４参照）。よって、第１の比較器ＣＯＭ１及び第２の比較器ＣＯＭ２は、"Ｌ"レベルの信号を出力する。このため、ＮＯＲ回路ＮＯＲは、パルス電圧が立ち上がってすぐに"Ｈ"レベルの検出信号を出力する。よって、非接続時は、判定時間ｔｈにＮＯＲ回路ＮＯＲにより出力される検出信号は"Ｈ"レベルである。検出信号が"Ｈ"レベルである場合、判定回路８は、"Ｌ"レベルの判定信号を出力する。このようにして、外部回路１５が非接続であることを示す"Ｌ"レベルの判定信号が出力される。

以上に示したように本実施の形態では、出力バッファ１１に吸い込まれるリーク電流に起因する出力端子ＯＵＴの電圧降下を補正する擬似電流を生成する電流補償回路１２を設ける。この電流補償回路により、出力バッファに吸い込まれる又は出力バッファから吐き出されるリーク電流と略同一の電流である擬似電流を生成して出力バッファに注入することが可能である。従って、リーク電流により生じる出力端子ＯＵＴの電圧降下分を補正することが可能である。

また、本実施の形態では、直列に接続されたＮＭＯＳトランジスタＮ１４及びＮ１５により第１の擬似電流を生成する。これは、出力バッファ１１において、出力端子ＯＵＴと接地電位との間に接続されたＮＭＯＳトランジスタＮ１１〜Ｎ１３を擬似的に再現したものである。このため、例えば、出力バッファのＮＭＯＳトランジスタＮ１１が抵抗である場合、電流補償回路の第１の擬似電流源も１つのＮＭＯＳトランジスタにより構成することが可能である。

そして、このように出力バッファに吸い込まれるリーク電流に起因する出力端子ＯＵＴの電圧降下を補正して、接続検出回路１００では、外部回路が正常に接続されているか否かの判断を行う。具体的には、正常に接続されている場合は、出力先がハイ・インピーダンスであり、正常に接続されていない場合は、出力先がロウ・インピーダンスであることを利用する。出力先がロウ・インピーダンスである場合は、出力端子ＯＵＴの電圧は、外部回路内部の抵抗及びコンデンサにおける抵抗値及び容量値により決定される時定数によりゆるやかに上昇する。このため、出力端子ＯＵＴの電圧の立ち上がり時間は遅くなる。一方、出力先がハイ・インピーダンスである場合は、出力端子ＯＵＴの電圧は、パルス電圧が立ち上がると略同時に立ち上がり、パルス電圧の振幅と同一の振幅値となる。すなわち、出力端子ＯＵＴに外部回路が正常に接続されているか否かによって、出力端子ＯＵＴに出力される電圧の立ち上がり時間が異なるため、基準電圧ＶＲＥＦと出力電圧との大小関係を比較した比較結果に基づいて出力される検出信号の立ち上がり時間が異なる。このようにして、判定時間ｔｈにおける検出信号レベルの違いにより、正常に接続されているか否かを示す判定信号を出力することが可能である。

実施の形態２
図５は、本実施の形態２の接続検出回路２００を示す図である。なお、図５及び、後述する図６〜図１０において、図２と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。接続検出回路２００では、実施の形態１における接続検出回路１００と比較して、出力バッファ２１及び電流補償回路２２の内部構成が異なっている。

出力バッファ２１は、ＮＭＯＳトランジスタＮ２１〜Ｎ２３、ＰＭＯＳトランジスタＰ２４、Ｐ２５、抵抗Ｒ２７、Ｒ２８、正信号入力端子ｔｒｕｅ、比較信号入力端子ｃｏｍｐ、バイアス端子ｂｉａｓ、イネーブル端子ｅｎｂを有している。ＰＭＯＳトランジスタＰ２４及びＰＭＯＳトランジスタＰ２５は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ２４及びＰＭＯＳトランジスタＰ２５のソースは電源電圧ＶＤＤに接続され、ゲートはイネーブル端子ｅｎｂに接続されている。また、ＰＭＯＳトランジスタＰ２４のドレインは抵抗Ｒ２７を介してＮＭＯＳトランジスタＮ２２のドレインに接続され、ＰＭＯＳトランジスタＰ２５のドレインは抵抗Ｒ２８を介してＮＭＯＳトランジスタＮ２３のドレインに接続されている。また、ＮＭＯＳトランジスタＮ２２のゲートには正信号入力端子ｔｒｕｅが接続され、ＮＭＯＳトランジスタＮ２３のゲートには比較信号入力端子ｃｏｍｐが接続されている。また、ＮＭＯＳトランジスタＮ２２とＮＭＯＳトランジスタＮ２３のソースは、ＮＭＯＳトランジスタＮ２１のドレインに接続されている。ＮＭＯＳトランジスタＮ２１のソースは接地電位に接続され、ゲートには、バイアス端子ｂｉａｓが接続されている。また、抵抗Ｒ２８とＮＭＯＳトランジスタＮ２３との間のノードは出力端子ＯＵＴｔに接続され、抵抗Ｒ２７とＮＭＯＳトランジスタＮ２２との間のノードは出力端子ＯＵＴｃに接続されている。

電流補償回路２２は、第２の擬似電流源に相当するＰＭＯＳトランジスタＰ２１、Ｐ２２、第２のカレントミラー回路に相当するＮＭＯＳトランジスタＮ２４〜Ｎ２７を有している。ＰＭＯＳトランジスタＰ２１及びＰＭＯＳトランジスタＰ２２は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ２１及びＰＭＯＳトランジスタＰ２２のソース、ゲートは、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ２４及びＮＭＯＳトランジスタＮ２５は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ２４とＮＭＯＳトランジスタＮ２５のゲートは共通に接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ２４のドレインはＰＭＯＳトランジスタＰ２１のドレインに接続され、ＮＭＯＳトランジスタＮ２５のドレインは出力バッファ２１と出力端子ＯＵＴｔとの間のノードに接続されている。ＮＭＯＳトランジスタＮ２６及びＮＭＯＳトランジスタＮ２７は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ２６とＮＭＯＳトランジスタＮ２７のゲートは共通に接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ２６のドレインはＰＭＯＳトランジスタＰ２２のドレインに接続され、ＮＭＯＳトランジスタＮ２７のドレインは出力バッファ２１と出力端子ＯＵＴｃとの間のノードに接続されている。

以下、図５を参照して本実施の形態の接続検出回路２００の動作について説明する。実施の形態１では出力バッファに吸い込まれるリーク電流を補正するために擬似電流を生成して、出力バッファに注入する。一方、本実施の形態では、出力バッファから吐き出されるリーク電流と略同一の擬似電流を生成して出力バッファから引き込む。なお、本実施の形態における接続検出回路２００の動作は、出力バッファ及び電流補償回路の動作を除いて、実施の形態１における接続検出回路１００の動作と同一である。従って、ここでは出力バッファ及び電流補償回路の動作についてのみ説明する。

接続検出動作時、出力バッファ２１はハイ・インピーダンス状態である。この場合、ＰＭＯＳトランジスタＰ２４及びＰ２５は、イネーブル端子ｅｎｂに入力される"Ｈ"レベルの信号に基づいてオフ状態となる。このとき、ＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ５にはリーク電流ＬＰが流れる。このリーク電流ＬＰは、出力バッファ２１外部へと吐き出される。

電流補償回路１２は、出力バッファ１１から吐き出される第２のリーク電流（以下、リーク電流ＬＰと称す）を擬似的に再現した第２の擬似電流（以下、擬似電流ＳＰと称す）を生成する。第２の擬似電流源であるＰＭＯＳトランジスタＰ２１及びＰ２２のゲート電極及びソース電極が電源電位に接続されているため、ＰＭＯＳトランジスタＰ２１及びＰ２２はオフ状態である。このＰＭＯＳトランジスタＰ２１及びＰ２２は、出力バッファ１１内の負荷回路を構成するＰＭＯＳトランジスタＰ２４、Ｐ２５を擬似的に再現している。従って、ＰＭＯＳトランジスタＰ２１及びＰ２２には擬似電流ＳＰが流れる。この擬似電流ＳＰは、ＰＭＯＳトランジスタＰ２１及びＰ２２に接続されているＮＭＯＳトランジスタＮ２４及びＮ２６に流れる。ＮＭＯＳトランジスタＮ２４及びＮ２６はそれぞれカレントミラー回路を構成しているため、擬似電流ＳＰはＮＭＯＳトランジスタＮ２５及びＮ２７へ流れる。すなわち、電流補償回路２２は、出力バッファ２１から吐き出されるリーク電流ＬＰにより上昇する出力端子ＯＵＴの電圧を補正する擬似電流ＳＰを生成して出力バッファから引き込んでいる。

以上に示したように本実施の形態では、出力バッファから吐き出されるリーク電流に起因する出力端子ＯＵＴの電圧の上昇を補正する擬似電流を生成する電流補償回路を設ける。この電流補償回路により、出力バッファから吐き出されるリーク電流ＬＰと略同一の電流である擬似電流ＳＰを生成して出力バッファから引き込むことが可能である。従って、リーク電流により生じる出力端子ＯＵＴの電圧の上昇分を補正することが可能である。よって、接続状態を正常に判別することが可能である。

また、本実施の形態では、ＰＭＯＳトランジスタＰ２１及びＰ２２により第２の擬似電流を生成する。これは、出力バッファ１１において、負荷回路を構成するＰＭＯＳトランジスタＰ２４、Ｐ２５を擬似的に再現したものである。従って、第２の擬似電流源は１つのＰＭＯＳトランジスタで構成してもよい。このように第２の擬似電流源を１つのＰＭＯＳトランジスタで構成する場合、第２のカレントミラー回路は３つのＮＭＯＳトランジスタにより構成することが可能である。

実施の形態３
図６は、本実施の形態３の接続検出回路３００を示す図である。接続検出回路３００では、実施の形態２における接続検出回路２００と比較して、電流補償回路の内部構成が異なっている。

電流補償回路３２は、第１の擬似電流源に相当するＮＭＯＳトランジスタＮ３８、Ｎ３９、第２の擬似電流源に相当するＰＭＯＳトランジスタＰ３１、Ｐ３２、第１のカレントミラー回路に相当するＰＭＯＳトランジスタＰ３３〜Ｐ３５、第２のカレントミラー回路に相当するＮＭＯＳトランジスタＮ３４〜Ｎ３７を有している。ＰＭＯＳトランジスタＰ３１及びＰ３２は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ３１及びＰＭＯＳトランジスタＰ３２のソース、ゲートは、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ３４及びＮ３５は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ３４及びＮＭＯＳトランジスタＮ３５のゲートは共通に接続されている。ＮＭＯＳトランジスタＮ３４のドレインはＰＭＯＳトランジスタＰ３１のドレインに接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ３５のドレインは出力バッファ３１と出力端子ＯＵＴｔとの間のノード及びＰＭＯＳトランジスタＰ３３のドレインに接続され、ソースは接地電位に接続されている。

ＮＭＯＳトランジスタＮ３６及びＮＭＯＳトランジスタＮ３７は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ３６及びＮＭＯＳトランジスタＮ３７のゲートは共通に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＰＭＯＳトランジスタＰ３２のドレインに接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ３７のドレインは出力バッファ３１と出力端子ＯＵＴｃとの間のノード及びＰＭＯＳトランジスタＰ３４のドレインに接続され、ソースは接地電位に接続されている。

ＰＭＯＳトランジスタＰ３３〜ＰＭＯＳトランジスタＰ３５はカレントミラー回路を構成している。ＰＭＯＳトランジスタＰ３３、Ｐ３４、Ｐ３５のソースは電源電圧ＶＤＤに接続され、ゲートは共通に接続されている。また、ＰＭＯＳトランジスタＰ３５のドレインはＮＭＯＳトランジスタＮ３８のドレインに接続されている。ＮＭＯＳトランジスタＮ３９のドレインはＮＭＯＳトランジスタＮ３８のソースに接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ３８及びＮＭＯＳトランジスタＮ３９のゲートは接地電位に接続されている。

以下、図６を参照して本実施の形態の接続検出回路３００の動作について説明する。実施の形態１では、出力バッファに吸い込まれるリーク電流を擬似的に再現した擬似電流を生成して、出力バッファに注入する。一方、本実施の形態では、出力バッファから吐き出されるリーク電流と出力バッファに吸い込まれるリーク電流との差分リーク電流と略同一の差分擬似電流を生成する。なお、本実施の形態における接続検出回路３００の動作は、電流補償回路の動作３２を除いて、実施の形態１又は２における接続検出回路の動作と同一である。従って、ここでは出力バッファ及び電流補償回路の動作についてのみ説明する。

接続検出動作時、出力バッファ３１はハイ・インピーダンス状態となる。この場合、ＮＭＯＳトランジスタＮ２１〜Ｎ２３はそれぞれ、バイアス端子ｂｉａｓ、正信号入力端子ｔｒｕｅ、比較信号入力端子ｃｏｍｐに入力される"Ｌ"レベルの信号に基づいてオフ状態となる。また、ＰＭＯＳトランジスタＰ２４、Ｐ２５は、イネーブル端子ｅｎｂに入力される"Ｈ"レベルの信号に基づいてオフ状態となる。このとき、ＰＭＯＳトランジスタＰ２４及びＰ２５にはリーク電流ＬＰが流れ、ＮＭＯＳトランジスタＮ２１〜Ｎ２３にはリーク電流ＬＮが流れる。よって、出力バッファ３１には、差分リーク電流｜ＬＰ−ＬＮ｜が流れる。

ここで、電流補償回路３２は、出力バッファ３１に吸い込まれる差分リーク電流｜ＬＰ−ＬＮ｜と略同一の電流である差分擬似電流｜ＳＰ−ＳＮ｜を生成する。まず、ＮＭＯＳトランジスタＮ３８及びＮ３９により出力バッファ３２に吸い込まれるリーク電流ＬＮと略同一の第１の擬似電流ＳＮを生成する。この第１の擬似電流ＳＮは、ＰＭＯＳトランジスタＰ３３〜Ｐ３５へと流れる。一方、ＰＭＯＳトランジスタＰ３１及びＰ３２により出力バッファ３１から吐き出されるリーク電流ＬＰと略同一の第２の擬似電流ＳＰを生成する。この第２の擬似電流ＳＰはＮＭＯＳトランジスタＮ３４〜Ｎ３７へと流れる。このとき、ＮＭＯＳトランジスタＮ３５に流れる第２の擬似電流ＳＰとＰＭＯＳトランジスタＰ３３に流れる第１の擬似電流ＳＮとの差分電流|ＳＰ−ＳＮ｜、又はＮＭＯＳトランジスタＮ３７に流れる第２の擬似電流ＳＰとＰＭＯＳトランジスタＰ３４に流れる第１の擬似電流ＳＮとの差分である差分電流|ＳＰ−ＳＮ｜が生成される。

すなわち、出力バッファ３１において、ＰＭＯＳトランジスタＰ２４及びＰ２５から吐き出されるリーク電流ＬＰが、ＮＭＯＳトランジスタＮ２１〜Ｎ２３に流れるリーク電流ＬＮより大きい場合は、電流補償回路３２によって生成される擬似電流（ＳＰ−ＳＮ）によって接地電位に電流を引き込む。一方、出力バッファ３１において、ＰＭＯＳトランジスタＰ２４及びＰ２５から吐き出されるリーク電流ＬＰが、ＮＭＯＳトランジスタＮ２１〜Ｎ２３に流れるリーク電流ＬＮより小さい場合は、電流補償回路３２により生成される擬似電流（ＳＮ−ＳＰ）を出力バッファ３１に注入する。

以上に示したように、本実施の形態では、出力バッファから吐き出されるリーク電流と出力バッファに吸い込まれるリーク電流との差分リーク電流に起因する出力端子ＯＵＴの電圧降下又は電圧の上昇を補正する擬似電流を生成する電流補償回路を設ける。この電流補償回路によって、出力バッファから吐き出されるリーク電流と出力バッファに吸い込まれるリーク電流との差分リーク電流と略同一の差分擬似電流を生成することが可能である。従って、リーク電流により生じる出力端子ＯＵＴの電圧降下分又は電圧上昇分を補正することが可能である。よって、接続状態を正常に判別することが可能である。

実施の形態４
図７は、本実施の形態４の接続検出回路４００を示す図である。接続検出回路４００は、出力バッファ１１、補償回路４２、検査電圧発生回路（以下、パルス発生回路と称す）１３、接続検出判定回路４４を有している。本実施の形態における接続検出回路４００は、実施の形態１における接続検出回路１００と比較して、補償回路４２及び接続検出判別回路４４の内部構成が異なっている。補償回路４２は、出力バッファ１１に吸い込まれる又は出力バッファ１１から吐き出されるリーク電流を擬似的に再現し、基準電圧を生成するための擬似電流を生成する回路である。以下、補償回路を電流補償回路と称して説明する。接続検出判定回路４２は、出力バッファ１１に吸い込まれる又は出力バッファ１１から吐き出されるリーク電流に応じた出力端子ＯＵＴの電圧の変動を補償する基準電圧を生成し、基準電圧と出力端子ＯＵＴの電圧との比較結果に基づいて外部回路の接続状態を判別する回路である。

実施の形態１では、電流補償回路１２のＰＭＯＳトランジスタＰ１２のドレインは、出力バッファ１１と出力端子ＯＵＴｔとの間のノードに接続され、ＰＭＯＳトランジスタＰ１３のドレインは出力バッファ１１と出力端子ＯＵＴｃとの間のノードに接続されている。一方、本実施の形態では、電流補償回路４２のＰＭＯＳトランジスタＰ４２のドレインは接続検出判別回路４４のＮＭＯＳトランジスタＮ４７のドレインに接続され、ＰＭＯＳトランジスタＰ４３のドレインは、接続検出判別回路４４のＮＭＯＳトランジスタＮ４３のドレインに接続されている。

接続検出判別回路４４は、ＮＭＯＳトランジスタＮ４３〜Ｎ５０、抵抗Ｒ４１、Ｒ４２、電流源ＩＳ２、ＩＳ３、第１の比較器ＣＯＭ１、第２の比較器ＣＯＭ２、ＮＯＲ回路ＮＯＲ、判定回路８を有している。ＮＭＯＳトランジスタＮ４３及びＮＭＯＳトランジスタＮ４４は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ４３及びＮＭＯＳトランジスタＮ４４のゲートは共通に接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ４３のドレインは電流補償回路４２のＰＭＯＳトランジスタＰ４３のドレインに接続され、ＮＭＯＳトランジスタＮ４４のドレインはＮＭＯＳトランジスタＮ４６と抵抗Ｒ４１との間のノードに接続されている。ＮＭＯＳトランジスタＮ４５及びＮＭＯＳトランジスタＮ４６は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ４５及びＮＭＯＳトランジスタＮ４６のゲートは共通に接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ４５のドレインは電流源ＩＳ２を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ４６のドレインは抵抗Ｒ５１を介して電源電圧ＶＤＤに接続されている。

ＮＭＯＳトランジスタＮ４７及びＮＭＯＳトランジスタＮ４８は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ４７及びＮＭＯＳトランジスタＮ４８のゲートは共通に接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ４７のドレインは、電流補償回路４２のＰＭＯＳトランジスタＰ４２のドレインに接続され、ＮＭＯＳトランジスタＮ４８のドレインは、ＮＭＯＳトランジスタＮ５０と抵抗Ｒ５２との間のノードに接続されている。ＮＭＯＳトランジスタＮ４９及びＮＭＯＳトランジスタＮ５０は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ４９及びＮＭＯＳトランジスタＮ５０のゲートは共通に接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ４９のドレインは電流源ＩＳ３を介して電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＮ５０のドレインは抵抗Ｒ４２を介して電源電圧ＶＤＤに接続されている。

第１の比較器ＣＯＭ１の反転入力端子は、出力バッファ１１と出力端子ＯＵＴｃとの間のノードに接続され、非反転入力端子はＮＭＯＳトランジスタＮ４６のドレインに接続されている。第２の比較器ＣＯＭ２の反転入力端子は出力バッファ１１と出力端子ＯＵＴｔとの間のノードに接続され、非反転入力端子はＮＭＯＳトランジスタＮ５０のドレインに接続されている。また、第１の比較器ＣＭＰ１及び第２の比較器ＣＯＭ２の出力部は、ＮＯＲ回路ＮＯＲの入力部に接続されている。そして、ＮＯＲ回路ＮＯＲの出力部には、判定回路８が接続されている。また、判定回路８の出力部には判定信号出力端子ｏｔが接続されている。

以下、図７を参照して本実施の形態の接続検出回路４００の動作について説明する。実施の形態１では、接続検出判別回路１４で比較を行なう場合の基準電圧ＶＲＥＦは、パルス電圧の振幅の中心値に設定されている。一方、本実施の形態では、基準電圧ＶＲＥＦは、電流補償回路４２により出力される擬似電流ＳＮに基づいて生成される。なお、本実施の形態における接続検出回路４００の動作は、電流補償回路４２及び接続検出判別回路４４の動作を除いて、実施の形態１における接続検出回路１００の動作と同一である。従って、ここでは電流補償回路４２及び接続検出判別回路４４の動作についてのみ説明する。

接続検出動作時、出力バッファ１１の負荷回路７はハイ・インピーダンス状態になり、ＮＭＯＳトランジスタＮ１１〜Ｎ１３はオフ状態となる。この時、ＮＭＯＳトランジスタＮ１１〜Ｎ１３にリーク電流ＬＮが流れる。電流補償回路４２は、第１の擬似電流源に相当するＮＭＯＳトランジスタＮ４１及びＮ４２によりリーク電流ＬＮと略同一の電流である擬似電流ＳＮを生成する。この擬似電流ＳＮは、第１のカレントミラー回路を構成するＰＭＯＳトランジスタＰ４１〜Ｐ４３により接続検出判別回路４４へと出力される。接続検出判別回路４４のＮＭＯＳトランジスタＮ４３に入力された擬似電流ＳＮは、カレントミラー回路を構成するＮＭＯＳトランジスタＮ４４へ流れる。よって、電流源ＩＳ２に電流Ｉ２が流れるとすると、第１の比較器ＣＯＭ１の非反転入力端子に入力される基準電圧ＶＲＥＦは、ＶＤＤ−（Ｉ２＋擬似電流ＳＮ）×Ｒ４１となる。一方、電流源ＩＳ３に電流Ｉ３が流れるとすると、第２の比較器ＣＯＭ２の非反転入力端子に入力される基準電圧ＶＲＥＦは、ＶＤＤ−（Ｉ３＋擬似電流ＳＮ）×Ｒ４２となる。このように、第１の比較器ＣＯＭ１又は第２の比較器ＣＯＭ２に入力される基準電圧は、それぞれ擬似電流ＳＮ×Ｒ４１、擬似電流ＳＮ×Ｒ４２分だけ小さくなっている。

以上に示したように、本実施の形態では、出力バッファ１１に吸い込まれるリーク電流により低下した出力端子ＯＵＴの電圧に対して、基準電圧ＶＲＥＦもその低下分だけ小さくする。従って、接続状態を正常に判別することが可能である。また、本実施の形態では、基準電圧は、出力バッファ１１に吸い込まれる又は出力バッファ１１から吐き出されるリーク電流を擬似的に再現した擬似電流に基づいて生成された。しかしながら、この基準電圧は、出力バッファに吸い込まれる又は出力バッファから吐き出されるリーク電流に応じた出力端子の電圧の変動を補償するように生成されればよい。この場合であっても、接続状態を正常に判別することが可能である。

実施の形態５
図８は、本実施の形態５の接続検出回路５００を示す図である。接続検出回路５００では、実施の形態２における接続検出回路２００と比較して、電流補償回路５２及び接続検出判別回路５４の内部構成が異なっている。

実施の形態２では、電流補償回路２２のＮＭＯＳトランジスタＮ２５のドレインは出力バッファ２１と出力端子ＯＵＴｔとの間のノードに接続され、ＮＭＯＳトランジスタＮ２７のドレインは出力バッファ２１と出力端子ＯＵＴｃとの間のノードに接続されている。一方、本実施の形態では、電流補償回路５２のＮＭＯＳトランジスタＮ５２のドレインは接続検出判別回路５４のＰＭＯＳトランジスタＰ５３のドレインに接続され、ＮＭＯＳトランジスタＮ５４のドレインは、接続検出判別回路５４のＰＭＯＳトランジスタＰ５５のドレインに接続されている。

接続検出判別回路５４は、ＰＭＯＳトランジスタＰ５３〜Ｐ５６、ＮＭＯＳトランジスタＮ５５〜Ｎ５８、抵抗Ｒ５１、抵抗Ｒ５２、電流源ＩＳ２、ＩＳ３、第１の比較器ＣＯＭ１、第２の比較器ＣＯＭ２、ＮＯＲ回路ＮＯＲ、判定回路８を有している。ＰＭＯＳトランジスタＰ５３及びＰ５４は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ５３及びＰ５４のゲートは共通に接続され、ソースはそれぞれ電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰ５３のドレインは電流補償回路５２のＮＭＯＳトランジスタＮ５２のドレインに接続され、ＰＭＯＳトランジスタＰ５４のドレインはＮＭＯＳトランジスタＮ５６と抵抗Ｒ５１との間のノードに接続されている。

ＮＭＯＳトランジスタＮ５５及びＮ５６は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ５５及びＮ５６のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ５５のドレインは電流源ＩＳ２を介して電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＮ５６のドレインは抵抗Ｒ５１を介して電源電圧ＶＤＤに接続されている。

ＰＭＯＳトランジスタＰ５５及びＰ５６は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ５５及びＰ５６のゲートは共通に接続され、ソースはそれぞれ電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ５５のドレインは電流補償回路５２のＮＭＯＳトランジスタＮ５４のドレインに接続され、ＰＭＯＳトランジスタＰ５６のドレインは、ＮＭＯＳトランジスタＮ５８と抵抗Ｒ５２との間のノードに接続されている。ＮＭＯＳトランジスタＮ５７及びＮ５８は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ５７及びＮ５８のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。ＮＭＯＳトランジスタＮ５７のドレインは電流源ＩＳ３を介して電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＮ５８のドレインは抵抗Ｒ５２を介して電源電圧ＶＤＤに接続されている。

第１の比較器ＣＯＭ１の反転入力端子は出力バッファ２１と出力端子ＯＵＴｃとの間のノードに接続され、非反転入力端子はＮＭＯＳトランジスタＮ５６のドレインに接続されている。第２の比較器ＣＯＭ２の反転入力端子は出力バッファ２１と出力端子ＯＵＴｔとの間のノードに接続され、非反転入力端子はＮＭＯＳトランジスタＮ５８のドレインに接続されている。第１の比較器ＣＯＭ１及び第２の比較器ＣＯＭ２の出力部はＮＯＲ回路ＮＯＲの入力部に接続されている。また、ＮＯＲ回路ＮＯＲの出力部には判定回路８が接続されている。

以下、図８を参照して本実施の形態の接続検出回路５００の動作について説明する。実施の形態２では、接続検出判別回路１４で比較を行なう場合の基準電圧ＶＲＥＦは、パルス電圧の振幅の中心値に設定されている。一方、本実施の形態では、基準電圧ＶＲＥＦは、電流補償回路５２により出力される擬似電流に基づいて生成される。なお、本実施の形態における接続検出回路５００の動作は、電流補償回路５２及び接続検出判別回路５４の動作を除いて、実施の形態２における接続検出回路２００の動作と同一である。従って、ここでは電流補償回路５２及び接続検出判別回路５４の動作についてのみ説明する。

実施の形態２に示したように、電流補償回路５２は、出力バッファにより吐き出されるリーク電流ＬＰを擬似的に再現した擬似電流ＳＰを生成する。この擬似電流ＳＰは、カレントミラーを構成するＮＭＯＳトランジスタＮ５２及びＮ５４により接続検出判別回路５４へと出力される。接続検出判別回路５４のＰＭＯＳトランジスタＰ５３に入力された擬似電流ＳＰは、カレントミラー回路を構成するＮＭＯＳトランジスタＮ５４へ流れる。よって、第１の比較器ＣＯＭ１の非反転入力端子に入力される基準電圧ＶＲＥＦは、ＶＤＤ−（Ｉ２−擬似電流ＳＰ）×Ｒ５１となる。一方、第２の比較器ＣＯＭ２の非反転入力端子に入力される基準電圧ＶＲＥＦは、ＶＤＤ−（Ｉ３−擬似電流ＳＰ）×Ｒ５２となる。このように、第１の比較器ＣＯＭ１又は第２の比較器ＣＯＭ２に入力される基準電圧は、それぞれ擬似電流ＳＮ×Ｒ５１、擬似電流ＳＮ×Ｒ５２分だけ大きくなっている。

以上に示したように、本実施の形態では、出力バッファ２１から吐き出されるリーク電流により上昇した出力端子ＯＵＴの電圧に対して、基準電圧ＶＲＥＦもその増加分だけ大きくする。従って、接続状態を正常に判別することが可能である。

実施の形態６
図９は、本実施の形態６の接続検出回路６００を示す図である。接続検出回路６００では、実施の形態３における接続検出回路３００と比較して、電流補償回路６２及び接続検出判別回路６４の内部構成が異なっている。

電流補償回路６２は、ＰＭＯＳトランジスタＰ６１〜Ｐ６５、ＮＭＯＳトランジスタＮ６１〜Ｎ６６を有している。ＰＭＯＳトランジスタＰ６１及びＰ６２は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ６１及びＰ６２のゲートは共通に接続され、ソースは電源電圧に接続されている。ＮＭＯＳトランジスタＮ６１及びＮ６２は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ６１及びＮ６２のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ６１のドレインはＰＭＯＳトランジスタＰ６１のドレインに接続されている。ＮＭＯＳトランジスタＮ６３及びＮ６４は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ６３及びＮ６４のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ６３のドレインは、ＰＭＯＳトランジスタＰ６２のドレインに接続されている。

ＰＭＯＳトランジスタＰ６３〜Ｐ６５は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ６３、Ｐ６４、Ｐ６５のゲートは共通に接続され、ソースは電源電圧に接続されている。また、ＰＭＯＳトランジスタＰ６５のドレインはＮＭＯＳトランジスタＮ６５のドレインに接続されている。ＮＭＯＳトランジスタＮ６６のドレインは、ＮＭＯＳトランジスタＮ６５のソースに接続され、ソースは接地電位に接続されている。また、ＮＭＯＳトランジスタＮ６５及びＮ６６のゲートは接地電位に接続されている。

接続検出判別回路６４は、ＰＭＯＳトランジスタＰ６６〜Ｐ６９、ＮＭＯＳトランジスタＮ６７〜Ｎ７４、抵抗Ｒ６１、Ｒ６２、電流源ＩＳ２、ＩＳ３、第１の比較器ＣＯＭ１、第２の比較器ＣＯＭ２、ＮＯＲ回路ＮＯＲ、判定回路８を有している。ＰＭＯＳトランジスタＰ６６及びＰ６７は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ６６及びＰ６７のゲートは共通に接続され、ソースはそれぞれ電源電圧に接続されている。また、ＰＭＯＳトランジスタＰ６６のドレインは電流補償回路６２のＮＭＯＳトランジスタＮ６２のドレインに接続され、ＰＭＯＳトランジスタＰ６７のドレインはＮＭＯＳトランジスタＮ７０と抵抗Ｒ６１との間のノードに接続されている。ＮＭＯＳトランジスタＮ６７及びＮ６８は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ６７及びＮ６８のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ６７のドレインは電流補償回路６２のＰＭＯＳトランジスタＰ６３のドレインに接続され、ＮＭＯＳトランジスタＮ６８のドレインはＰＭＯＳトランジスタＰ６７のドレインに接続されている。ＮＭＯＳトランジスタＮ６９及びＮ７０はカレントミラー回路を構成している。ＮＭＯＳトランジスタＮ６９及びＮ７０のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ６９のドレインは電流源ＩＳ２を介して電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＮ７０のドレインは抵抗Ｒ６１を介して電源電圧ＶＤＤに接続されている。

ＰＭＯＳトランジスタＰ６８及びＰ６９は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ６８及びＰ６９のゲートは共通に接続され、ソースはそれぞれ電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰ６８のドレインは電流補償回路６２のＮＭＯＳトランジスタＮ６４のドレインに接続され、ＰＭＯＳトランジスタＰ６９のドレインはＮＭＯＳトランジスタＮ７４と抵抗Ｒ６２との間のノードに接続されている。ＮＭＯＳトランジスタＮ７１及びＮ７２は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ７１及びＮ７２のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ７１のドレインは電流補償回路６２のＰＭＯＳトランジスタＰ６４のドレインに接続され、ＮＭＯＳトランジスタＮ７２のドレインはＰＭＯＳトランジスタＰ６９のドレインに接続されている。ＮＭＯＳトランジスタＮ７３及びＮ７４は、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ７３及びＮ７４のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ７３のドレインは電流源ＩＳ３を介して電源電圧ＶＤＤに接続され、ＮＭＯＳトランジスタＮ７４のドレインは抵抗Ｒ６２を介して電源電圧ＶＤＤに接続されている。

第１の比較器ＣＯＭ１の反転入力端子は出力バッファ３１と出力端子ＯＵＴｔとの間のノードに接続され、非反転入力端子はＮＭＯＳトランジスタＮ７０のドレインに接続されている。第２の比較器ＣＯＭ２の反転入力端子は出力バッファ３１と出力端子ＯＵＴｃとの間のノードに接続され、非反転入力端子はＮＭＯＳトランジスタＮ７４のドレインに接続されている。第１の比較器ＣＯＭ１及び第２の比較器ＣＯＭ２の出力部はＮＯＲ回路ＮＯＲの入力部に接続されている。また、ＮＯＲ回路ＮＯＲの出力部には判定回路８が接続されている。

以下、図９を参照して本実施の形態の接続検出回路６００の動作について説明する。実施の形態３では、接続検出判別回路１４で比較を行なう場合の基準電圧ＶＲＥＦは、パルス電圧の振幅の中心値に設定されている。一方、本実施の形態では、基準電圧ＶＲＥＦは、電流補償回路６２により出力される擬似電流に基づいて生成される。なお、本実施の形態における接続検出回路６００の動作は、電流補償回路６２及び接続検出判別回路６４の動作を除いて、実施の形態３における接続検出回路３００の動作と同一である。従って、ここでは電流補償回路６２及び接続検出判別回路６４の動作についてのみ説明する。

実施の形態３に示された電流補償回路３２により生成された差分電流|ＳＰ−ＳＮ｜は接続検出判別回路６４へと入力される。よって、第１の比較器ＣＯＭ１の非反転入力端子に入力される基準電圧ＶＲＥＦは、ＶＤＤ−（Ｉ２−差分電流|ＳＰ−ＳＮ｜）×Ｒ６１となり、第２の比較器ＣＯＭ２の非反転入力端子に入力される基準電圧ＶＲＥＦは、ＶＤＤ−（Ｉ３−差分電流|ＳＰ−ＳＮ｜）×Ｒ６２となる。

以上に示したように、本実施の形態では、出力バッファから吐き出されるリーク電流と出力バッファに吸い込まれるリーク電流との差分リーク電流に起因する出力端子ＯＵＴの電圧降下又は電圧の上昇を補正する差分擬似電流を生成する電流補償回路を設ける。そして、この差分擬似電流に基づいて、基準電圧ＶＲＥＦを生成する。すなわち、差分リーク電流により生じる出力端子ＯＵＴの電圧降下分又は電圧上昇分だけ基準電圧も下降又は上昇させることで、接続状態を正常に判別することが可能である。

実施の形態７
図１０は、本実施の形態７の接続検出回路７００を示す図である。接続検出回路７００では、実施の形態１における接続検出回路１００に電荷除去回路７６を追加している。

電荷除去回路７６は、インバータＩＮＶ、第２のスイッチに相当するＮＭＯＳトランジスタＮ７０１及びＮ７０２を有している。ＮＭＯＳトランジスタＮ７０１及びＮ７０２はカレントミラー回路を構成している。ＮＭＯＳトランジスタＮ７０１及びＮ７０２のゲートは共通に接続され、ソースはそれぞれ接地電位に接続されている。また、ＮＭＯＳトランジスタＮ７０１及びＮ７０２のゲートにはインバータＩＮＶを介してパワークリア端子ｐｃが接続され、ドレインは出力端子ＯＵＴｃに接続されている。また、ＮＭＯＳトランジスタＮ７０２のドレインは出力端子ＯＵＴｔに接続されている。

以下、図１０を参照して本実施の形態の接続検出回路７００の動作について説明する。なお、本実施の形態における接続検出回路７００の動作は、電荷除去回路７６の動作を除いて、実施の形態１における接続検出回路１００の動作と同一である。従って、ここでは電荷除去回路７６の動作についてのみ説明する。

電荷除去回路７６は、電源が瞬間的に停電した場合に外部回路１５の容量Ｃ１１及びＣ１２に蓄積された電荷を引き抜く。具体的にはまず、パワークリア端子ｐｃに"Ｌ"レベルの信号を入力する。この場合、ＮＭＯＳトランジスタＮ７０１、Ｎ７０２のゲートにはインバータＩＮＶを介して"Ｈ"レベルの信号が入力されるため、ＮＭＯＳトランジスタＮ７０１及びＮ７０２はオン状態となる。このとき、コンデンサＣ１１及びＣ１２に蓄積された電荷は、ＮＭＯＳトランジスタＮ７０１及びＮ７０２を介して接地電位に流れるため、停電が終了して検出動作が再開された後は、負荷容量Ｃ１、Ｃ２の電荷は０の状態から始まる。

ここで、図１５に電荷除去回路がない場合の正常接続時のタイミングチャートを示す。電荷除去回路がない場合に仮に瞬間的な停電が発生すると、負荷容量Ｃ１１、Ｃ１２に蓄積された電荷はリーク電流ＬＮにより引き抜かれる。この場合、電荷の引き抜きが完了するまでの時間Ｔは、Ｃ１×Ｖ／Ｉと示される。すなわち、検出動作が再開された時、出力端子ＯＵＴの電圧は下がりきっていないため、検出時間が短くなってしまう（図１５、立上がり時間参照）。このため、判定時間ｔｈにおいて、検出信号が非接続状態を示す"Ｈ"レベルになるため、接続状態を非接続として誤検出する可能性が生じる。

一方、本実施の形態では、接続検出回路に電荷除去回路を追加する。図１１は、接続検出回路７００に電荷除去回路７６が付加された場合のタイミングチャートを示す図である。この電荷除去回路７６では、瞬間停電時において、外部回路１５の容量Ｃ１１及びＣ１２に蓄積された電荷を引き抜く動作を行う。従って、検出動作が再開されたときに、負荷容量Ｃ１１、Ｃ１２の電荷は０の状態から始まるため、誤検出を防止することが可能である。

なお、本実施の形態では、実施の形態１における接続検出回路１００に電荷除去回路７６を追加したが、実施の形態２から実施の形態６の接続検出回路２００〜６００のいずれかの回路に接続してもよい。また、その場合であっても電荷除去回路７６は、瞬間停電時において、外部回路１５の容量に蓄積された電荷を引き抜くため、誤検出を防止することが可能である。

以上、本発明では接続検出回路に電流補償回路を設ける。この電流補償回路では、出力バッファに吸い込まれる又は出力バッファから吐き出されるリーク電流を擬似的に再現した擬似電流を生成する。従って、リーク電流により生じる出力端子の電圧の電圧降下分又は上昇分を補正することが可能である。よって、接続状態を正常に判別することが可能である

また、接続検出回路に電荷除去回路を追加する。この電荷除去回路は、瞬間停電時において、外部回路の容量に蓄積された電荷を引き抜く動作を行う。従って、検出動作が再開されたときに、負荷容量の電荷は０の状態から始めることが可能である。従って、誤検出を防ぐことが可能である。

以上、本発明の実施の形態について詳細に説明したが、本発明の趣旨を逸脱しない限り種々の変形が可能である。例えば、本発明では電流補償回路及び出力バッファ内部はＭＯＳトランジスタにより構成されているが、バイポーラトランジスタを用いてもよい。

本実施の形態１に関わる接続検出回路１００を示すブロック図である。 本実施の形態１に関わる接続検出回路１００を示す図である。 本実施の形態１に関わる接続検出回路１００において、出力端子に外部回路が正常に接続されている正常接続時のタイミングチャートを示す図である。 本実施の形態１に関わる接続検出回路１００において、出力端子に外部回路が正常に接続されていない非接続時のタイミングチャートを示す図である。 本実施の形態２に関わる接続検出回路２００を示す図である。 本実施の形態３に関わる接続検出回路３００を示す図である。 本実施の形態４に関わる接続検出回路４００を示す図である。 本実施の形態５に関わる接続検出回路５００を示す図である。 本実施の形態６に関わる接続検出回路６００を示す図である。 本実施の形態７に関わる接続検出回路７００を示す図である。 本実施の形態７に関わる接続検出回路に電荷除去回路が付加された場合のタイミングチャートを示す図である。 従来の接続検出回路を示す図である。 従来の接続検出回路において、正常動作時のリーク電流起因に基づく誤動作を示すタイミングチャートである。 従来の接続検出回路において、非接続時のリーク電流起因に基づく誤検出を示すタイミングチャートである。 従来の接続検出回路に電荷除去回路がない場合のタイミングチャートを示す図である。

符号の説明

１１、２１、３１ 出力バッファ
１２、２２、３２、４２、５２、６２ 電流補償回路
１３ パルス発生回路
１４、４４、５４、６４ 接続検出判別回路
１５ 外部回路
７６ 電荷除去回路
７ 負荷回路
８ 判定回路
Ｎ１１〜Ｎ１５、Ｎ２１〜Ｎ２７ ＮＭＯＳトランジスタ
Ｎ３４〜Ｎ３９、Ｎ４１〜Ｎ５０ ＮＭＯＳトランジスタ
Ｎ５１〜Ｎ５８、Ｎ６１〜Ｎ７４ ＮＭＯＳトランジスタ
Ｎ７０１、Ｎ７０２ ＮＭＯＳトランジスタ
Ｐ１１〜Ｐ１４、Ｐ２１、Ｐ２２ ＰＭＯＳトランジスタ
Ｐ２４、Ｐ２５、Ｐ３１〜Ｐ３５ ＰＭＯＳトランジスタ
Ｐ４１〜Ｐ４３、Ｐ５１〜Ｐ５６ ＰＭＯＳトランジスタ
Ｐ６１〜Ｐ６９ ＰＭＯＳトランジスタ
Ｒ１１〜Ｒ１６、Ｒ４１、Ｒ４２ 抵抗
Ｒ５１、Ｒ５２、Ｒ６１、Ｒ６２ 抵抗
Ｃ１１、Ｃ１２ コンデンサ
ＯＵＴ（ＯＵＴｔ、ＯＵＴｃ） 出力端子
ＶＤＤ 電源電圧
ＣＯＭ１ 第１の比較器
ＣＯＭ２ 第２の比較器
ＮＯＲ ＮＯＲ回路
ＩＮＶ インバータ
ＩＳ１〜ＩＳ３ 電流源
ｉｔ パルス発生回路入力端子
ｏｔ 判定信号出力端子
ｐｃ パワークリア端子
ｔｒｕｅ 正信号入力端子
ｃｏｍｐ 比較信号入力端子
ｂｉａｓ バイアス端子
ｅｎｂ イネーブル端子
ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧源

Claims (15)

1. 出力バッファに接続された出力端子と外部機器との接続状態を判別する半導体装置であって、
   前記出力端子の電圧を変動させるための検査電圧を生成する検査電圧発生回路と、
   前記出力端子の電圧と基準電圧とを比較し、当該比較結果に基づいて前記外部機器の接続状態を判別する接続検出判別回路と、
   前記出力バッファに発生するリーク電流を擬似的に再現した擬似電流を生成し、当該擬似電流により、前記出力端子の電圧の変動を補償する補償回路とを有する半導体装置。
2. 前記補償回路は、
   接地電位に接続され、前記出力バッファに吸い込まれる第１のリーク電流を擬似的に再現した第１の擬似電流を生成する第１の擬似電流源と、
   前記擬似電流源と電源電位との間に接続され、前記第１の擬似電流を前記出力バッファに出力する第１のカレントミラー回路とを有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１の擬似電流源は、ゲート及びソース電極が接地電位に接続され、前記出力バッファ内部の前記出力端子と接地電位との間に接続されたトランジスタと実質的に同一のトランジスタにより構成されることを特徴とする請求項２に記載の半導体装置。
4. 前記補償回路は、
   電源電位に接続され、前記出力バッファから吐き出される第２のリーク電流を擬似的に再現した第２の擬似電流を生成する第２の擬似電流源と、
   前記第２の擬似電流源と接地電位との間に接続された第２のカレントミラー回路とを有することを特徴とする請求項１に記載の半導体装置。
5. 前記第２の擬似電流源は、ゲート及びソース電極が電源電位に接続され、前記出力バッファ内部の負荷回路を構成するトランジスタと実質的に同一のトランジスタにより構成されることを特徴とする請求項４に記載の半導体装置。
6. 前記補償回路は、
   接地電位に接続され、前記出力バッファに吸い込まれる第１のリーク電流を擬似的に再現した第１の擬似電流を生成する第１の擬似電流源と、
   前記擬似電流源と電源電位との間に接続され、前記第１の擬似電流を前記出力端子に出力する第１のカレントミラー回路と、
   電源電位に接続され、前記出力バッファから吐き出される第２のリーク電流を擬似的に再現した第２の擬似電流を生成する第２の擬似電流源と、
   前記第２の擬似電流源と接地電位との間に接続された第２のカレントミラー回路とを有し、
   前記第１の擬似電流と前記第２の擬似電流との差分電流は、前記第１のリーク電流と前記第２のリーク電流との差分電流と略同一の電流であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 出力バッファに接続される出力端子と外部機器との接続状態を判別する半導体装置であって、
   前記出力端子の電圧を変動させるための検査電圧を生成する検査電圧発生回路と、
   前記出力バッファに発生するリーク電流に応じた前記出力端子の電圧の変動を補償する基準電圧を生成し、当該基準電圧と前記出力端子の電圧との比較結果に基づいて前記外部機器の接続状態を判別する接続検出判別回路とを有する半導体装置。
8. 前記出力バッファに発生するリーク電流を擬似的に再現し、前記基準電圧を生成するための擬似電流を生成する補償回路をさらに有することを特徴とする請求項７に記載の半導体装置。
9. 前記補償回路は、
   接地電位に接続され、前記出力バッファに吸い込まれる第１のリーク電流を擬似的に再現した第１の擬似電流を生成する第１の擬似電流源と、
   前記擬似電流源と電源電位との間に接続され、前記第１の擬似電流を前記接続検出判別回路に出力する第１のカレントミラー回路とを有することを特徴とする請求項８に記載の半導体装置。
10. 前記補償回路は、
    電源電位に接続され、前記出力バッファから吐き出される第２のリーク電流を擬似的に再現した第２の擬似電流を生成する第２の擬似電流源と、
    前記第２の擬似電流源と接地電位との間に接続され、前記第２の擬似電流を接地電位に出力する第２のカレントミラー回路とを有することを特徴とする請求項８に記載の半導体装置。
11. 前記補償回路は、
    接地電位に接続され、前記出力バッファに吸い込まれる第１のリーク電流を擬似的に再現した第１の擬似電流を生成する第１の擬似電流源と、
    前記擬似電流源と電源電位との間に接続され、前記第１の擬似電流を前記接続検出判別回路に出力する第１のカレントミラー回路と、
    電源電位に接続され、前記出力バッファから吐き出される第２のリーク電流を擬似的に再現した第２の擬似電流を生成する第２の擬似電流源と、
    前記第２の擬似電流源と接地電位との間に接続され、前記第２の擬似電流を接地電位に出力する第２のカレントミラー回路とを有し、
    前記第１の擬似電流と前記第２の擬似電流との差分電流は、前記第１のリーク電流と前記第２のリーク電流との差分電流と略同一の電流であることを特徴とする請求項８に記載の半導体装置。
12. 前記検査電圧発生回路は、
    第１レベルの電圧及び前記第１レベルの電圧より大きい第２レベルの電圧から構成されるパルスを前記検査電圧として前記出力端子に出力することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
13. 前記検査電圧発生回路は、
    電源電位に直列に接続された第１の抵抗及び第２の抵抗と、
    前記第２の抵抗と接地電位との間に接続された電流源と、
    前記第１の抵抗と並列に接続された第１のスイッチとを有し、
    前記検査電圧は、前記第１のスイッチに入力されるレベル信号に基づいて生成され、前記第２の抵抗と前記電流源との間のノードから前記出力端子に出力されることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
14. 前記外部機器に蓄積された電荷を引き抜く電荷除去回路をさらに有することを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
15. 前記電荷除去回路は、
    前記出力端子と接地電位との間に接続され、レベル信号の入力に基づいてオン状態又はオフ状態とされる第２のスイッチを有し、
    前記スイッチがオン状態である場合に、前記外部機器に蓄積された電荷を前記第２のスイッチを介して接地電位に出力することを特徴とする請求項１４に記載の半導体装置。

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