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Description
表示装置の画素構造に関する。
アクティブマトリクス型の表示装置の一つに、有機EL表示装置（Organic electroluminescent display device）がある。
この有機EL表示装置を表示面の向きと有機EL素子の形成面との関係から分類すると、（１）有機EL素子の形成面の裏面側を表面とするボトムエミッション型と、（２）ボトムエミッション型とは逆に有機EL素子の形成面側を表面とするトップエミッション型とに大別される。
トップエミッション型（TE型）のアクティブマトリクス（AM）有機EL表示装置（OLED）の従来技術として特許文献１や特許文献２がある。
AM-OLEDは、ガラス基板上にアクティブ素子を備えている。アクティブ素子よりも上層にアクティブ素子と接続された画素電極を備えている。このアクティブ素子と画素電極との間には、第１層間絶縁膜がある。
特許文献１には、第１層間絶縁膜の上にITO（Indium Tin-Oxide）又は金属の画素電極を用いたTE型AM-OLEDが開示されている。
特許文献２には、第１層間絶縁膜の上に画素毎に分離されたAlの反射膜を備えた構造が開示されている。さらに、この文献には、この反射膜の上にはさらに二酸化シリコン（SiO2）や窒化シリコン（SiN）で構成されたシリコン系の第２層間絶縁膜を備え、この第２層間絶縁膜の上に、ITOで構成された画素電極を備えたTE型AM-OLEDが開示されている。
特許文献１のように、TE型AM-OLEDの画素電極をアルミニウム（以下、「Al」と表記する。）が剥き出しである場合、画素電極の上のバンクをエッチングする際に生じるヒロック等により表面が荒れやすくなり、安定したホールの注入が不可能になる。
特許文献２に記載されている反射膜と透明導電膜の画素電極との間にシリコン系の層間絶縁膜を介在させる構造は、通常、スパッタ（反射膜）、CVD（層間絶縁膜）、スパッタ（透明導電膜）の順に形成するのが一般的であり、シリコン系の層間絶縁膜を設ける分だけプロセスが多くなる。
本発明者らは、特許文献２に記載されたシリコン系の層間絶縁膜を形成しない構造を検討した。
スパッタで成膜したAl／モリブデンタングステン合金（MoW）を、一括でウェットエッチングして反射膜を形成した後、その上に直接ITOを画素電極として形成した。具体的には、ITOをスパッタで成膜し、反射膜の外縁を覆うパターンにウェットエッチングした。このように、ITOでAlの反射膜の外縁を覆っているので、ITOとAlが同時に露出することがないので、レジスト剥離液中における電池反応がほとんどおきなくなり、Alの表面にシリコン系の絶縁膜を形成する必要がなくなるので、プロセスを簡略化できる。また、アクティブ素子との電気的な接続はAl/MoWの層で行うのではなく、ITO同士で直接行うようにした。従って、反射層を電極に兼用するよりも、発光層への電流注入効率が向上する。
また、特許文献２には、全画素共通の共通電極の面内における抵抗を均一にするために、補助配線を用いることが開示されている。そして、その一例として、画素電極と同層に補助配線を形成し、バンクに開口を設けて共通電極とそのコンタクトホールで接続することが開示されている。
この特許文献２のように、補助配線と画素電極とが同じ層構造、同じプロセスで形成することが低コストの基本である。
しかし、補助配線をITOで形成すると、ITOの抵抗が金属や合金の配線に比べて高いため、共通電極の抵抗を下げる効果は小さい。
そこで、本発明者らは、画素電極となるITOと反射膜となるAlの積層構造をそのまま補助配線として用いることを考えた。補助配線の機能を考えれば、Alの積層構造に電流が流れなければ効果が小さい。Alに電流を流すためには、ITOとAlの間の界面の抵抗を低くすることが重要である。この抵抗は、Alの自然酸化膜だけでなく、Alが拡散し、厚くアルミナが形成されることにより高まる。
配線の積層構造でも同様の問題があり、高融点金属の酸化物はアルミナよりも抵抗が小さいため、MoW等の高融点金属の導電膜をAlの上面ITOの界面に配置することで対処されてきた。
しかし、高融点金属の多くは反射率が低いため、補助配線と同じ層の金属膜で表示装置の反射膜を形成すると、画素の反射率を下げることになってしまう。反射率が低下すると、結果的に寿命が縮まることになる。従って、従来の配線の積層構造の手法は、単純には適用できない。
そこで、本発明者らは、反射率を低下させずに、高い補助配線の効果を得られるようにする構造も考え出した。
まず、本発明者らは、ITO2（最上層）／Al／MoW（「Al／MoW」で中間層）／ITO1（最下層）の積層構造を採用し、ITO1とITO2を直接接続するようにすることを考えた。ITO2とAlとの界面はアルミナが生成されるが、中間層の下面でAlはMoWを介してITO1と通電が可能であるので、Al／MoW自体も補助配線として利用可能になっている。
さらに、好適な構造例１として、積層構造の各層の外縁（幅）が以下の式１の関係を満たし、さらに、最上層が中間層の露出面を覆い、さらに、中間層が最下層の露出面を覆う構造を考え出した。
ITO1＜Al≒MoW（一括エッチング）＜ITO2 ・・・ 式１
但し、中間層の一部にコンタクトホールや切り欠き（式１の例外）を設けて、ITO1とITO2を直接接続する。
但し、中間層の一部にコンタクトホールや切り欠き（式１の例外）を設けて、ITO1とITO2を直接接続する。
この積層構造は、最上層が中間層全体を覆い、さらに、中間層が最下層全体を覆っているので、中間層のAlとITO1又はITO2とがレジスト剥離液に同時に直接接する可能性が低くなっている。
また、好適な構造例２として、積層構造の各層の幅が以下の式２の関係を満たし、さらに、中間層（Al／MoW）の外縁が最下層の外縁と同じ又は内側にあり、ITO2でITO1の露出面を覆い、中間層の上に載っているITO2（最上層）と、中間層の端から露出しているITO1（最下層）との接続を確保した構造を考え出した。
Al≒MoW（一括エッチング）≦ITO1＜ITO2 ・・・ 式２
このように、最下層のITO1が中間層から露出しているので、レジスト剥離液に最下層のITO1と中間層のAlが接するが、最上層のITO2と中間層は、レジスト剥離液に接しないので、最上層のITO2に起因した電池反応は抑制できる。
このように、最下層のITO1が中間層から露出しているので、レジスト剥離液に最下層のITO1と中間層のAlが接するが、最上層のITO2と中間層は、レジスト剥離液に接しないので、最上層のITO2に起因した電池反応は抑制できる。
なお、これらの下層のITO1に代え、Crを適用することも可能である。
また、これらの構造例１と構造例２は、画素電極及び補助配線の一方のみに適用してもよく、また、同じ構造例を双方に適用したり、一方には構造例１を適用し、他方には構造例２を適用することも可能である。
本発明によれば、高反射率と配線の低抵抗化を実現した表示装置を提供することができる。
本発明を適用した有機EL表示装置の実施例を以下に説明する。
図１に、有機EL表示装置の外観を示す。この有機EL表示装置は、有機EL表示パネル（以下、単にパネルとも称する。）の表示領域ARが露出する開口を備えた前面フレームFFと、有機EL表示パネルの裏面全体を覆い、前面フレームFFに固定されている裏面フレームBFと、裏面フレームBFのさらに裏面に配置された第３基板SUB3と、有機EL表示パネルと第３基板SUB3の端子PADとの間に取り付けられた第１フレキシブル回路基板FPC1と、第４基板と、第３基板と第４基板との間を接続する第２フレキシブル回路基板FPC2を備えた構造である。
前面フレームFFと裏面フレームBFとの間に挟まれた有機EL表示パネルの断面構造を図２、図３を用いて説明する。
図２は、表示面斜上方から見た有機EL表示パネルの分解図である。前面フレームFFの側から、光学フィルムOF、有機EL表示パネルPNL、放熱接着シートTDS、裏面フレームBFの順に配置されている。
図３は、図２に示したxy方向断面図で、（Ａ）はx方向であるA-A'断面図、（Ｂ）はy方向であるB-B'断面図である。
前面フレームFFと裏面フレームBFは鉄とニッケルを主成分とする金属で構成され、アンバーやインバーと呼ばれる鉄を約３６％含有する材料で構成された合金で構成された金属フレームである。なお、この金属は、インバーにニッケルを含有させたスーパーインバーで構成された金属フレームでもよい。また、ステンレスや鉄を用いた場合、廉価で容易に製造できる。
前面フレームFFは、裏面フレームBFに向かって折り曲げられた形状をしており、第１基板SUB1の表示領域よりも一回り大きい開口を備えている。
裏面フレームBFは、光学フィルムOF、第１基板SUB1、第２基板SUB2及び放熱接着シートTDSを内包できるように、前面フレームFFに向かって折り曲げられている。
また、上面は光学フィルムOF、第１基板SUB1、第２基板SUB2及び接着シートADFが収まるように、これらのいずれよりも大きな底面積を備えている。
図４に光学フィルムOFの層構造を示す。光学フィルムOFは外側から、静電・反射防止層OF1、直線偏光層OF2、接着層ADF1、１／２波長位相板OF3、接着層ADF2、１／４波長位相板OF4、接着層ADF3、視角補償層OF5、接着層ADF4、コレステリック液晶層OF6、接着層ADF5、保護層OF7の積層構造である。なお、視角補償層OF5はコレステリック液晶層による透過光の視角依存性を補償する層である。
この光学フィルムOFは、直線偏光板OF2と２層の位相板OF3,4により円偏光板を構成し、コレステリック液晶層OF6によって偏光分離フィルムを構成し、この偏光分離フィルムによって視角依存性の補償を視角補償層OF5によって行っている。この光学フィルムOFは前面フレームBFの開口よりも大きく構成されている。また、各光学フィルムOF1からOF6は、ほぼ同一サイズで、接着層ADF1からADF5もほぼ同一サイズである。
第１基板SUB1は、有機EL素子が形成され、基材がガラスである基板であって、その外形は光学フィルムOFよりも大きくなっている。また、第１基板SUB1は、一辺の周辺領域は露出しており、その露出領域に駆動回路VDRVとして、データドライバICが異方性導電フィルムACFによりCOG（Chip On Glass）実装方式で搭載されている。
第２基板SUB2は、有機EL素子及びLTPS内臓回路を封止空間内に内蔵するための封止基板であり、その外形は第１基板SUB1よりも小さく、光学フィルムOFよりも大きい。第１基板SUB1の一辺の周辺領域を露出させるように、配置されている。
また、第２基板SUB2は、凹部を備え、乾燥気密封止のために、その凹部に額縁上にバインダに溶かしたゼオライトを塗布、乾燥することで形成されたデシカントを有している。
第２基板SUB2の凹部の側壁で構成される凸部の第２基板SUB2の対向面（凸部上面）と第１基板SUB1とがスペーサが混合されたカチオン重合型の紫外線硬化樹脂接着剤で固定されている。
図５は、フレームFF，BFと光学フィルムOFを取り外した有機EL表示パネルの構造を示す図である。フレームFF，BFと光学フィルムOFを取り外した有機EL表示パネルは、前述の第１基板SUB1及び第２基板SUB2と、第１基板SUB1の外部接続端子PAD1と外部接続端子PAD2及びPAD3（図示せず）との間がフレキシブル回路基板FPC1で接続された第３基板SUB3と、第３基板SUB3の外部接続端子PAD4と外部接続端子PAD5との間がフレキシブル回路基板FPC2で接続された第４基板SUB4とを備えている。
第３基板SUB3は、第１基板SUB1の発光素子駆動用の電源IC（OP-IC）、第１基板のLTPS回路用の電源IC（LP-IC）、タイミング制御IC（TCON-IC）を備えている。
第４基板SUB4は、外部インターフェース基板であり、電源及び外部からのRGB毎の階調信号を第３基板へ各画素のLVDS等の通信規格で供給する基板である。
第１基板上の主要な構成を図６を用いて説明する。
第１基板SUB1は、表示画素領域AR、ダミー画素領域DUMR、データ線Data、電流供給線CSL、電流供給バスラインCSBL、発光制御線ILM、リセット線RES、データ線駆動回路HDRV、第１走査線駆動回路VDRV1、第２走査線駆動回路VDRV2、共通電極COM、ダミー画素DPXL、画素PXL、共通電極バスラインCDBL、共通電極コンタクトCDC、シール領域SEAL、外部端子PADを備えている。
表示画素領域ARは、第１基板SUB1の中央に配置され、マトリクス状に表示画素PXLが配置されている。
ダミー画素領域DUMRは、表示画素領域ARの周囲４辺に配置され、表示画素PXLと同じ画素レイアウトを備えている。
データ線駆動回路HDRVは、第１基板の上辺に沿って、シール領域SEAL外に配置されている。このデータ線駆動回路HDRVは、１フレーム期間を２つの期間に分けて、前半の期間に１フレーム分のデータ信号を階調信号電圧としてデータ線Dataへ供給するとともに、後半の期間に三角波を出力する。
第１走査線駆動回路VDRV1は、第１基板の左辺に沿って、シール領域SEALとダミー画素領域DUMRの間に配置されている。
第２走査線駆動回路VRV2は、第１基板の右辺に沿って、シール領域SEALとダミー画素領域DUMRの間に配置されている。
共通電極コンタクトCDCは、左右の走査線駆動回路VDRV1，VDRV2のそれぞれとシール領域SEALとの間に配置されている。この共通電極コンタクトCDCは接続パッドであり、バンクやバンクの下地絶縁膜に設けられた開口部の下に配置されている。
共通電極COMは、表示画素領域AR、ダミー画素DUMR、第１走査線駆動回路HDRV1、第２走査線駆動回路HDRV2、及び共通電極コンタクトCDCを覆っている。また、共通電極COMはバンクやバンクの下地絶縁膜に設けられた開口部で共通電極コンタクトCDCに接続されている。
データ線Dataは、データ線駆動回路HDRVに電気的に接続され、上下に並ぶ各画素（DPXL、PXL）を通過するように配置されている。電流供給線CSLは、データ線Dataの間に上下に並ぶ各画素（DPXL、PXL）を通過するように配置されている。電流供給バスラインCSBLは、各電流供給線CSLを接続し、外部端子PADまで引き回す配線であり、データ線駆動回路VDRVの左右を通って外部端子に接続されている。発光制御線ILMは、第１走査線駆動回路VDRV1に電気的に接続され、左右に並ぶ各画素（DPXL、PXL）を通過するように接続されている。リセット線RESは、第２走査線駆動回路VDRV2に電気的に接続され、左右に並ぶ各画素（DPXL、PXL）を通過するように接続されている。なお、表示画素PXLを通過する、データ線Data、電流供給線CSL、発光制御線ILM及びリセット線RESは信号を供給できるようになっているが、ダミー画素DPXLを通過する配線には信号が供給されないように配線を切断されており、ダミー画素DPXLが発光しないようになっている。外部端子PADは、第１基板SUB1の上辺に並んでいる。シール領域SEALは、共通電極を囲むように配置されている。
図７に、ダミー画素DPXLと表示画素PXLのそれぞれに配置する画素回路の等価回路を示す。
前述の通り、各画素は、上下方向に伸びたデータ線Data及び電流供給線CSL、左右方向に伸びている発光制御線ILM及びリセット線RESを備えている。さらに、各画素は、容量CAPと、リセットスイッチTFT-R、発光制御スイッチTFT-I、駆動スイッチTFT-D及び有機EL素子ELDを備えている。駆動スイッチTFT-Dのソース及びドレインの一方は電流供給線に電気的に接続され、他方は有機EL素子ELDのアノード電極となる画素電極に電気的に接続されている。発光制御スイッチTFT-Iは、ゲートが発光制御線ILMに電気的に接続され、駆動スイッチTFT-Dと有機EL素子ELDとの間にソースとドレインが電気的に接続されている。容量CAPは、データ線Dataと駆動スイッチTFT-Dのゲートとの間に電気的に接続されている。リセットスイッチTFT-Rは、容量CAPと駆動スイッチTFT-Dの間にソースとドレインの一方が電気的に接続され、駆動スイッチTFT-Dと発光制御スイッチTFT-Iの間に他方が電気的に接続され、リセット線RESにゲートが電気的に接続されている。
この画素回路は、次のように発光制御がなされる。まず、１フレームを前半と後半に分け、前半にリセットスイッチTFT-Rと発光制御スイッチTFT-Iの双方を同時にオン状態にし、ダイオード接続された駆動スイッチTFT-D及び発光制御スイッチTFT-Iを介して電流供給線CSLから電流が流れる。この際に駆動スイッチTFT-Dのゲート電圧は有機EL素子OLEDの駆動電流に見合ったゲート電圧に引き下げられる。次に、発光制御線ILMによって発光制御スイッチTFT-Iがオフすると、駆動スイッチTFT-Dのドレイン端は電源電圧から閾値電圧Vthを引いた電圧値に向かって飽和し、その時点で駆動スイッチTFT-Dはオフする。リセット線RESによってリセットスイッチTFT-Rがオフすることによって、データ線Dataから供給された階調電圧と上記閾値電圧Vthの差が容量CAPに記憶され、画素への階調電圧の書込みが完了する。
次いで、階調電圧の書込みが次の行の画素に移行し、当該画素は後半の発光期間へ移行する。発光制御スイッチTFT-Iをオン、リセットスイッチTFT-Rをオフの状態にしたまま、データ線Dataに三角波を供給する。駆動スイッチTFT-Dのゲートに、三角波の電圧と容量CAPに記憶された電圧の和が印加され、駆動スイッチTFT-Dのゲート電圧が閾値電圧を越えた時点で駆動スイッチTFT-Dがターンオンして発光が開始し、閾値電圧よりも低くなった時点で駆動スイッチTFT-Dがターンオフして発光を中止する。つまり、三角波電圧を容量CAPを介して駆動スイッチTFT-Dのゲートに印加しているので、階調電圧によって容量CAPに保持された電圧の大きさと、三角波電圧の大きさの時間変化によって、駆動スイッチTFT-Dのゲート電圧が時間とともに変化し、駆動スイッチTFT-Dの閾値電圧Vthを越える期間が制御される。
＜画素の従来態様＞
次に、画素の従来の積層構造を説明する。
＜画素の従来態様＞
次に、画素の従来の積層構造を説明する。
図８に、左右隣接する２画素の上面図を示す。図９は図８のA-A'断面図である。
各画素PXLは、ガラス基板SUB上に薄膜トランジスタであるスイッチTFTを複数備えている。このスイッチTFT上に絶縁膜INSが配置されている。ここまでの層を回路層CIRと称する。この絶縁膜INSには開口が配置されている。絶縁膜INSの上には、この開口を介してスイッチTFTに接続された反射金属であるAlSi／MoWで構成された画素電極兼反射膜PIX1（REF）がある。この第１画素PIX1の上には、透明導電膜（例えば、ITO）で構成された第２画素電極PIX2がある。隣接する第１画素電極及び第２画素電極を絶縁分離するバンクBANKが形成されている。このバンクは、第１画素電極PIX1の外縁と第２画素電極PIX2の外縁を覆っており、第２画素電極PIX2の中央を露出させたバンク開口BANK-Oを備えている。このバンクBANKの上には、発光層を含む有機機能層OLEが配置されている。この有機機能層OLEの上には、透明導電膜（例えば、IZO）が共通電極COMとして配置されている。この有機機能層は、第２画素電極の表面から、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層されている。
画素PXLの上下の間には、図８に示すように、補助配線COM-SUPが形成されている。具体的には、第１画素電極REFの間に、反射金属が絶縁分離された状態で配置されている。補助配線COM-SUPは、左右の画素間で共通の電極で、左右方向に長い電極である。反射膜REFのちょうど間には補助配線COM-SUPと共通電極COMとのコンタクトを確保するコンタクトホールである共通電極コンタクトホールCOM-CHが配置されている。
（画素の態様１）
本発明を適用した画素構造の態様１を図１０乃至１６に示す。
（画素の態様１）
本発明を適用した画素構造の態様１を図１０乃至１６に示す。
従来の態様と異なるのは、回路層CIRの上に形成された画素電極及び反射電極の断面構造である。
図１０に、画素の断面構造を示す（図８のA-A'断面図に相当）。図１１乃至１６にその製造プロセスを示す。
ガラス基板SUBは、厚さ０．７mmの無アルカリガラスである。このガラス基板SUB上に、厚さ１５０nmの窒化シリコン層SiNと、厚み１００nmの二酸化シリコン層SiO2の積層膜をP-CVDによって形成した。
この積層膜の上には、ポリシリコン層FGをP-CVDで成膜し、ホトリソでパターンニングした。ポリシリコン層FGを、薄膜トランジスタ（以下、TFT）の形成個所及び容量CAP形成箇所に、島状に形成した。このポリシリコンの代わりに、アモルファスシリコンを採用しても構わないが、本態様ではＴＦＴ特性を向上させるために、アモルファスシリコンをエキシマレーザで再結晶化させた。
このポリシリコン層FGの上に、ゲート絶縁層GIを形成した。本実施例では、ゲート絶縁層GIとして、TEOS膜と言われるP-CVDで成膜された厚さ１１０nmの二酸化シリコンSiO2で構成した。
ゲート絶縁層GIの上の、ポリシリコン層FGのチャンネル領域と重なる位置に、金属ゲート電極層SGを形成した。金属ゲート電極層SGは、スパッタで厚さ１５０nmのMoWを成膜し、ホトリソによるパターン加工を施すことで形成した。
金属ゲート電極層SGの上とゲート絶縁層GIの上に、第１層間絶縁膜INS1を全面に形成した。第１層間絶縁膜INS1は、厚さ５００nmの二酸化シリコンSiO2をP-CVDによって成膜した。なお、この第１層間絶縁膜INS1の所定位置（ソース、ドレイン領域上）に、開口を設けておいた。
ソース・ドレイン金属層SDを、最下層のソース・ドレイン金属層SDL、中間層のソース・ドレイン金属層SDM、最上層のソース・ドレイン金属層SDHの３層積層構造にした。なお、第１層間絶縁膜INS1の前述の開口でポリシリコン層FGと接触するようなパターンにして第１コンタクトホールを形成した。積層構造は、基板側からMoW（75nm）/AlSi(500nm)/MoW（38nm）の積層構造となるように、スパッタで成膜し、ホトリソで配線のパターンに加工した。ここまで製造した基板の断面構造図は、図１１である。
第１層間絶縁膜INS1の上とソース・ドレイン金属層SDHの上に、第２層間絶縁膜INS2を全面に形成した。第２層間絶縁膜INS2は、プラズマCVDによって厚さ500nmの窒化シリコンSiN形成した。その上に、さらに、塗布、焼成して１μmの厚みにしたアクリル、ポリイミド又はエポキシで構成された有機絶縁膜を形成した。この第２層間絶縁膜INS2は、第１コンタクトホールとはずれた位置に、開口を設けた。この開口は画素電極によって第２コンタクトホールとなる。これにより、コンタクト不良の抑制やコンタクトホールの接地面積を小さくする効果を得ている。ここまでの層が回路層CIRである。ここまで製造した基板の断面構造図は、図１２である。
回路層CIRの最上層である第２層間絶縁膜INS2の上に画素電極を形成した。画素電極として、基板SUB側から順に、第１画素電極PIX1、第１反射電極REF1、第２反射電極REF2及び第２画素電極PIX2の４層をスパッタで積層し、ホトリソでパターニングした。
まず、第１画素電極PIXを、図１３のように形成した。つまり、ITOのスパッタ成膜、ホトリソによって所定の画素パターンに成膜加工し、熱で結晶化した。なお、この第１画素電極PIX1はクロムCrでも構わない。
次に、第１反射電極REF1と第２反射電極REF2を図１４のように形成した。つまり、連続的にスパッタでMoWとAlSiを順次成膜し、ホトリソによって所定の画素パターンに成膜加工した。この加工パターンは第１画素電極PIX1よりも大きく、そして、第１画素電極PIX1全てを覆うパターンである。
次に、第２画素電極PIX2を、図１５のように形成した。つまり、ITOのスパッタ成膜、ホトリソによって所定の画素パターンに成膜加工し、熱で結晶化した。
この第１画素電極PIX1と第２画素電極PIX2を、第１反射電極REF１と第２反射電極REF２の中間層に形成されたコンタクトホールPIX-CHで接触させた。
第１反射電極REF1と第２反射電極REF2は同一パターンとし、コンタクトホールPIX-CHを除いて第１画素電極PIX1の全体を覆うパターンとした。
第２画素電極PIX2を、第１反射電極REF1及び第２反射電極REF2の全体を覆うパターンとした。
画素電極となる積層構造の各層の幅が以下の式１の関係を満たし、さらに、最上層が中間層の露出面（上面）全体を覆い、さらに、中間層が最下層の露出面（上面）全体を覆う構造とした。
PIX1(ITO1)＜REF2(AlSi)≒REF1(MoW)（一括エッチング）＜PIX2(ITO2)・・・式１
但し、中間層の一部にコンタクトホールや切り欠き（式１の例外）を設けて、ITO1とITO2を直接接続する。
但し、中間層の一部にコンタクトホールや切り欠き（式１の例外）を設けて、ITO1とITO2を直接接続する。
この積層構造は、最上層が中間層全体を覆い、さらに、中間層が最下層全体を覆っているので、中間層のAlとITO1又はITO2とがレジスト剥離液に同時に直接接する可能性が低くなっている。
次に、図１６の通り、第１画素電極PIX1、第１反射電極REF1、第２反射電極REF2及び第２画素電極PIX2の４層全ての外縁全てをバンクBANKで覆った。バンクBANKは、P-CVDで形成されたSiNで構成し、隣接する第２画素電極PIX2の間の絶縁性を確保する構成とした。また、バンクBANKから第２画素電極PIX2を露出させる開口を形成した。なお、バンクBANKは、ポリイミドのような有機絶縁膜でも構わない。
第２画素電極PIX2及びバンクBANK上の有機物を除去するために、バンクBANKを形成した後、有機機能層OLEを形成する前に、第２画素電極PIX2及びバンクBANKの表面に対して酸素プラズマ処理を施した。このことにより、露出している第２画素電極PIX2の表面の酸素濃度は、バンクBANKの下に隠れた第２画素電極PIX2表面の酸素濃度よりも、高い値を示すようになった。この際、第２画素電極PIX2の仕事関数調整を行うために、UV照射を行った。この酸素プラズマ処理とUV照射とを行うことで、仕事関数を４．８eVから５．３eVまで変化した。
有機機能層OLEのうちホール注入層、ホール輸送層、及び発光層を、第２画素電極PIX2のバンクBANKで囲まれた開口領域とバンクBANK上面にストライプパターンで形成し、電子輸送層を全画素共通の全面パターン（所謂ベターパターン）で蒸着し、電子注入層であるCsCO３と電子輸送層の電子輸送材料の共蒸着膜をベターパターンで蒸着した。なお、ストライプパターンに代えてデルタパターンでも構わない。
これらの有機機能層OLEの上にIZO（酸化インジウム亜鉛）の共通電極COMをスパッタで成膜し、ホトリソにより全画素共通パターンにパターニングした。
（補助配線の態様１）
補助配線に本発明を適用した態様１を示す。
補助配線に本発明を適用した態様１を示す。
図１７に、本態様における図８のB-B'断面図に相当する断面図を示し、図１８に、本態様における図８のC-C'断面図に相当する断面図を示す。
回路層CIRの上に、基板SUBから順に、第１画素電極PIX1、第１反射電極REF1、第２反射電極REF2、第２画素電極PIX2の４層と同じ材料、同じ層構造、同時プロセスで第１補助配線COM-SUP1〜第４補助配線COM-SUP4の４層をそれぞれ積層形成した。
第１補助配線COM-SUP1はITO又はCrで構成し、図１７及び１８に示すとおり、最も細い形状とした。
第２補助配線COM-SUP2はMoW、第３補助配線COM-SUP3はAlSiで構成され、第２補助配線と第３補助配線COM-SUP3は、同じパターンとした。第３補助配線COM-SUP3の表面には酸化膜であるアルミナができているので、第２補助配線COM-SUP2及び第３補助配線COM-SUP3の一部を反射電極のホトリソ時に除去して開口を形成した。このコンタクトホールにより、第１補助配線COM-SUP1とこの後形成する第４補助配線COM-SUP4との電気的な導通を確保した。
第４補助配線COM-SUP4は第３補助配線COM-SUP3の上面と側面を覆うように形成されている。
この４層の補助配線はバンクBANKで外縁が覆われ、中央が一部だけが開口している。この開口の上から共通電極COMとなるIZOをスパッタ成膜、ホトリソ加工するので、第4補助配線COM-SUP4と共通電極COMとの電気的な導通が確保された構造となっている。
つまり、図８では、この第１補助配線COM-SUP1、第２補助配線COM-SUP2、第３補助配線COM-SUP3及び第４補助配線COM-SUP4は同一パターンとして描画したが、この態様では補助配線においても、積層構造の各層の幅が以下の式１の関係を満たし、さらに、最上層が中間層の露出面を覆い、さらに、中間層が最下層の露出面を覆う構造とした。
第１補助配線COM-SUP1（ITO1）＜第２補助配線COM-SUP2（MoW）≒第３補助配線COM-SUP3（AlSi）＜第４補助配線COM-SUP4（ITO2）・・・式３
但し、中間層の一部にコンタクトホールや切り欠き（式１の例外）を設けて、第１補助配線COM-SUP1と第４補助配線COM-SUP4を直接接続する。
（補助配線の態様２）
次に、補助配線に本発明を適用した態様２を示す。
但し、中間層の一部にコンタクトホールや切り欠き（式１の例外）を設けて、第１補助配線COM-SUP1と第４補助配線COM-SUP4を直接接続する。
（補助配線の態様２）
次に、補助配線に本発明を適用した態様２を示す。
図１９に、図８のB-B'断面図に相当する断面図を示し、図２０に、図８のC-C'断面図に相当する断面図を示す。
回路層CIRの上に、第１反射電極REF1と第２反射電極REF2と同層の反射性の金属で構成された第２補助配線COM-SUP2と第３補助配線COM-SUP3とを反射電極と同じプロセスで同時に形成した。第３補助配線COM-SUP3の上に、第２画素電極PIX2と同層のITOで構成された第４補助配線COM-SUP4を第２画素電極ITO2と同じプロセスで同時に形成した。この第４補助配線COM-SUP4の上に開口BANK-Oを備えたバンクBANKを配置した。
つまり、図８では、この第２、第３補助配線COM-SUP2、３と第４補助配線COM-SUP4は同一パターンとして描画したが、この態様では、図２０で示すように、下層の第２，第３補助配線COM-SUP2，３は上層の第４補助配線COM-SUP4よりも幅を狭くし、下層の第２，第３補助配線COM-SUP2，３の全体は上層の第４補助配線COM-SUP4によって覆われるようにした。
（補助配線の態様３）
次に、補助配線に本発明を適用した態様３を示す。
（補助配線の態様３）
次に、補助配線に本発明を適用した態様３を示す。
図２１に、図８のB-B'断面図に相当する断面図を示し、図２２に、図８のC-C'断面図に相当する断面図を示す。
図２２の構造は、回路層CIRの上に、第１反射電極REF1と第２反射電極REF2と同層の反射性の金属で構成された第２補助配線COM-SUP2と第３補助配線COM-SUP3とを反射電極と同じプロセスで同時に形成した。第３補助配線COM-SUP3の上に、第２画素電極PIX2と同層のITOで構成された第４補助配線COM-SUP4を第２画素電極ITO2と同じプロセスで同時に形成した。この第４補助配線COM-SUP4の上に開口BANK-Oを備えたバンクBANKを配置した。IZOで構成された共通電極COMをその上から配置し、開口BANK-Oで第４補助配線COM-SUP4と接続した。
図２２の構造は、図１７の第２補助電極COM-SUP2及び第３補助電極COM-SUP3よりも、第１補助電極COM-SUP1及び第４補助電極COM-SUP4の方が幅広く、第１補助電極COM-SUP1の全体を、第４補助電極COM-SUP4で覆っている点に特徴がある。そして、コンタクトホールSUP-CHを設ける代わりに、第２補助電極COM-SUP2及び第３補助電極COM-SUP3の横から、第１補助電極COM-SUP1と第４補助電極COM-SUP4を接続している。
図８では、この第１補助電極COM-SUP1〜第４補助配線COM-SUP4は同一パターンとして描画したが、この態様では、積層構造の各層の幅が以下の式２の関係を満たし、さらに、中間層（第３補助電極COM-SUP3／第２補助電極COM-SUP2）の外縁が最下層（第１補助電極COM-SUP1）の外縁と同じ又は内側にあり、最上層（第４補助電極COM-SUP4）で最下層の露出面を覆い、中間層の上に載っている最上層と中間層の端から露出している最下層とを接続することで、電気的な接続を確保した構造である。
第２補助電極COM-SUP2≒第３補助電極COM-SUP3≦第１補助電極COM-SUP1＜第４補助電極COM-SUP4 ・・・ 式４
このように、最下層のITOが中間層のアルミニウムから露出しているので、レジスト剥離液に最下層のITOと中間層のアルミニウムは接するが、最上層のITOと中間層のアルミニウムはレジスト剥離液に接しないので、最上層のITOに起因した電池反応は抑制できる。
このように、最下層のITOが中間層のアルミニウムから露出しているので、レジスト剥離液に最下層のITOと中間層のアルミニウムは接するが、最上層のITOと中間層のアルミニウムはレジスト剥離液に接しないので、最上層のITOに起因した電池反応は抑制できる。
なお、これらの最下層のITOの代わり、Crを適用することができる。
＜画素構造の態様２＞
次に、補助配線に本発明を適用した断面構造図を示す。
＜画素構造の態様２＞
次に、補助配線に本発明を適用した断面構造図を示す。
図２３に、本態様における図８のA-A'断面図に相当する断面構造図を示す。
図１０と図２３との相違点は、第１画素電極PIX1を、第１反射電極REF1及び第２反射電極REF2よりも大きく形成している点である。そのことにより、第１反射電極REF1及び第２反射電極REF2にコンタクトホールPIX-CHを形成せずに、第１反射電極REF1及び第２反射電極REF2が形成されていない領域で、第１画素電極PIX1と第２画素電極PIX2との接触が可能となる。この接触が保持されることにより、第２画素電極PIX2への確実な電流供給を実現できる。
第１反射電極REF1及び第２反射電極REF2にコンタクトホールPIX-CHを形成せずに、第１反射電極REF1及び第２反射電極REF2が形成されていない外側領域で、第１画素電極PIX1と第２画素電極PIX2との接触が可能となる。この接触が保持されることにより、第２画素電極PIX2への確実な電流供給を実現できる。
つまり、画素構造の態様２は、積層構造の各層の幅が以下の式２の関係を満たし、さらに、中間層（REF2（AlSi）／REF1（MoW））の外縁が最下層の第１画素電極PIX1（ITO1）の外縁と同じ又は内側にあり、第２画素電極PIX2（ITO2）で第１画素電極PIX1の露出面を覆い、中間層の上に載っている第２画素電極PIX2と、中間層の端から露出している第１画素電極PIX1との接続を確保した構造である。
REF1(Mo)≒REF2(AlSi)≦PIX1(ITO1)＜PIX2(ITO2) ・・・ 式２
このように、最下層のITO1が中間層から露出しているので、レジスト剥離液に最下層のITO1と中間層のAlが接するが、最上層のITO2と中間層は、レジスト剥離液に接しないので、最上層のITO2に起因した電池反応は抑制できる。
このように、最下層のITO1が中間層から露出しているので、レジスト剥離液に最下層のITO1と中間層のAlが接するが、最上層のITO2と中間層は、レジスト剥離液に接しないので、最上層のITO2に起因した電池反応は抑制できる。
なお、これらの下層のITO1に代え、Crを適用することができる。
さらに、これらの補助配線の態様１乃至３と画素構造の態様１又は２は任意に組み合わせることができる。
PIX1・・・第１画素電極、PIX2・・・第２画素電極、REF1・・・第１反射電極、REF2・・・第２反射電極、COM-SUP1・・・第１補助配線、COM-SUP2・・・第２補助配線、COM-SUP3・・・第３補助配線、COM-SUP4・・・第４補助配線。
Claims (6)
- 基板上に、複数のアクティブ素子と、複数のアクティブ素子を覆う第１絶縁膜と、前記第１絶縁膜上画素毎に分離した状態で配置された導電膜と、前記アクティブ素子と前記導電膜とを導通させるため前記第１絶縁膜に設けられたスルーホールと、前記導電膜の上層に配置された発光層と、前記発光層の上層に配置された共通電極と、を備え、
前記導電膜は、第１導電膜と第２導電膜と第３導電膜との積層膜を備え、
前記第１導電膜は、クロムを含む材料で構成され、
前記第１導電膜は、前記第２導電膜よりも前記基板近くに配置され、
前記第２導電膜は、アルミニウムを含む材料で構成され、
前記第２導電膜は、前記第１導電膜の一部を覆っており、
前記第３導電膜は、ITOを含み、
前記第３導電膜は、前記第１導電膜及び前記第２導電膜よりも前記共通電極に近い層であり、
前記第１導電膜と前記第３導電膜は接触しており、
前記接触は、前記スルーホールが形成された部分を含む領域でなされ、
前記第２導電膜の上面は前記第３導電膜で覆われていることを特徴とする表示装置。 - 基板上に、複数のアクティブ素子と、複数のアクティブ素子を覆う第１絶縁膜と、前記第１絶縁膜上画素毎に分離した状態で配置された導電膜と、前記導電膜の上層に配置された発光層と、前記発光層の上層に配置された共通電極と、を備え、
前記導電膜は、第１導電膜と第２導電膜と第３導電膜との積層膜を備え、
前記第１導電膜は、ITO又はクロムを含む材料で構成され、
前記第１導電膜は、前記第２導電膜よりも前記基板近くに配置され、
前記第２導電膜は、アルミニウムを含む材料で構成され、
前記第２導電膜は、前記第１導電膜の外縁を覆っており、
前記第３導電膜は、ITOを含み、
前記第３導電膜は、前記第１導電膜及び前記第２導電膜よりも前記共通電極に近い層であり、
前記第１導電膜と前記第３導電膜は接触しており、
前記接触は、前記第２導電膜の中の第１コンタクトホールでなされ、
前記第２導電膜の上面は前記第３導電膜で覆われていることを特徴とする表示装置。 - 請求項１又は２において、
前記第１導電膜の上面は、第３導電膜で覆われていることを特徴とする表示装置。 - 請求項２において、
前記第３導電膜と共通電極との間に、前記第１導電膜の外縁を覆う第２絶縁膜を備え、
前記第１コンタクトホールは、前記第２絶縁膜で覆われていることを特徴とする表示装置。 - 請求項１において、
前記第３導電膜と共通電極との間に、前記第１導電膜の外縁を覆う第２絶縁膜を備え、
前記第３導電膜は、前記スルーホールを介して前記アクティブ素子から電流が供給され、
前記スルーホールは、前記第２絶縁膜で覆われていることを特徴とする表示装置。 - 請求項４において、
前記第１絶縁膜中にスルーホールを備え、
前記第３導電膜は、前記スルーホールを介して前記アクティブ素子から電流が供給され、
前記スルーホールは、前記第２絶縁膜で覆われていることを特徴とする表示装置。
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