JP4997398B2 - 差動信号送信回路および差動信号送受信回路 - Google Patents

差動信号送信回路および差動信号送受信回路 Download PDF

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Description

本発明は、２本の伝送線を介して差動信号受信回路に差動信号を送信する差動信号送信回路および２本の伝送線を介して差動信号を送受信する差動信号送受信回路に関するものである。
近年の電子機器では、高い解像度の画像を短時間で伝送する必要があるので、高速伝送に有利な差動信号が用いられる。差動信号を用いた信号伝送用インタフェースの１つであるＬＶＤＳインタフェースは、例えば、コンピュータのグラフィックアクセラレータから液晶表示装置への信号伝送に用いられる。また、同じく差動信号を用いた信号伝送用インタフェースであるＲＳＤＳやｍｉｎｉＤＶＳは、例えば、液晶表示装置内のタイミングコントローラとドライバＩＣの間での信号伝送に用いられる。
図４は、差動信号を用いたドライバ１Ａとレシーバ２の回路図である。
ドライバ１Ａは、各差動信号につき、出力バッファＡ、Ｂを備える。レシーバ２は、各差動信号につき、コンパレータＣＭＰと入力抵抗Ｒを備える。
図５は、ドライバ１Ａがもつ定電流源１２１（図４では不図示）と、１つの差動信号についての出力バッファＡ、Ｂの内部と、この差動信号についてのコンパレータＣＭＰおよび入力抵抗Ｒを示す回路図である。
ドライバ１Ａでは、高い電圧と低い電圧が交互に設定されるタイミング信号Ｖｉｎ１が、直列に接続された相補型のトランジスタＱ３、Ｑ４に入力される。また、タイミング信号Ｖｉｎ１の反転信号Ｖｉｎ２が、同様に直列に接続された相補型のトランジスタＱ１、Ｑ２に入力される。
タイミング信号Ｖｉｎ１に高い電圧が設定されたオン期間では、トランジスタＱ２、Ｑ３がオンする。これにより、実線で示すように、定電流源１２１からの電流ｉが、トランジスタＱ２、伝送線Ｌ＋、入力抵抗Ｒ、伝送線Ｌ−、トランジスタＱ３の順で流れる。これにより、コンパレータＣＭＰではマイナス入力端子の電位よりもプラス入力端子の電位が高くなり、その結果、コンパレータＣＭＰが高い電圧を出力する。
一方、タイミング信号Ｖｉｎ１に低い電圧が設定されたオフ期間では、トランジスタＱ１、Ｑ４がオンする。これにより、破線で示すように、定電流源１２１からの電流ｉが、トランジスタＱ４、伝送線Ｌ−、入力抵抗Ｒ、伝送線Ｌ＋、トランジスタＱ１の順で流れる。これにより、コンパレータＣＭＰではマイナス入力端子の電位よりもプラス入力端子の電位が低くなり、その結果、コンパレータＣＭＰが低い電圧を出力する。
こうして、コンパレータＣＭＰの出力がタイミング信号Ｖｉｎ１、Vｉｎ２に応じたものとなる、つまり、差動信号の送受信がなされる。
特開２００４−１２０７３５号公報
ところで、トランジスタＱ１〜Ｑ４にはオン抵抗が存在するので、そのトランジスタを流れる電流ｉにより電力が消費される。また、入力抵抗Ｒを流れる電流ｉによっても電力が消費される。これにより、図４に示したような差動信号送受信回路では、消費電力が多くなる場合がある。
一方、差動信号送受信回路を備える携帯用コンピュータなどは、電池やバッテリー駆動のものが多く、よって、差動信号送受信回路と差動信号送信回路の省電力化が望まれる。
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、消費電力の低い差動信号送信回路および差動信号送受信回路を提供することにある。
上記の課題を解決するために、請求項１の差動信号送信回路は、２本の伝送線を介して差動信号を送受信するときの受信側で一方の伝送線から流れてきた電流が差動信号受信回路により他方の伝送線へ帰還するときの送信側で用いられる差動信号送信回路であって、一定の電流を供給する定電流源を有するクロックの信号用の第１の電源回路と、定電流源を有し且つ当該定電流源から供給される電流を制御可能なクロック以外の信号用の第２の電源回路と、前記第１の電源回路の定電流源から出力される電流をクロックの信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、前記第２の電源回路の定電流源から出力される電流をクロック以外の信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、前記第２の電源回路に接続され、前記差動信号により送受信されるデータの送受信が休止される休止期間を検出し、前記第２の電源回路の定電流源から供給される電流を少なくする制御信号を発生する制御信号発生回路とを備え、前記クロックの信号は前記第１の電源回路の定電流源から出力される電流により動作する前記出力回路により常時伝送され、前記制御信号発生回路にて休止期間が検出された際には前記第２の電源回路の定電流源を前記制御信号により制御して当該定電流源から供給される電流を少なくするように構成されたことを特徴とする。
請求項１の差動信号送信回路によれば、差動信号により送受信されるデータの送受信が休止される休止期間を検出し、休止期間では、第２の電源回路の定電流源から出力される電流を少なくするので、差動信号送信回路の消費電力を少なくすることができる。
請求項２の差動信号送信回路は、請求項１記載の差動信号送信回路において、前記定電流源は、前記第２の電源回路の定電流源から出力される電流により動作する前記出力回路へ出力する電流の大きさと同じ大きさのミラー電流を出力するカレントミラー回路であり、前記制御信号発生回路は、前記休止期間では、前記制御信号により当該ミラー電流を少なくするように前記第２の電源回路の定電流源を制御することを特徴とする。
請求項２の差動信号送信回路によれば、第２の電源回路の定電流源のミラー電流を少なくするので、定電流源から出力される電流が少なくなり、これにより、差動信号送信回路の消費電力を少なくすることができる。
請求項３の差動信号送受信回路は、２本の伝送線を介して差動信号を送受信するときの受信側で一方の伝送線から流れてきた電流を他方の伝送線へ帰還させる差動信号受信回路と、送信側で用いられる差動信号送信回路とを備えた差動信号送受信回路であって、前記差動信号送信回路は、一定の電流を供給する定電流源を有するクロックの信号用の第１の電源回路と、定電流源を有し且つ当該定電流源から供給される電流を制御可能なクロック以外の信号用の第２の電源回路と、前記第１の電源回路の定電流源から出力される電流をクロックの信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、前記第２の電源回路の定電流源から出力される電流をクロック以外の信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、前記第２の電源回路に接続され、前記差動信号により送受信されるデータの送受信が休止される休止期間を検出し、前記第２の電源回路の定電流源から供給される電流を少なくする制御信号を発生する制御信号発生回路とを備え、前記クロックの信号は前記第１の電源回路の定電流源から出力される電流により動作する前記出力回路により常時伝送され、前記制御信号発生回路にて休止期間が検出された際には前記第２の電源回路の定電流源を前記制御信号により制御して当該定電流源から供給される電流を少なくするように構成されたことを特徴とする。
請求項３の差動信号送受信回路によれば、差動信号により送受信されるデータの送受信が休止される休止期間を検出し、休止期間では、第２の電源回路の定電流源から出力される電流を少なくするので、差動信号送受信回路の消費電力を少なくすることができる。
請求項４の差動信号送受信回路は、請求項３記載の差動信号送受信回路において、前記定電流源は、前記第２の電源回路の定電流源から出力される電流により動作する前記出力回路へ出力する電流の大きさと同じ大きさのミラー電流を出力するカレントミラー回路であり、前記制御信号発生回路は、前記休止期間では、前記制御信号により当該ミラー電流を少なくするように前記第２の電源回路の定電流源を制御することを特徴とする。
請求項４の差動信号送受信回路によれば、第２の電源回路の定電流源のミラー電流を少なくするので、定電流源から出力される電流が少なくなり、これにより、差動信号送受信回路の消費電力を少なくすることができる。
本発明によれば、クロックの信号用の第１の電源回路とクロック以外の信号用の第２の電源回路とを設けるとともに、差動信号により送受信されるデータの送受信が休止される休止期間を検出し、休止期間では、第２の電源回路の定電流源から出力される電流を少なくするので、クロックがとぎれるのを防止しつつ、消費電力を少なくすることができる。
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本実施の形態に係る差動信号送信回路および差動信号送受信回路を含む回路図であり、詳しくは、液晶表示装置に含まれる回路の回路図である。
ドライバ１は、入力信号ＩＮに含まれる垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃ、及び制御信号ＯＥやその他の信号を差動信号として送信するときのタイミングを制御するタイミング制御回路１１と、電源回路１２Ａ、１２Ｂと、入力信号ＩＮから制御信号ＯＥを分離して電源回路１２Ａに与える制御信号分離回路１３と、各差動信号についての出力バッファＡ、Ｂを備える。クロック以外の各差動信号についての出力バッファＡ、Ｂに対しては、電源回路１２Ａから電流が供給され、クロックとしての差動信号についての出力バッファＡ、Ｂに対しては、電源回路１２Ｂから電流が供給される。
レシーバ２は、各差動信号につき、コンパレータＣＭＰと入力抵抗Ｒを備える。
図２は、電源回路１２Ａの内部と、クロック以外の１つの差動信号についての出力バッファＡ、Ｂの内部と、この差動信号についてのコンパレータＣＭＰおよび入力抵抗Ｒを示す回路図である。
出力バッファＡを構成する相補型MOSトランジスタのＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ２のソース・ドレイン同士が直列に接続され、出力バッファＢを構成する相補型MOSトランジスタのＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４のソース・ドレイン同士が接続され、トランジスタＱ１、Ｑ３のソースが接地される。従って、これら相補型MOSトランジスタの直列回路が定電流源１２１と接地間に並列的に接続される。換言すれば、出力バッファAとBとは、定電流源１２１と接地間に並列的に接続されていることになる。
電源回路１２Ａでは、定電流源１２１が、電圧源（図示せず）の電極（図ではＶＤＤ）に接続され、当該電圧源により生成した電流ｉを出力する回路接点は、トランジスタＱ２、Ｑ４のドレインに接続される。
定電流源１２１はカレントミラー回路であり、電流ｉの大きさと同じ大きさのミラー電流ｉｍを出力する回路接点とグラウンド間に、抵抗Ｒ１、Ｒ２の直列回路が挿入される。
抵抗Ｒ１、Ｒ２の接続点に、エミッタ接地されたトランジスタＱ１１のコレクタが接続され、トランジスタＱ１１のベースには抵抗Ｒ３を介して、制御信号ＯＥが入力される。
コンパレータＣＭＰのプラス入力端子とマイナス入力端子の間に入力抵抗Ｒが接続され、このプラス入力端子と入力抵抗Ｒを接続する回路接点１０１＋と、トランジスタＱ１、Ｑ２のソース・ドレイン同士を接続する回路接点１０２＋との間には、伝送線Ｌ＋が設けられる。
また、コンパレータＣＭＰのマイナス入力端子と入力抵抗Ｒを接続する回路接点１０１−と、トランジスタＱ３、Ｑ４のソース・ドレイン同士を接続する回路接点１０２−との間には、伝送線Ｌ−が設けられる。
なお、図２では、電源回路１２Ａ、トランジスタＱ１〜Ｑ４をまとめて差動信号送信回路という。また、コンパレータＣＭＰおよび入力抵抗Ｒをまとめて差動信号受信回路という。つまり、これらで差動信号送受信回路が構成される。また、トランジスタＱ１〜Ｑ４をまとめて出力回路という。また、抵抗Ｒ１〜Ｒ３、トランジスタＱ１１をまとめて制御回路ともいう。
電源回路１２Ｂは、電源回路１２ＡからトランジスタＱ１１と抵抗Ｒ３、あるいはこれに加えて抵抗Ｒ１，Ｒ２のいずれかを外し、制御信号ＯＥを入力しない構成としたものであり、図示は省略した。
（動作）
次に、本実施の形態の動作を説明する。
図１において、制御信号分離回路１３は、入力信号ＩＮから制御信号ＯＥを分離して電源回路１２Aに与える。タイミング制御回路１１は、入力信号ＩＮに含まれる垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃ並びにクロックやデータ等の信号を差動信号としてレシーバ２に送信するときのタイミングを制御する。その際には、各差動信号につき、その差動信号についての出力バッファＢに対し、高い電圧と低い電圧が交互に設定されるタイミング信号Ｖｉｎ１を与える。一方、その差動信号についての出力バッファＡに対し、タイミング信号Ｖｉｎ１の反転信号Ｖｉｎ２を与える。
図２において、タイミング信号Ｖｉｎ１は、トランジスタＱ３、Ｑ４のゲートに与えられ、反転信号Ｖｉｎ２は、トランジスタＱ１、Ｑ２のゲートに与えられる。なお、タイミング信号Ｖｉｎ１、反転信号Ｖｉｎ２は、図示しないＰＬＬ（Phase Lock Loop）回路により生成されるクロックに同期している。
タイミング信号Ｖｉｎ１に高い電圧が設定されたオン期間では、タイミング信号Ｖｉｎ１とＶｉｎ２によりトランジスタＱ２、Ｑ３がオンする。これにより、実線で示すように、定電流源１２１からの電流ｉが、トランジスタＱ２、伝送線Ｌ＋、入力抵抗Ｒ、伝送線Ｌ−、トランジスタＱ３の順で流れる。これにより、コンパレータＣＭＰではマイナス入力端子の電位よりもプラス入力端子の電位が高くなり、その結果、コンパレータＣＭＰが高い電圧を出力する。
一方、タイミング信号Ｖｉｎ１に低い電圧が設定されたオフ期間では、タイミング信号Ｖｉｎ１とＶｉｎ２によりトランジスタＱ１、Ｑ４がオンする。これにより、破線で示すように、定電流源１２１からの電流ｉが、トランジスタＱ４、伝送線Ｌ−、入力抵抗Ｒ、伝送線Ｌ＋、トランジスタＱ１の順で流れる。これにより、コンパレータＣＭＰではマイナス入力端子の電位よりもプラス入力端子の電位が低くなり、その結果、コンパレータＣＭＰが低い電圧を出力する。
こうして、コンパレータＣＭＰの出力がタイミング信号Ｖｉｎ１に応じたものとなる、つまり、差動信号の送受信がなされる。
図３は、いくつかの差動信号についてのタイミングチャートである。
このタイミングで動作する液晶表示装置は、ＸＧＡ（eXtended Graphics Array）の解像度をもつ液晶パネルにおいて順次走査と飛び越し走査を切り替え可能とした装置であり、例えば、静止画を続けて表示させる際には飛び越し走査を行わせ、動画の場合には順次走査を行わせることによって、定電流源１２１から供給される電流ｉをトータル的に少なくしているもので、この走査のタイミングで差動信号が送受信される。
この飛び越し走査では、偶数ラインのデータを送受信する期間（偶数ラインのフィールドという）と奇数ラインのデータを送受信する期間（奇数ラインのフィールドという）が交互に訪れる。なお、データの送受信は、ドライバ１とレシーバ２の間における差動信号によりなされる。
偶数ラインのフィールドでは、１つの偶数ラインのデータを送受信する期間と次の偶数ラインのデータを送受信する期間との間に、データの送受信を休止する休止期間が設けられる。
例えば、ライン７６６のデータを送受信する期間では、制御信号ＯＥ（実線）が高レベルとなり、続く、休止期間では、制御信号ＯＥ（実線）が低レベルとなり、続く、ライン７６８のデータを送受信する期間では、制御信号ＯＥ（実線）が高レベルとなる。
また、偶数ラインのフィールドと奇数ラインのフィールドの間の期間、つまり、最後の偶数ライン（ライン７６８）のデータを送受信する期間と最初の奇数ライン（ライン１）のデータを送受信する期間との間にも休止期間が設けられ、この休止期間では制御信号ＯＥ（実線）が低レベルになる。また、この休止期間には、垂直同期信号Ｖｓｙｎｃが低レベルになる期間が含まれる。
続く、奇数ラインのフィールドでは、１つの奇数ラインのデータを送受信する期間と次の奇数ラインのデータを送受信する期間との間に休止期間が設けられる。
例えば、ライン１のデータを送受信する期間では制御信号ＯＥ（実線）が高レベルとなる。続く、休止期間では、制御信号ＯＥ（実線）が低レベルとなり、続く、ライン３のデータを送受信する期間では、制御信号ＯＥ（実線）が高レベルとなる。
この奇数ラインのフィールドの最後では、例えば、ライン７６５のデータを送受信する期間において制御信号ＯＥ（破線）が高レベルとなり、続く、休止期間において制御信号ＯＥが低レベルとなり、続く、ライン７６７のデータを送受信する期間において制御信号ＯＥ（破線）が高レベルとなる。
また、奇数ラインのフィールドと偶数ラインのフィールドの間の期間、つまり、最後の奇数ライン（ライン７６７）のデータを送受信する期間と最初の偶数ライン（ライン２）のデータを送受信する期間との間にも休止期間が設けられ、この休止期間では制御信号ＯＥが低レベルになる。また、この休止期間には、垂直同期信号Ｖｓｙｎｃが低レベルになる期間が含まれる。
続く、偶数ラインのフィールドの最初では、例えば、ライン２のデータを送受信する期間において制御信号ＯＥ（破線）が高レベルとなり、続く、休止期間において制御信号ＯＥが低レベルとなり、続く、ライン４のデータを送受信する期間において制御信号ＯＥ（破線）が高レベルとなる。
さて、休止期間を除く期間では、制御信号ＯＥが高レベルとなるので、図２のトランジスタＱ１１がオンし、ミラー電流ｉｍおよび電流ｉが抵抗Ｒ１の抵抗値に応じたものになる。
一方、休止期間では、制御信号ＯＥが低レベルとなるので、トランジスタＱ１１がオフし、ミラー電流ｉｍおよび電流ｉが、抵抗Ｒ１、Ｒ２の直列回路の抵抗値に応じたものになる。つまり、ミラー電流ｉｍおよび電流ｉが少なくなる。これにより、クロック以外の差動信号についての回路の消費電力が低減される。
つまり、トランジスタＱ１〜Ｑ４にはオン抵抗が存在し、そこを流れる電流ｉにより電力が消費されるのだが、電流ｉが少なくなるので、消費電力も少なくなる。また、入力抵抗Ｒを流れる電流ｉにより電力が消費されるのだが、電流ｉが少なくなるので、消費電力も少なくなる。よって、飛び越し走査の際の消費電力を少なくすることができる。
上述の実施形態においては、飛び越し走査の際の消費電力の抑制について説明してきたが、本発明においては液晶表示装置として通常用いられている順次走査のみの場合でも効果的に消費電力の抑制を図ることが可能である。
即ち、入力信号ＩＮには垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃが含まれており、これらの信号のブランキング期間（休止期間）ではデータ伝送が行われないために制御信号ＯＥが発生するので、この制御信号ＯＥによって制御回路を制御し、定電流源１２１のミラー電流ｉｍが少なくなるように制御することで、電流ｉを少なくし消費電力を抑制することができる。このブランキング期間は同期信号のブランキング期間のみに限らず、データ伝送が行われない期間もブランキング期間として設定することにより、全てのブランキング期間で同様な動作を行わせることで、消費電力の低減を図ることが可能となる。
なお、電流ｉを少なくしすぎる、または電流ｉの出力を停止させると、差動信号がとぎれる可能性があるので、差動信号がとぎれない範囲で電流ｉを少なくするのがよい。
一方、クロックとしての差動信号についてのトランジスタＱ１〜Ｑ４に対しては、電源回路１２Ｂから電流を供給するので、この電流は制御信号ＯＥの影響を受けることなく、伝送及び休止期間に関わらずに常に同じ電流を供給しているために、休止期間においても少なくならない。よって、このクロックがとぎれるのを確実に防止することができる。
さて、この実施の形態では、制御信号ＯＥによって制御回路を制御し電源回路１２Aから供給される電流ｉを少なくした。このように電流ｉを少なくすることは、ＰＬＬ回路を停止させ、トランジスタＱ１〜Ｑ４を常にオフとすることによっても可能である。しかし、こうすると、停止させたＰＬＬ回路を再起動する必要があり、再起動直後はクロックが不安定になることがあるので、この実施の形態で行ったように、ＰＬＬ回路は停止させずに、定電流源１２１の電流ｉを少なくするのが好ましい。
なお、本発明は、上記実施の形態に限定されるものではない。例えば、上記実施の形態においては１ライン毎の飛び越し走査の場合について説明しているが、これを２ライン、３ライン等のように複数ラインの飛び越し走査にも適用することが可能である。
さらに、出力バッファＡ，Ｂとして同じ極性配列の相補型ＭＯＳトランジスタＱ１，Ｑ２及びＱ３，Ｑ４の組合せを使用し、各出力バッファＡ，Ｂを構成するトランジスタＱ１，Ｑ２及びＱ３，Ｑ４のゲートにタイミング信号Ｖｉｎ２及びＶｉｎ１を供給するように構成したが、動作期間と休止期間とのインターバルが同じような場合には、この直列接続の相補型ＭＯＳトランジスタＱ１，Ｑ２とＱ３，Ｑ４の直列回路を夫々逆極性接続となるように並列に接続し、各タイミング信号Ｖｉｎ１，Ｖｉｎ２を夫々の直列回路を構成している同種トランジスタ、例えばトランジスタＱ１，Ｑ４をＮＭＯＳトランジスタで、トランジスタＱ２，Ｑ３をＰＭＯＳトランジスタで構成した場合に、各トランジスタＱ１〜Ｑ４の夫々のゲートに単一のタイミング信号Ｖｉｎ１を供給し、クロス位置に対応しているトランジスタＱ１，Ｑ４及びＱ２，Ｑ３を交互にスイッチング動作をさせることも可能で、この構成の場合には、タイミング信号Ｖｉｎ２を省略することも可能である。反対にタイミング信号Ｖｉｎ２を活用してタイミング信号Ｖｉｎ１の方を省略させるように構成してよい。
本実施の形態に係る差動信号送受信回路を含む回路図である。 図１の回路の一部を詳細に示す回路図である。 差動信号についてのタイミングチャートである。 従来の差動信号送受信回路を含む回路図である。 図４の回路の一部を詳細に示す回路図である。
符号の説明
１ ドライバ
２ レシーバ
１１ タイミング制御回路
１２Ａ、１２Ｂ 電源回路
１３ 制御信号分離回路
１２１ 定電流源
Ａ、Ｂ 出力バッファ
ＣＭＰ コンパレータ
Ｈｓｙｎｃ 水平同期信号
ＩＮ 入力信号
Ｌ＋、Ｌ− 伝送線
ＯＥ 制御信号
Ｑ１〜Ｑ４、Ｑ１１ トランジスタ
Ｒ 入力抵抗
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｖｉｎ１ タイミング信号
Ｖｉｎ２ 反転信号
Ｖｓｙｎｃ 垂直同期信号
ｉ 電流
ｉｍ ミラー電流

Claims (4)

  1. ２本の伝送線を介して差動信号を送受信するときの受信側で一方の伝送線から流れてきた電流が差動信号受信回路により他方の伝送線へ帰還するときの送信側で用いられる差動信号送信回路であって、
    一定の電流を供給する定電流源を有するクロックの信号用の第１の電源回路と、
    定電流源を有し且つ当該定電流源から供給される電流を制御可能なクロック以外の信号用の第２の電源回路と、
    前記第１の電源回路の定電流源から出力される電流をクロックの信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、
    前記第２の電源回路の定電流源から出力される電流をクロック以外の信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、
    前記第２の電源回路に接続され、前記差動信号により送受信されるデータの送受信が休止される休止期間を検出し、前記第２の電源回路の定電流源から供給される電流を少なくする制御信号を発生する制御信号発生回路と
    を備え、
    前記クロックの信号は前記第１の電源回路の定電流源から出力される電流により動作する前記出力回路により常時伝送され、
    前記制御信号発生回路にて休止期間が検出された際には前記第２の電源回路の定電流源を前記制御信号により制御して当該定電流源から供給される電流を少なくするように構成されたことを特徴とする差動信号送信回路。
  2. 前記定電流源は、前記第２の電源回路の定電流源から出力される電流により動作する前記出力回路へ出力する電流の大きさと同じ大きさのミラー電流を出力するカレントミラー回路であり、
    前記制御信号発生回路は、前記休止期間では、前記制御信号により当該ミラー電流を少なくするように前記第２の電源回路の定電流源を制御することを特徴とする請求項１記載の差動信号送信回路。
  3. ２本の伝送線を介して差動信号を送受信するときの受信側で一方の伝送線から流れてきた電流を他方の伝送線へ帰還させる差動信号受信回路と、送信側で用いられる差動信号送信回路とを備えた差動信号送受信回路であって、
    前記差動信号送信回路は、
    一定の電流を供給する定電流源を有するクロックの信号用の第１の電源回路と、
    定電流源を有し且つ当該定電流源から供給される電流を制御可能なクロック以外の信号用の第２の電源回路と、
    前記第１の電源回路の定電流源から出力される電流をクロックの信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、
    前記第２の電源回路の定電流源から出力される電流をクロック以外の信号用の２本の伝送線に出力する回路であって、この回路へ入力される信号の信号レベルが第１の信号レベルであるときは電流を一方の伝送線へ出力し、当該信号の信号レベルが第２の信号レベルであるときは電流を他方の伝送線へ出力する出力回路と、
    前記第２の電源回路に接続され、前記差動信号により送受信されるデータの送受信が休止される休止期間を検出し、前記第２の電源回路の定電流源から供給される電流を少なくする制御信号を発生する制御信号発生回路と
    を備え、
    前記クロックの信号は前記第１の電源回路の定電流源から出力される電流により動作する前記出力回路により常時伝送され、
    前記制御信号発生回路にて休止期間が検出された際には前記第２の電源回路の定電流源を前記制御信号により制御して当該定電流源から供給される電流を少なくするように構成されたことを特徴とする差動信号送受信回路。
  4. 前記定電流源は、前記第２の電源回路の定電流源から出力される電流により動作する前記出力回路へ出力する電流の大きさと同じ大きさのミラー電流を出力するカレントミラー回路であり、
    前記制御信号発生回路は、前記休止期間では、前記制御信号により当該ミラー電流を少なくするように前記第２の電源回路の定電流源を制御することを特徴とする請求項３記載の差動信号送受信回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3699764B2 (ja) * 1996-01-31 2005-09-28 株式会社東芝 ドライバ回路装置及びインターフェース
US5889431A (en) * 1997-06-26 1999-03-30 The Aerospace Corporation Current mode transistor circuit method
DE19919140B4 (de) * 1998-04-29 2011-03-31 National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung
JP4573413B2 (ja) * 2000-09-07 2010-11-04 ルネサスエレクトロニクス株式会社 差動出力回路
JP2003316338A (ja) * 2002-02-21 2003-11-07 Samsung Electronics Co Ltd デジタルデータ送受信回路を備える平板ディスプレイ装置（ｆｌａｔｐａｎｅｌｄｉｓｐｌａｙｈａｖｉｎｇｔｒａｎｓｍｉｔｔｉｎｇａｎｄｒｅｃｅｉｖｉｎｇｃｉｒｃｕｉｔｆｏｒｄｉｇｉｔａｌｉｎｔｅｒｆａｃｅ）
JP3667700B2 (ja) * 2002-03-06 2005-07-06 エルピーダメモリ株式会社 入力バッファ回路及び半導体記憶装置
JP4205969B2 (ja) * 2003-02-18 2009-01-07 パナソニック株式会社 電流ドライバ回路
JP4327493B2 (ja) * 2003-04-18 2009-09-09 Ｎｅｃエレクトロニクス株式会社 液晶表示装置における信号伝送回路
JP2005217840A (ja) * 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd 出力ドライバ回路

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