JP4982663B2 - 表示パネル用ドライバ手段および画像表示装置 - Google Patents

表示パネル用ドライバ手段および画像表示装置 Download PDF

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Description

本発明は、例えば、有機ＥＬ（Electronic Luminescent）素子を用いた表示パネル用ドライバ手段および画像表示装置に関するものであり、特に、輝度ムラの発生を防ぎ、省スペース化を図ることができる表示パネル用ドライバ手段および画像表示装置に関するものである。
モバイルコンピューティングが盛んになるにつれて、平面型の表示装置に対する需要が増してきている。平面型の表示装置としては、従来、液晶表示装置が一般に用いられている。しかしながら、液晶表示装置には、視野角が狭い、応答特性が悪いといった問題がある。
これに対して、視野角が広く、しかも応答特性がよい平面型の画像表示装置として、近年、有機ＥＬ素子を用いた画像表示装置が注目されている。この有機ＥＬ素子は、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有している。
かかる画像表示装置は、例えば、行列状に配置された複数の画素回路と、複数の画素回路に対して、複数の信号線を介して後述する輝度信号を供給する信号線駆動回路と、画素回路に対して、複数の走査線を介して輝度信号を供給する画素回路を選択するための走査信号を供給する走査線駆動回路とを備える。
図８は、従来の画像表示装置の構成を示すブロック図である。同図に示した画像表示装置は、有機ＥＬパネル１、コントローラ２、ゲートドライバ３、ドレインドライバ４およびコモンドライバ５から構成されている。有機ＥＬパネル１における画素回路は、図中の等価回路図に示したように、有機ＥＬ素子６と、駆動用トランジスタ７と、選択用トランジスタ８と、キャパシタＣｐとから構成されており、マトリクス状に配設されている。
有機ＥＬ素子６は、閾値以上の電圧がアノード−カソード間に印加されることによって発光する発光素子である。有機ＥＬ素子６のアノード−カソード間に閾値以上の電圧が印加されると、有機ＥＬ層に電流が流れ、有機ＥＬ素子６は、発光する。有機ＥＬ素子６のアノードは、有機ＥＬパネル１の行（図の横方向）毎に設けられたコモン線ＣＬに接続されている。
駆動用トランジスタ７は、ｎチャネルのＴＦＴ（薄膜トランジスタ）から構成される。駆動用トランジスタ７のゲートは、選択用トランジスタ８のソースに接続されている。また、駆動用トランジスタ７のドレインは、有機ＥＬ素子６のカソード電極に接続されている。また、駆動用トランジスタ７のソースは、接地（０Ｖ）されている。
この駆動用トランジスタ７は、有機ＥＬ素子６に供給する電力をオン・オフするスイッチとして使用される。駆動用トランジスタ７のゲートは、後述するドレインドライバ４から供給された駆動信号を保持する。
駆動用トランジスタ７は、後述するコモンドライバ５から有機ＥＬ素子６にコモン信号が印加されたとき、オン抵抗が有機ＥＬ素子６の抵抗より十分小さくなり（例えば、１０分の１以下）、オフ抵抗が有機ＥＬ素子６の抵抗より十分に大きくなる（例えば、１０倍以上）特性を有している。このため、駆動用トランジスタ７がオンしているときは、コモンドライバ５から出力された電圧のほとんどが有機ＥＬ素子６に分圧され、駆動用トランジスタ７の特性のばらつきに関わらず、有機ＥＬ素子６はほぼ同じ光量の光を発する。
一方、駆動用トランジスタ７がオフしているときは、コモンドライバ５から出力された電圧のほとんどが駆動用トランジスタ７のソースドレイン間に分圧され、有機ＥＬ素子６に閾値以上の電圧が印加されず、有機ＥＬ素子６は発光しない。
選択用トランジスタ８は、ｎチャネルのＴＦＴから構成される。選択用トランジスタ８のゲートは有機ＥＬパネル１の行（図の横方向）毎に設けられたゲート線ＧＬに、ドレインは有機ＥＬパネル１の列（図の縦方向）毎に設けられたドレイン線ＤＬに接続されている。また、ソースは駆動用トランジスタ７のゲートに接続されている。選択用トランジスタ８は、後述するドレインドライバ４からの駆動信号の駆動用トランジスタ７のゲートへの供給をオン・オフするスイッチとして用いられる。
キャパシタＣｐは、後述するドレインドライバ４から供給された駆動信号を少なくとも１サブフィールド期間保持する。キャパシタＣｐが保持する駆動信号は、駆動用トランジスタ７をオン・オフするために用いられ、キャパシタＣｐと駆動用トランジスタ７とで有機ＥＬ素子６を発光させるためのスイッチを形成する。
ゲートドライバ３は、コントローラ２から供給されるゲート制御信号ＧＣＯＮＴに従って、選択信号Ｘ1〜Ｘnを出力する。選択信号Ｘ1〜Ｘnは、同一タイミングではいずれか１つのみがアクティブとなり、有機ＥＬパネル１のいずれかのゲート線ＧＬを選択する。これにより、選択されたゲート線ＧＬに接続された選択用トランジスタ８のゲートに選択信号Ｘ1〜Ｘnが印加され、選択用トランジスタ８がオンする。
ドレインドライバ４は、シフトレジスタ、ラッチ回路およびレベル変換回路から構成されている。シフトレジスタは、コントローラ２から供給されるドレイン制御信号ＤＣＯＮＴ中のスタート信号によって最初のビットに１（ハイレベルの信号）がセットされ、ドレイン制御信号ＤＣＯＮＴ中のシフト信号が供給される毎にビットシフトしていく。
ラッチ回路は、シフトレジスタのビット数と対応する個数のラッチ回路から構成され、シフトレジスタの１となっているビットに対応するラッチ回路に、コントローラ２から供給された発光信号ＩＭＧをラッチする。ラッチ回路に１サブフィールド中の１行分の発光信号ＩＭＧがラッチされると、ドレイン制御信号ＤＣＯＮＴ中の切替信号に従って、次段のラッチ回路にその発光信号ＩＭＧがラッチされる。そして、ラッチ回路は、次の行の発光信号ＩＭＧをラッチする。
レベル変換回路は、ドレイン制御信号ＤＣＯＮＴ中のアウトプットイネーブル信号に基づいてラッチ回路にラッチされた発光信号ＩＭＧに応じて所定の電圧レベルの駆動信号Ｙ1〜Ｙnを有機ＥＬパネル１のドレイン線ＤＬに出力する。レベル変換回路から出力される駆動信号Ｙ1〜Ｙnは、駆動用トランジスタ７のゲートに蓄積され、駆動用トランジスタ７をオンさせる。
コモンドライバ５は、コントローラ２から供給されたコモン制御信号ＣＣＯＮＴに基づいて、有機ＥＬ素子６のアノード電極に印加されるコモン信号Ｚ1〜Ｚnを発生する。これらのコモン信号Ｚ1〜Ｚnは、オン・オフの２値であり、コモン線ＣＬを介して行毎の有機ＥＬ素子６のアノード電極に印加される。この印加されるオン電圧は有機ＥＬ素子６の閾値電圧より十分に大きい。
ここで、コモン信号Ｚ1〜Ｚnは、有機ＥＬ素子６へ供給する電源電圧であり、上述した選択信号Ｘ1〜Ｘnや駆動信号Ｙ1〜Ｙnよりも電圧レベルが高い。従って、電圧レベルで線を判別した場合、コモン線ＣＬが電源線であるのに対して、ゲート線ＧＬおよびドレイン線ＤＬは、制御線であるということができる。
そして、駆動用トランジスタ７がオンされているときは有機ＥＬ素子６のアノード電極とカソード電極の間に有機ＥＬ素子６の発光輝度が飽和する電圧が印加される。一方、駆動用トランジスタ７がオフされているときに有機ＥＬ素子６のアノード電極とカソード電極の間に印加される電圧は、コモン信号Ｚ1〜Ｚnの電圧のほとんどが駆動用トランジスタ７に分圧されるので、有機ＥＬ素子６の閾値電圧よりも小さいものとなる。
ここで、ゲートドライバ３、ドレインドライバ４およびコモンドライバ５のそれぞれには、ゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬに対応させて複数のパッド（端子に相当）が設けられている。各パッドは、対応するゲート線ＧＬ、ドレイン線ＤＬ、コモン線ＣＬに電気的に接続されている。
また、電源線としてのコモン線ＣＬには、制御線としてのゲート線ＧＬやドレイン線ＤＬに比して大電流が流れる。このことより、コモンドライバ５のパッド（電源線が接続される）は、大電流の影響を低減するために、ゲートドライバ３やドレインドライバ４のパッド（制御線が接続される）よりも面積を大きくする必要がある。
特開平１０−３３３６４１号公報
ところで、従来の画像表示装置では、有機ＥＬパネル１が大型化するにしたがって、コモン線ＣＬ、ゲート線ＧＬ、ドレイン線ＤＬ等の各配線が長くなり、配線抵抗が大きくなる。特に、電源線としてのコモン線ＣＬの場合には、コモン信号Ｚ1〜Ｚnの電圧レベルが高いため、制御線としてのゲート線ＧＬやドレイン線ＤＬに比して、電圧降下も大きくなる。従って、従来の画像表示装置では、コモンドライバ５からのコモン線ＣＬの長さ（電圧降下）の相違により、各有機ＥＬ素子６へ供給される電圧（コモン信号の電圧レベル）のバラツキが大きくなり、輝度ムラが生じるという問題があった。
すなわち、コモンドライバ５に近い有機ＥＬ素子６の場合には、コモンドライバ５から有機ＥＬ素子６までのコモン線ＣＬが短いため、電圧降下が小さく、所定の電圧が供給され、発光時に所定の輝度が得られる。これに対して、コモンドライバ５から遠い有機ＥＬ素子６の場合には、コモンドライバ５から有機ＥＬ素子６までのコモン線ＣＬが長いため、電圧降下が大きく、低い電圧しか供給されず、発光時に輝度の低下が生じる。
また、従来の画像表示装置では、制御線（ゲート線ＧＬ、ドレイン線ＤＬ）に関連するゲートドライバ３およびドレインドライバ４と、電源線（コモン線ＣＬ）に関連するコモンドライバ５という３つものドライバを独立的に配置しているため、省スペース化のニーズに応えることができないという問題もあった。
本発明は、上記に鑑みてなされたものであって、輝度ムラの発生を防ぎ、省スペース化を図ることができる表示パネル用ドライバ手段および画像表示装置を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、電流注入により発光する発光素子と、該発光素子への前記電流注入を制御する制御回路とをそれぞれ有する複数の画素回路がマトリクス状に配設された表示パネル用ドライバ手段において、前記複数の画素回路にそれぞれ接続され、前記制御回路への制御信号が伝送される制御線に電気的に、該制御線の１つに１つが接続するように接続される制御用パッドと、前記複数の画素回路にそれぞれ接続され、前記発光素子への前記電流注入のための電源電圧を供給する電源制御信号が伝送される電源線に電気的に、該電源線の１つに１つが接続するように接続され、前記制御用パッドよりも面積が大きな電源用パッドと、を備え、前記制御用パッドと前記電源用パッドとが一列に配列されてパッド列を形成しており、該パッド列は、前記制御用パッドと前記電源用パッドとが、複数の前記制御用パッドおよび少なくとも１つの前記電源用パッドを１組として、該組が順に複数並ぶように配列された部分を含み、前記組のそれぞれに含まれる前記制御用パッドと前記電源用パッドとの配列順序は、全ての前記組で同一であり、且つ、全ての前記制御用パッドと前記電源用パッドとの配列順序が配列方向において、前記制御用パッドと前記電源用パッドとの全ての中心に対して対称であること、を特徴とする。
また、本発明は、電流注入により発光する発光素子と、該発光素子への前記電流注入を制御する制御回路とをそれぞれ有する複数の画素回路がマトリクス状に配設された表示パネルを駆動するための表示パネル用ドライバ手段において、前記複数の画素回路にそれぞれ接続され、前記制御回路への制御信号が伝送される制御線に電気的に、該制御線の１つに１つが接続するように接続される制御用パッドと、該制御用パッドと同一形状を有する予備制御用パッドと、前記複数の画素回路にそれぞれ接続され、前記発光素子への前記電流注入のための電源電圧を供給する電源制御信号が伝送される電源線に電気的に、該電源線の１つに１つが接続するように接続され、前記制御用パッドよりも面積が大きな電源用パッドと、を備え、前記制御用パッドと前記予備制御用パッドとを同種のパッドとみなして第１種のパッドとし、前記電源用パッドを第２種のパッドとしたときに、前記第１種のパッドと前記第２種のパッドとが一列に配列されてパッド列を形成しており、該パッド列は、前記第１種のパッドと前記第２種のパッドとが、複数の前記第１種のパッドおよび少なくとも１つの前記前記第２種のパッドを１組として、該組が順に複数並ぶように配列された部分を含み、前記組のそれぞれに含まれる前記制御用パッドと前記電源用パッドとの配列順序は、全ての前記組で同一であり、且つ、全ての前記第１種のパッドと前記第２種のパッドとの配列順序が配列方向において、前記第１種のパッドと前記第２種のパッドとの全ての中心に対して対称であることを特徴とする。
また、本発明は、電流注入により発光する発光素子と、該発光素子への前記電流注入を制御する制御回路とをそれぞれ有する複数の画素回路がマトリクス状に配設された表示パネルと、前記複数の画素回路にそれぞれ接続され、前記発光素子への前記電流注入のための電源電圧を供給する電源制御信号が伝送される複数の電源線と、前記複数の画素回路にそれぞれ接続され、前記制御回路への制御信号が伝送される複数の制御線と、前記表示パネルを挟んで両側に設けられ、前記電源線および前記制御線に接続され、前記電源電圧および前記制御信号を供給することにより前記複数の画素回路を駆動する一対のドライバ手段と、を備え、前記一対のドライバ手段は、上記のような表示パネル用ドライバ手段であり、前記電源線のそれぞれが、両側の前記ドライバ手段に接続されており、前記画素回路のそれぞれの前記制御回路には、複数の前記制御線が接続され、当該複数の制御線は、一部が一方の前記ドライバ手段に接続され、残りが他方の前記ドライバ手段に接続されていること、を特徴とする。
本発明によれば、制御用パッドと電源用パッドとが混在して列状に配列されており、且つ、制御用パッドと電源用パッドとの配列順序がパッドの配列方向に対称であることとしたので、一対の表示用ドライバ手段を表示パネルの両側に配置し、電源線を両側の電源用パッドに接続できるため、電源線における電圧降下が低減され、輝度ムラの発生を防ぎ、省スペース化を図ることができるという効果を奏する。
また、本発明によれば、制御用パッド、予備制御用パッド、電源用パッドが混在して列状に配列されており、且つ、制御用パッドと予備制御用パッドとを同種のパッドとみなしたときに、これらの制御用パッドと電源用パッドとの配列順序がパッドの配列方向に関して対称であることとしたので、一対の表示用ドライバ手段を表示パネルの両側に配置し、電源線を両側の電源用パッドに接続できるため、電源線における電圧降下が低減され、輝度ムラの発生を防ぎ、省スペース化を図ることができるという効果を奏する。
また、本発明によれば、表示パネルを挟んで両側に一対のドライバ手段を設け、一対のドライバ手段を電源線に双方接続しかつ複数の制御線に分担して接続し、電源制御信号および制御信号により複数の画素回路を駆動することとしたので、電源線における電圧降下が低減され、輝度ムラの発生を防ぎ、省スペース化を図ることができるという効果を奏する。
以下に、本発明にかかる表示パネル用ドライバ手段および画像表示装置の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
図１は、本発明にかかる実施例１による画像表示装置の構成を示すブロック図である。同図に示した画像表示装置は、表示パネル１０、コントローラ２０、ゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・、およびデータドライバ４０から構成されている。
表示パネル１０は、マトリクス状に配設された画素回路１０Ｇ１（１）、・・・、画素回路１０Ｇ１（ｓ）、画素回路１０Ｇ２（１）、・・・、画素回路１０Ｇ２（ｓ）、画素回路１０Ｇｋ（１）、・・・、画素回路１０Ｇｋ（ｓ）、・・・から構成されている。
ここで、表示パネル１０においては、行（図の横方向）毎に４本の線（例えば、第１制御線ｘ１（１）、第２制御線ｘ２（１）、第３制御線ｘ３（１）、電源線ｐ（１））を１組として、複数組の４本線が設けられている。
具体的には、表示パネル１０の画素回路１０Ｇ１（１）、・・・、画素回路１０Ｇ１（ｓ）に対応する第１行目には、第１制御線ｘ１（１）、第２制御線ｘ２（１）、第３制御線ｘ３（１）および電源線ｐ（１）という４本線が設けられている。
また、表示パネル１０の画素回路１０Ｇ２（１）、・・・、画素回路１０Ｇ２（ｓ）に対応する第２行目には、第１制御線ｘ１（２）、第２制御線ｘ２（２）、第３制御線ｘ３（２）および電源線ｐ（２）という４本線が設けられている。
以下同様にして、表示パネル１０の画素回路１０Ｇｋ（１）、・・・、画素回路１０Ｇｋ（ｓ）に対応する第ｋ行目には、第１制御線ｘ１（ｋ）、第２制御線ｘ２（ｋ）、第３制御線ｘ３（ｋ）および電源線ｐ（ｋ）という４本線が設けられている。
また、表示パネル１０においては、列（図の縦方向）毎にｓ本のデータ線ｙ（１）、・・・、データ線ｙ（ｓ）が設けられている。
画素回路１０Ｇ１（１）は、図２に示したように、有機ＥＬ素子１１および制御回路１２から構成されている。有機ＥＬ素子１１は、閾値以上の電圧がアノード−カソード間に印加されることによって発光する発光素子である。有機ＥＬ素子１１のカソードは、電源線ｐ（１）に接続されている。なお、回路構成によっては、有機ＥＬ素子１１のアノードとカソードの接続状態が逆の場合もある。
制御回路１２は、前述した駆動用トランジスタ７や選択用トランジスタ８やキャパシタＣｐ等（図８参照）と同様の駆動用トランジスタ、選択用トランジスタやキャパシタ等を備えており、有機ＥＬ素子１１の発光を制御する。
この制御回路１２には、第１制御線ｘ１（１）、第２制御線ｘ２（１）、第３制御線ｘ３（１）およびデータ線ｙ（１）が接続されている。ここで、第１制御線ｘ１（１）、第２制御線ｘ２（１）および第３制御線ｘ３（１）は、前述したゲート線ＧＬ、ドレイン線ＤＬ（図８参照）等や、行選択用のセレクト信号が伝送される走査線、静電容量や発光素子に蓄積した電荷をリセットするためのリセット信号が伝送される制御線等に対応している。
なお、図１に示した他の第１制御線ｘ１（２）、第２制御線ｘ２（２）、第３制御線ｘ３（２）やデータ線ｙ（２）等も同様にして、ゲート線ＧＬやドレイン線ＤＬ（図８参照）等に対応している。
また、図１に示した表示パネル１０において、他の画素回路も、上述した画素回路１０Ｇ１（１）と同一の構成とされている。
コントローラ２０は、ゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・や、データドライバ４０に接続されており、表示パネル１０における画像表示を制御する。
また、表示パネル１０の両側には、同じ回路デザインのゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・と、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・とがそれぞれ設けられている。すなわち、表示パネル１０の左側には、ゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・が設けられている。一方、表示パネル１０の右側には、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・が設けられている。
なお、実際には、ゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・は、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・と同様にして、表示パネル１０の近傍に設けられている。
これらのゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・と、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・とは、表示パネル１０における複数の制御線を半分（制御線の本数が偶数の場合）または略半分（制御線の本数が奇数の場合）ずつそれぞれ担当する。
ここで、図３を参照して、上述したゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・を一般化した構成について説明する。同図には、ゲートドライバ３０Ｒ１が一例として図示されている。
ゲートドライバ３０Ｒ１には、第１組〜第ｋ組および予備の複数のパッド（ハッチングされた正方形）が設けられている。すなわち、第１組は、制御用パッドＣ１（１）、制御用パッドＣ２（１）、・・・、制御用パッドＣｍ（１）および電源用パッドＰ（１）である。第２組は、制御用パッドＣ１（２）、制御用パッドＣ１（２）、・・・、制御用パッドＣｍ（２）および電源用パッドＰ（２）である。以下同様にして、第ｋ組は、制御用パッドＣ１（ｋ）、制御用パッドＣ２（ｋ）、・・・、制御用パッドＣｍ（ｋ）および電源用パッドＰ（ｋ）である。
また、予備は、予備用パッドＣ１（ｋ＋１）、予備用パッドＣ２（ｋ＋１）、・・・、予備用パッドＣｍ（ｋ＋１）である。これらの予備用パッドＣ１（ｋ＋１）、予備用パッドＣ２（ｋ＋１）、・・・、予備用パッドＣｍ（ｋ＋１）は、制御用パッドＣ１（１）等と同面積で同種のパッドとみなすことができる。
また、ゲートドライバ３０Ｒ１には、入力用パッドＳＩ／Ｏ１〜入力用パッドＳＩ／Ｏｎ（但し、ｎ≧ｍ）と、入力用パッドＭＯＤＥと、出力用パッドＳＯ／Ｉ１〜出力用パッドＳＯ／Ｉｎとが設けられている。これらのパッドにおいて、電源用パッドＰ（１）、電源用パッドＰ（２）、電源用パッドＰ（ｋ）、・・・、電源用パッドＰ（ｋ＋１）は、大電流が流れるため、他のパッド（制御用パッドＣ１（１）〜制御用パッドＣ１（ｋ＋１）等）に比して大面積とされている。
このようにゲートドライバ３０Ｒ１においては、大面積のパッドと小面積のパッドとが混在して列状に配設されている。また、電源用パッドＰ（１）等と制御用パッドＣ１（１）等との配列順序（または配列位置）は、パッドの配列方向に対称である。さらに、制御用パッドＣ１（１）等の数は、電源用パッドＰ（１）等の数以上である。ここで、図３において、画素回路１０Ｇ１（１）の制御線は、ｊ本であり、第１制御線ｘ１（１）〜第１制御線ｘ１（ｊ）で図示されている。
ｊが奇数である場合、制御用パッドＣｍ（１）、制御用パッドＣｍ（２）、・・・、制御用パッドＣｍ（ｋ）および制御用パッドＣｍ（ｋ＋１）における「ｍ」は、［ｊ／２］＋１で表される。但し、［］は、ガウス記号である。一方、ｊが偶数である場合、制御用パッドＣｍ（１）、制御用パッドＣｍ（２）、・・・、制御用パッドＣｍ（ｋ）および制御用パッドＣｍ（ｋ＋１）における「ｍ」は、（ｊ／２）で表される。
図１に示したゲートドライバ３０Ｒ１の場合には、ｊが３、ｍが２、ｎが４とされており、図２に示したゲートドライバが適用される。また、ゲートドライバ３０Ｌ１も、ゲートドライバ３０Ｒ１と同様の回路デザインであり、ゲートドライバ３０Ｒ１の第１組に対応する組は、制御用パッドＣ２（ｋ＋１）、制御用パッドＣ１（ｋ＋１）および電源用パッドＰ（ｋ）である。
また、ゲートドライバ３０Ｒ１の第２組に対応する組は、制御用パッドＣ２（ｋ）、制御用パッドＣ１（ｋ）および電源用パッドＰ（ｋ−１）である。以下同様にして、ゲートドライバ３０Ｒ１の第ｋ組に対応する組は、制御用パッドＣ２（２）、制御用パッドＣ１（２）および電源用パッドＰ（１）である。また、ゲートドライバ３０Ｌ１における予備は、制御用パッドＣ２（１）および制御用パッドＣ１（１）である。
ここで、第１組に対応する第１制御線ｘ１（１）、第２制御線ｘ２（１）、第３制御線ｘ３（１）および電源線ｐ（１）において、電源線ｐ（１）は、伝送する信号の電圧レベルが高く電圧降下を低減すべく、左端がゲートドライバ３０Ｒ１の電源用パッドＰ（１）に接続されているとともに、右端がゲートドライバ３０Ｌ１の電源用パッドＰ（ｋ）に接続されている。
これに対して、第１制御線ｘ１（１）および第２制御線ｘ２（１）の左端は、ゲートドライバ３０Ｒ１の制御用パッドＣ１（１）および制御用パッドＣ２（１）に接続されている。なお、第１制御線ｘ１（１）および第２制御線ｘ２（１）の右端は、伝送する信号の電圧レベルが低く電圧降下の影響を無視できるため、ゲートドライバ３０Ｌ１のいずれの制御用パッドにも接続されていない。
また、第３制御線ｘ３（１）の右端は、ゲートドライバ３０Ｌ１の制御用パッドＣ１（ｋ＋１）に接続されている。なお、第３制御線ｘ３（１）の左端は、伝送する信号の電圧レベルが低く電圧降下の影響を無視できるため、ゲートドライバ３０Ｒ１のいずれの制御用パッドにも接続されていない。
このように、第１組においては、電源線ｐ（１）は、電圧降下を低減させるべく、ゲートドライバ３０Ｒ１およびゲートドライバ３０Ｌ１の双方に担当される。これに対して、第１制御線ｘ１（１）および第２制御線ｘ２（１）は、ゲートドライバ３０Ｒ１に担当される。第３制御線ｘ３（１）は、ゲートドライバ３０Ｌ１に担当される。以下、他の組についても同様である。
ゲートドライバ３０Ｒ１、ゲートドライバ３０Ｒ２、・・・は、直列に接続されている。同様にして、ゲートドライバ３０Ｌ１、ゲートドライバ３０Ｌ２、・・・も、直列に接続されている。
データドライバ４０は、コントローラ２０から供給されるゲート制御信号に従って、データ線ｙ（１）〜ｙ（ｓ）に選択信号をそれぞれ出力する。各選択信号は、同一タイミングではいずれか１つのみがアクティブとなり、表示パネル１０におけるいずれか一つの列を選択するための信号である。
図４は、図１に示したゲートドライバ３０Ｒ１の構成を示す図である。同図において、図１の各部に対応する部分には同一の符号を付ける。ゲートドライバ３０Ｒ１は、シフトレジスタ３１と、シフトレジスタ３２とを備えている。
シフトレジスタ３１は、複数のフリップフロップ回路および論理回路から構成されており、図５に示したように、コントローラ２０から供給される信号に基づいて、クロック信号ＣＬＫの立ち上がりのタイミングで、各フリップフロップ回路に保持された信号をシフトさせ、制御用パッドＣ１（１）、Ｃ１（２）、・・・（制御用パッドＣ２（１）、Ｃ２（２）・・・）に出力する。
一方、図４に示したシフトレジスタ３２も、複数のフリップフロップ回路、論理回路およびセレクタ回路から構成されており、図５に示したように、コントローラ２０から供給される信号に基づいて、クロック信号ＣＬＫの立ち上がりのタイミングで、各フリップフロップ回路に保持された信号をシフトさせ、電源用パッドＰ（１）、電源用パッドＰ（２）、・・・に出力する。
ここで、図１に示したゲートドライバ３０Ｌ１の電源用パッドＰ（ｋ）、電源用パッドＰ（ｋ−１）、・・・からも、ゲートドライバ３０Ｒ１と同一のタイミングで信号が出力される。これらの信号は、各有機ＥＬ素子１１（図２参照）に供給され、制御信号（オン／オフ）とともに、有機ＥＬ素子１１を発光させるための電源電圧として機能している。
従って、実施例１においては、両側のゲートドライバ３０Ｌ１およびゲートドライバ３０Ｒ１から電源線ｐ（１）に信号を供給しているため、従来の片側のゲートドライバの場合に比して、信号の伝送経路長が大幅に短くなり、電圧降下が低減する。
このように、コントローラ２０の制御に基づいて、ゲートドライバ３０Ｒ１およびゲートドライバ３０Ｌ１等と、データドライバ４０とから信号が表示パネル１０に供給されることにより、有機ＥＬ素子１１の発光が制御され、表示パネル１０に画像が表示される。
以上説明したように、実施例１によれば、表示パネル１０を挟んで両側に一対のドライバ３０Ｒ１およびゲートドライバ３０Ｌ１を設け、これらのドライバ３０Ｒ１およびゲートドライバ３０Ｌ１を電源線ｐ（１）、電源線ｐ（２）、・・・に双方接続しかつ複数の第１制御線ｘ１（１）、第１制御線ｘ１（２）、・・・に分担して接続し、信号により画素回路１０Ｇ１（１）〜１０Ｇｋ（ｓ）を駆動することとしたので、電源線ｐ（１）、電源線ｐ（２）、・・・における電圧降下が低減され、輝度ムラの発生を防ぎ、省スペース化を図ることができる。
なお、実施例１においては、ドライバ手段（ゲートドライバ３０Ｒ１、ゲートドライバ３０Ｌ１等）に配列される各パッド（制御用パッドＣ１（１）、電源用パッドＰ（１）等）の面積が異なるために、パッドの配列を工夫しなければ、同じドライバ手段を表示パネル１０の両側に配置したときに、表示パネル１０での電源線や制御線の配線構造が複雑化する。
そこで、実施例１では、ドライバ手段のパッドの配列を工夫（前述した予備制御用パッドの配置や対称配置等）することにより、表示パネル１０の両側にドライバ手段を配置した場合であっても、表示パネル１０の配線構造を複雑化することを良好に抑制できる。なお、各パッドは配列順序が対称であれば良い（順序は対称であるが、パッド間の間隔は上下対称ではなく、上下で異なっている場合を想定）が、配列位置が対称である方がより表示パネルの配線構造を単純化できる。
さて、前述した実施例１においては、図３に示したように、１組あたり電源線ｐ（１）が１本の場合の構成例について説明したが、１組あたり電源線を２本（複数）とする構成例としてもよい。以下では、この構成例を実施例２として説明する。
図６は、本発明にかかる実施例２に適用されるゲートドライバ５０Ｒ１、画素回路１０Ｇ１（１）’等の構成を示す図である。この図において、図３の各部に対応する部分には同一の符号を付ける。
同図に示した画素回路１０Ｇ１（１）’においては、ｊ本の第１制御線ｘ１（１）、・・・、第ｊ制御線ｘｊ（１）と、２本の第１電源線ｐ１（１）および第２電源線ｐ２（１）とが行方向に設けられている。
ゲートドライバ５０Ｒ１には、第１組〜第ｋ組の複数のパッドが設けられている。すなわち、第１組は、制御用パッドＣ１（１）、制御用パッドＣｑ（１）、制御用パッドＣｑ＋１（１）、制御用パッドＣｌ（１）、制御用パッドＣｌ＋１（１）、制御用パッドＣｍ（１）、電源用パッドＰ１（１）および電源用パッドＰ２（１）である。
第２組は、制御用パッドＣ１（２）、制御用パッドＣｑ（２）、制御用パッドＣｑ＋１（２）、制御用パッドＣｌ（２）、制御用パッドＣｌ＋１（２）、制御用パッドＣｍ（２）、電源用パッドＰ１（２）および電源用パッドＰ２（２）である。
以下同様にして、第ｋ組は、制御用パッドＣ１（ｋ）、制御用パッドＣｑ（ｋ）、制御用パッドＣｑ＋１（ｋ）、制御用パッドＣｌ（ｋ）、制御用パッドＣｌ＋１（ｋ）、制御用パッドＣｍ（ｋ）、電源用パッドＰ１（ｋ）および電源用パッドＰ２（ｋ）である。
また、画素回路１０Ｇ１（１）’の制御線は、ｊ本であり、第１制御線ｘ１（１）〜第ｊ制御線ｘｊ（１）で図示されている。さらに、画素回路１０Ｇ１（１）’の電源線は、第１電源線ｐ１（１）および第２電源線ｐ２（１）で図示されている。
ｊが奇数である場合、実施例１と同様にして、制御用パッドＣｍ（１）、制御用パッドＣｍ（２）、・・・、制御用パッドＣｍ（ｋ）における「ｍ」は、［ｊ／２］＋１で表される。一方、ｊが偶数である場合、制御用パッドＣｍ（１）、制御用パッドＣｍ（２）、・・・、制御用パッドＣｍ（ｋ）における「ｍ」は、（ｊ／２）で表される。
また、実施例２においては、図１に示したゲートドライバ３０Ｌ１に対応する位置には、図６に示したゲートドライバ５０Ｒ１と同様の回路デザインのゲートドライバ（図示略）が設けられている。
ここで、第１組に対応する第１制御線ｘ１（１）、第２制御線ｘ２（１）、・・・、第ｊ制御線ｘｊ（１）、第１電源線ｐ１（１）および第２電源線ｐ２（１）において、第１電源線ｐ１（１）および第２電源線ｐ２（１）は、伝送する信号の電圧レベルが高く電圧降下を低減すべく、左端がゲートドライバ５０Ｒ１の電源用パッドＰ１（１）および電源用パッドＰ２（１）に接続されているとともに、右端も、ゲートドライバ５０Ｒ１と同一の回路デザインのゲートドライバ（図示略）の２つの電源用パッド（図示略）に接続されている。
これに対して、第１制御線ｘ１（１）、第２制御線ｘ２（１）、・・・、第ｊ制御線ｘｊ（１）は、左側のゲートドライバ５０Ｒ１の第１組の制御用パッドと、右側のゲートドライバ（図示略）の制御用パッドとに分担して接続されている。
このように、第１組においては、第１電源線ｐ１（１）および第２電源線ｐ２（１）は、電圧降下を低減させるべく、左側のゲートドライバ５０Ｒ１および右側のゲートドライバ（図示略）の双方に担当される。以下、他の組についても同様である。
図７は、図６に示したゲートドライバ５０Ｒ１の構成を示す図である。同図において、図６の各部に対応する部分には同一の符号を付ける。ゲートドライバ５０Ｒ１は、シフトレジスタ５１と、シフトレジスタ５２とを備えている。
シフトレジスタ５１は、複数のフリップフロップ回路および論理回路から構成されており、コントローラ（図示略）から供給される信号に基づいて、クロック信号ＣＬＫの立ち上がりのタイミングで、各フリップフロップ回路に保持された信号をシフトさせ、制御用パッドＣ１（１）、Ｃ１（２）、・・・（制御用パッドＣ２（１）、Ｃ２（２）・・・）に出力する。
一方、シフトレジスタ５２も、複数のフリップフロップ回路、論理回路およびセレクタ回路から構成されており、コントローラ（図示略）から供給される信号に基づいて、クロック信号ＣＬＫの立ち上がりのタイミングで、各フリップフロップ回路に保持された信号をシフトさせ、電源用パッドＰ１（１）（電源用パッドＰ２（１））、電源用パッドＰ１（２）（電源用パッドＰ２（２））、・・・に出力する。
ここで、左側のゲートドライバ５０Ｒ１に対応する右側のゲートドライバ（図示略）の各電源用パッド（図示略）からも、ゲートドライバ５０Ｒ１と同一のタイミングで信号が出力される。これらの信号は、各有機ＥＬ素子１１（図６参照）に供給され、制御信号（オン／オフ）とともに、有機ＥＬ素子１１を発光させるための電源電圧として機能している。
従って、実施例２においては、実施例１と同様にして、両側のゲートドライバ５０Ｒ１およびゲートドライバ（図示略）から第１電源線ｐ１（１）および第２電源線ｐ２（１）に信号を供給しているため、従来の片側のゲートドライバの場合に比して、信号の伝送経路長が大幅に短くなり、電圧降下が低減する。
以上説明したように、実施例２によれば、実施例１と同様の効果を奏する。
以上のように、本発明にかかる表示パネル用ドライバ手段および画像表示装置は、輝度ムラの改善や省スペース化に対して有用である。
本発明にかかる実施例１による画像表示装置の構成を示すブロック図である。 図１に示したゲートドライバ３０Ｒ１および画素回路１０Ｇ１（１）の構成を示す図である。 図２に示したゲートドライバ３０Ｒ１および画素回路１０Ｇ１（１）を一般化した構成を示す図である。 図１に示したゲートドライバ３０Ｒ１の構成を示す図である。 図１に示したゲートドライバ３０Ｒ１の動作を説明するタイミングチャートである。 本発明にかかる実施例２に適用されるゲートドライバ５０Ｒ１、画素回路１０Ｇ１（１）’等の構成を示す図である。 図６に示したゲートドライバ５０Ｒ１の構成を示す図である。 従来の画像表示装置の構成を示す図である。
符号の説明
１０ 表示パネル
１０Ｇ１（１）〜１０Ｇｋ（ｓ） 画素回路
２０ コントローラ
３０Ｒ１、３０Ｒ２、３０Ｌ１、３０Ｌ２ ゲートドライバ
ｘ１（１） 第１制御線
ｘ２（１） 第２制御線
ｘ３（１） 第３制御線
ｐ（１） 電源線
４０ データドライバ
５０Ｒ１ ゲートドライバ
ｐ１（１） 第１電源線
ｐ２（１） 第２電源線

Claims (10)

  1. 電流注入により発光する発光素子と、該発光素子への前記電流注入を制御する制御回路とをそれぞれ有する複数の画素回路がマトリクス状に配設された表示パネル用ドライバ手段において、
    前記複数の画素回路にそれぞれ接続され、前記制御回路への制御信号が伝送される制御線に電気的に、該制御線の１つに１つが接続するように接続される制御用パッドと、
    前記複数の画素回路にそれぞれ接続され、前記発光素子への前記電流注入のための電源電圧を供給する電源制御信号が伝送される電源線に電気的に、該電源線の１つに１つが接続するように接続され、前記制御用パッドよりも面積が大きな電源用パッドと、を備え、
    前記制御用パッドと前記電源用パッドとが一列に配列されてパッド列を形成しており、該パッド列は、前記制御用パッドと前記電源用パッドとが、複数の前記制御用パッドおよび少なくとも１つの前記電源用パッドを１組として、該組が順に複数並ぶように配列された部分を含み、前記組のそれぞれに含まれる前記制御用パッドと前記電源用パッドとの配列順序は、全ての前記組で同一であり、且つ、全ての前記制御用パッドと前記電源用パッドとの配列順序が配列方向において、前記制御用パッドと前記電源用パッドとの全ての中心に対して対称であること、
    を特徴とする表示パネル用ドライバ手段。
  2. 全ての前記制御用パッドと前記電源用パッドとの配列位置が配列方向において、前記制御用パッドと前記電源用パッドとの全ての中心に対して対称であることを特徴とする請求項１に記載の表示パネル用ドライバ手段。
  3. 電流注入により発光する発光素子と、該発光素子への前記電流注入を制御する制御回路とをそれぞれ有する複数の画素回路がマトリクス状に配設された表示パネルを駆動するための表示パネル用ドライバ手段において、
    前記複数の画素回路にそれぞれ接続され、前記制御回路への制御信号が伝送される制御線に電気的に、該制御線の１つに１つが接続するように接続される制御用パッドと、
    該制御用パッドと同一形状を有する予備制御用パッドと、
    前記複数の画素回路にそれぞれ接続され、前記発光素子への前記電流注入のための電源電圧を供給する電源制御信号が伝送される電源線に電気的に、該電源線の１つに１つが接続するように接続され、前記制御用パッドよりも面積が大きな電源用パッドと、を備え、
    前記制御用パッドと前記予備制御用パッドとを同種のパッドとみなして第１種のパッドとし、前記電源用パッドを第２種のパッドとしたときに、前記第１種のパッドと前記第２種のパッドとが一列に配列されてパッド列を形成しており、該パッド列は、前記第１種のパッドと前記第２種のパッドとが、複数の前記第１種のパッドおよび少なくとも１つの前記前記第２種のパッドを１組として、該組が順に複数並ぶように配列された部分を含み、前記組のそれぞれに含まれる前記制御用パッドと前記電源用パッドとの配列順序は、全ての前記組で同一であり、且つ、全ての前記第１種のパッドと前記第２種のパッドとの配列順序が配列方向において、前記第１種のパッドと前記第２種のパッドとの全ての中心に対して対称であることを特徴とする表示パネル用ドライバ手段。
  4. 全ての前記第１種のパッドと前記第２種のパッドとの配列位置が配列方向において、前記第１種のパッドと前記第２種のパッドとの全ての中心に対して対称であることを特徴とする請求項３に記載の表示パネル用ドライバ手段。
  5. 前記制御用パッドの数は、前記電源用パッドの数以上であることを特徴とする請求項１乃至請求項４のいずれか一つに記載の表示パネル用ドライバ手段。
  6. 前記制御用パッド及び前記予備制御用パッドには、フリップフロップ回路がそれぞれ接続されており、該フリップフロップ回路が直列的に接続されていることを特徴とする請求項３乃至請求項５のいずれか一つに記載の表示パネル用ドライバ手段。
  7. 電流注入により発光する発光素子と、該発光素子への前記電流注入を制御する制御回路とをそれぞれ有する複数の画素回路がマトリクス状に配設された表示パネルと、
    前記複数の画素回路にそれぞれ接続され、前記発光素子への前記電流注入のための電源電圧を供給する電源制御信号が伝送される複数の電源線と、
    前記複数の画素回路にそれぞれ接続され、前記制御回路への制御信号が伝送される複数の制御線と、
    前記表示パネルを挟んで両側に設けられ、前記電源線および前記制御線に接続され、前記電源電圧および前記制御信号を供給することにより前記複数の画素回路を駆動する一対のドライバ手段と、
    を備え、
    前記一対のドライバ手段は、請求項１乃至請求項６のいずれかに記載の表示パネル用ドライバ手段であり、
    前記電源線のそれぞれが、両側の前記ドライバ手段に接続されており、
    前記画素回路のそれぞれの前記制御回路には、複数の前記制御線が接続され、当該複数の制御線は、一部が一方の前記ドライバ手段に接続され、残りが他方の前記ドライバ手段に接続されていること、
    を特徴とする画像表示装置。
  8. 前記画素回路のそれぞれに複数の前記電源線が接続されていることを特徴とする請求項７に記載の画像表示装置。
  9. 前記一対のドライバ手段は、回路デザインが同一であることを特徴とする請求項７または請求項８に記載の画像表示装置。
  10. 前記発光素子は、有機ＥＬ素子であることを特徴とする請求項７乃至請求項９のいずれか一つに記載の画像表示装置。
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