JP4980904B2 - 自己スイッチングメモリデバイス - Google Patents

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Description

本発明は、メモリデバイス、メモリへの書き込み及びメモリからの読み出しを行なうための方法及び装置、及び関連する製造の方法に関するものである。特に本発明の実施形態は、コンピュータ用のメモリとしての使用に適しているが、これに限定されない。
メモリは、後の検索用に情報を格納するために用いるデバイスである。メモリは、コンピュータ、又はコンピュータユニットを含むデバイス、例えば携帯電話機と関連している場合がある。情報は通常、ビットのシーケンスとしてデジタル形式で格納される。
メモリデバイスは、コンピュータデバイスに常に接続されていてもよいし、コンピュータデバイスに着脱可能に接続されるよう構成された別個のデバイス(例えばセキュアデジタルフラッシュメモリ)であってもよい。メモリデバイスは現在、各種メディアの中に組み込まれていて、例えば、多くのバンキングカードが現在、ユーザのＰＩＮ(個人識別番号)の格納のため、カードにメモリデバイスを組み込んでいる。
電子産業の中には、メモリデバイスを含め、電子／電気回路の小型化に対する継続的要求がある。マイクロメートル寸法の集積回路を作るための周知の技術は共通に、異なる形状及びパターンを重ねて配列することを含む複数のステップ(例えばフォトリソグラフィ技術)と、その後の拡散及び注入ステップとを必要とする。しかしながら、このようなステップ(サブマイクロメートル寸法、例えばナノメートル寸法のデバイスを製造するための)の小型化は、異なるステップのそれぞれの間に要求される装置の正確な配列を含め、多くの理由により問題がある。このため、このような小型化されたデバイスを製造するために利用される製造装置のコストが比較的大きく増加することになる。
その上、半導体デバイス寸法が急速にナノメートルスケールまで減少するにつれて、小型化された従来の半導体デバイスの動作に望ましくない影響を与える可能性がある物理現象が生じる。例えば、単電子トランジスタ(ＳＥＴ)は、ゆらぎ背景電荷に極めて敏感であることが明らかになっている。ＳＥＴ近傍の１つの荷電不純物でもその動作に深刻に影響する可能性がある。このように、表面理化特性の高度な制御が実現され得ない限り、既存の電子デバイスの性能は小型化に応じて悪化する可能性がある。
この中で言及したものでもそうでないものでも、先行技術の１以上の問題に対処することが本発明の実施形態の目的である。製造が比較的簡単な(そしてそれ故安価な)メモリデバイスを提供することが本発明の特定の実施形態の目的である。
本発明の第１の態様によれば、移動電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能な少なくとも１つのメモリユニットと、メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２基板領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう構成された書き込み回路と、メモリユニットの状態を読み出すため、前記メモリユニットの第１及び第２基板領域に前記所定の電位差を印加するよう構成された読み出し回路とを具えているメモリデバイスが提供される。
メモリユニットが１つの形体のパターンを利用してユニットの機能性を定義することができるので、このようなデバイスのメモリユニットは製造が比較的簡単である。このように、異なる形状及びパターンを重ねて配列することを必要とする複数のステップを必要とする、集積回路を製造する先行技術の過程と比較して、前記デバイスは比較的簡単な技術を用いて製造することができる。その上、メモリユニットは通常比較的小さく、例えば、メモリ性能に有害な影響を及ぼすことなく、前記ユニットをサブマイクロメートル寸法にすることができる。
好ましくは、前記所定の電位差は、第１及び第２の電位差の一方より大きく、他方より小さい。
第２の電位差は、第１の電位差に対し、同じ大きさを有するが、反対の極性であってもよい。
好ましくは、読み出し回路は、前記メモリユニットの第１及び第２領域間の電流の流れを測定するための電流センサを具えている。
好ましくは、前記デバイスは、前記メモリユニットの第１及び第２領域に前記所定の電位差を印加することによって前記メモリユニットの状態を判断するよう構成されると共に、前記メモリユニットが第１の状態にあると判断された場合は第１の電位差を、そしてメモリユニットが第２の状態にあると判断された場合は第２の電位差をその後印加するよう構成されたリフレッシュ回路を具えている。
メモリユニットは自己スイッチングダイオードであってもよい。
前記デバイスは複数の前記メモリユニットを具えていてもよい。
複数のメモリユニットの状態を同時に読み出すため、読み出し回路は、複数の前記メモリユニットのそれぞれの第１及び第２領域に前記所定の電位差を印加するよう構成してもよい。
好ましくは、前記複数のメモリユニットは、複数の行及び複数の列に配置されてメモリアレイを形成し、各メモリユニットの第１領域はそれぞれの行ラインに接続されると共に各メモリユニットの第２領域はそれぞれの列ラインに接続され、書き込み回路は、前記第１の電位差及び前記第２の電位差の少なくとも１つを与える様、第１の電圧を関連する列ラインに、そして第２の電圧を関連する行ラインに印加するよう構成され、前記第１及び第２の電圧は、アレイにおける残りのメモリユニットの状態を変更するには不十分である。
読み出し回路は、列ラインの１つにセンス電圧を印加し、残りの列ラインには異なる一定の電圧を印加して、少なくとも１つのメモリユニットの状態を、該メモリユニットに接続された行ラインに接続された電流センス増幅器を用いて読み出すよう構成してもよい。
前記少なくとも１つのメモリユニットは、書き込み回路及び読み出し回路に対して着脱可能に接続されるよう構成してもよい。
本発明の第２の態様によれば、移動電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能な少なくとも１つのメモリユニットを提供することと、メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２基板領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう構成された書き込み回路を提供することと、メモリユニットの状態を読み出すため、前記メモリユニットの第１及び第２基板領域に前記所定の電位差を印加するよう構成された読み出し回路を提供することとを含む、メモリデバイスを製造する方法が提供される。
本発明の第３の態様によれば、移動電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能なメモリユニットに書き込みを行なう方法であって、メモリユニットを第１の状態に変更するため、メモリユニットの第１及び第２基板領域間に第１の電位差を印加することと、メモリユニットを第２の状態に変更するため、メモリユニットの第１及び第２基板領域に第２の異なる電位差を印加することとの少なくとも１つを含む方法が提供される。
本発明の第４の態様によれば、移動電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能なメモリユニットの読み出しを行なう方法であって、第１及び第２基板領域に前記所定の電位差を印加することと、メモリユニットの状態を読み出すこととを含む方法が提供される。
好ましくは、メモリユニットの状態は、メモリユニットの第１及び第２領域間の電流の流れを示す信号を測定することによって読み出される。
本発明の第５の態様によれば、電圧源と、メモリユニットの第１及び第２領域間に電位差を印加するための電極とを具えているスキャニングデバイスであって、請求項１３及び請求項１４の少なくとも１つの方法を実行するよう構成されたスキャニングデバイスが提供される。
次に、添付の図面を参照して、本発明の実施形態を単に例として説明する。
図１は、本発明の実施形態に従うナノメートルスケールのメモリデバイス100を示している。該デバイス100は、移動電荷キャリア(例えば電子又はホール)を有する基板120を具えているメモリユニット110を具えている。基板表面上には絶縁部130、132、134が形成され、該絶縁部130、132、134の両側に第１及び第２基板領域122、124を形成している。絶縁部132、134は、第１基板領域122を第２基板領域124に接続するチャネル140を形成している。この細長チャネル140は、第１基板領域から第２基板領域までの電荷キャリア流路となる。絶縁部はデバイス表面の両縁まで伸びている。
細長チャネル140は、この電荷キャリア流路のパラメータが第１及び第２領域122、124間の電位差に依存するような寸法にする。第１領域122には、この領域に電圧を供給するため、第１電極152が連結されている。第２領域124には、第２領域に電圧を印加するため、第２電極154が連結されている。両電極152、154はメモリスキャニングデバイス150に連結されている。該スキャニングデバイス150は、メモリデバイスから情報を読み出すための読み出し回路、又はメモリデバイスに情報を書き込むための書き込み回路を含むことができる。この特定の実施形態において、スキャニングデバイス150は、読み出し回路と書き込み回路との両方を含む。スキャニングデバイス150は、それぞれの電極152、154を介してメモリユニット110に連結されている。スキャニングデバイス150は、第１及び第２領域122、124にそれぞれ印加されるべき電圧を発生させるため、電圧源を含む。読み出し回路は、両電極152、154間の電流の流れを判断するため、電流センサを含む。
スキャニング回路は、両電極152、154に第１の電位差を印加してメモリユニットを第１の状態に切り換えるよう、そして両電極152、154に第２の電位差を印加してメモリユニットを第２の異なる状態に切り換えるよう構成される。読み出し回路は、メモリユニットの第１及び第２領域に(即ち第１及び第２電極152、154に)所定の電位差を印加するよう、そしてその後その所定の電圧での両電極間の電流の流れを測定するよう構成される。メモリユニット110の導電性は、前記所定の読み出し電位差で、異なる状態に対して異なる。このように、前記所定の読み出し電位差での両電極間の電流の流れを測定することで、メモリユニットの状態の判断が可能になる。
この特定の実施形態において、絶縁部は基板の表面における溝(トレンチ)である。該溝は、基板の表面をエッチングすることによって容易に形成することができる。移動電荷キャリアは電子であり、二次元電子ガス(２ＤＥＧ)の形で供給される。２ＤＥＧは、基板の表面の所定の距離(例えば４０ｎｍ)下に層として形成される。前記溝は２ＤＥＧの層を通って伸びている。チャネル長は通常約１ミクロンの長さである。絶縁部によって形成されるチャネルの幅は通常、チャネル長の３分の１と４分の１との間であり、即ちチャネル幅は通常サブミクロンである。
メモリユニットの機能は、比較的狭い半導体チャネル140の高い表面積対体積比を利用している。このメモリユニットは、ＷＯ０２／０８６９７３として公開された国際特許出願“Nanoelectronic devices and circuits”において説明され、Applied Physics Letters 83、1881(2003)、A. M. Songらによる記事においても報告された自己スイッチングダイオード(ＳＳＤ、自己スイッチングデバイスとも称される)に基づいている。前記国際特許出願と公開記事との両方は、言及することによりこの中に組み込まれる。
これらの文献は、狭い半導体チャネルの境界を調整してその対称性を損なうことによって、どのようにダイオードのような電流電圧特性が実現されたかを説明している。ダイオードにおいてと違って、ＳＳＤにおいては、ダイオードの非線形特性を獲得するためにドーピング接合もトンネル障壁も要求されない。
本発明者は、このようなＳＳＤの特性において興味深い予想外の効果、即ちＳＳＤはある程度のヒステリシスを有する電圧電流特性を示すということを確認した。更に、本発明者は、ＳＳＤの適切な駆動によって、メモリユニット(又はこのようなユニットのアレイを組み込んだメモリアレイ)を実現することができるということを認識した。
図２は、メモリユニットとして利用される典型的なＳＳＤの電圧電流特性のヒステリシスを示している。Applied Physics Letters 86、042106(2005)、A. M. Songらによる記事“Nanometre-scale two-terminal semiconductor memory operating at room temperature”も又、このようなメモリユニットの動作を説明しているが、その内容は、言及することによりこの中に組み込まれる。
図２は、２４ケルビンの温度で測定された、典型的なメモリユニットの電圧電流特性を示している。図２の点線は、２つの基板領域122、124の電位差が約１ボルトという第１の下方スレッショルド電圧(例えば第１の電位差)に減少するときのメモリユニットの挙動を示している。２つの基板領域に印加された電位差が約−０.９Ｖという値を下回ると、メモリユニット中の電流の流れが急激に増加する(即ち電流破壊が起こる)ということが観察されるであろう。下方スレッショルド電圧は、破壊が起こる電圧より小さい。
実線は、２つの領域122、124間の電位差が下方スレッショルド電圧から約１ボルトという高い方の第２のスレッショルド電圧(例えば第２の電位差)を越えるまで増加するときの挙動を示している。第２のスレッショルド電圧は、点線及び実線が交差する点であり、第１のスレッショルド電圧に対してほとんど同じ大きさ(しかし反対の符号又は極性)である。実曲線が、特に逆バイアス状態においてより大きいコンダクタンスを示すということが観察されるであろう。しかしながら、印加電圧が第２のスレッショルド値(例えば＋１Ｖの)から減少すれば、メモリユニット特性は点曲線に従うことになるであろう。
本発明者は、このことを利用してメモリユニットを２つの状態(図２において状態０及び状態１とされている)間で切り換える、即ち書き込み動作を実行することができるということを認識した。第２のスレッショルド値(例えば＋１Ｖ)より大きい電圧の所定の第１の電位差を２つの基板領域に印加することによって、メモリユニットを第１の状態(状態０)に書き込むことができる。第１のスレッショルド値(例えば−１Ｖ)より小さい電圧の所定の第２の電位差を２つの基板領域に印加することによって、メモリユニットを第２の状態(状態１)に書き込むことができる。第１の状態(状態０)において、メモリユニットは、約−０.５Ｖで無視できるコンダクタンスを、そして第２の状態(状態１)にあるときにはより高いコンダクタンス(約−３マイクロアンペア)を有する。
そして、２つのスレッショルド値間の(例えば−０.５ボルトの)所定の電位差(読み出し電位又は電圧)を印加して、その電圧でのユニットのコンダクタンス又は電流の流れを判断することによってメモリユニットの状態を読み出す(読み出し動作を実行する)ことができる。しかしながら、他の方法を利用してメモリ状態を判断してもよく、例えば、メモリユニット中の電荷分布(これはチャネルのコンダクタンスを判断すると理解されている)を測定してメモリ状態を判断することもできる。
図２のグラフは比較的低い動作温度で得られたが、ヒステリシス効果(即ちメモリ効果)はより高い温度、例えば室温(３００Ｋ)でも観察される。通常、チャネルのコンダクタンスは室温での方が高い。１つの例のメモリユニットにおいて、メモリ状態０は室温でゼロコンダクタンス(電流)ではなく、その代わり約１５〜２０ｎＡの電流に対応した。しかしながら、状態１におけるメモリユニットのコンダクタンスの大きさは依然として著しく高く、例えば約４５ｎＡであった。
メモリユニットの各電極に(即ちメモリユニットの各領域に)印加される実際の電圧は重要でなく、異なる状態間でユニットを切り換え、メモリユニットの状態を読み出すために利用するのは両電極間の電位差であるということに留意すべきである。例えば、−１Ｖの電位差は、＋１２Ｖの電圧を第１電極152に、そして＋１１Ｖの電圧を第２電極154に印加することによって達成することができる。
上記説明は、１つのメモリ状態(状態０)は小さい(又は無視できる)コンダクタンスを有するデバイスに対応するとして、そして他の状態(状態１)は同じ所定の印加電位差でより高いコンダクタンスの大きさを有するとしてメモリユニットを説明しているが、状態０及び状態１としての状態の呼称は純粋に便宜のためであるということが理解されるであろう。何れの状態を利用して、メモリユニットを「状態０」(例えば第１の状態)にあるとして示し、そのとき他の状態(例えば状態２)がメモリユニットを「状態１」にあるとして示してもよい。
同様に、図２においてメモリユニットは＋１Ｖ及び−１Ｖの電圧によって２つの状態間で切り換え可能であるとして示しているが、メモリユニットを異なる状態に書き込むために要求される実際の電位差は、２つの基板領域間のチャネル140の寸法を変動させることによって変動させることができる。
このようなメモリユニットは、半導体動的アクセスメモリ(ＤＲＡＭ)、即ち現在多くのコンピュータにおいて用いられているメモリのような従来のメモリユニットを超える多くの利点を有する。各メモリユニットは、該メモリユニットに対処するため、２つの端子(電極)のみを要求する(ＳＤＲＡＭは３つの端子を有する)。更に、前記デバイスはサブマイクロメートル寸法でよく動作し、メモリユニット構造は平面である。従って、高い集積密度でこのようなメモリユニットのメモリアレイを形成することができる。又、以下で説明するように、高解像度リソグラフィの１つのステップのみによってこのようなメモリデバイスの製造を達成することができる。これは、複数ステップの高解像度配列が必要であるＳＤＲＡＭの製造においてより非常に簡単である。従って、製造コストを非常に低くすることができる。
メモリデバイスは多くの場合リフレッシュ回路を含み、周期的間隔でリフレッシュ動作を実行するよう構成されている。リフレッシュ動作は、読み出し動作(メモリの状態を判断する)に続く書き込み動作(判断された状態をそのメモリへ戻って書き込む)である。リフレッシュ動作は、メモリのメモリ保持時間が限定されているために要求される。
この中で説明したメモリユニットのメモリ保持時間(メモリが１つの状態に認識できるくらいに留まっている時間の長さ)はＳＤＲＡＭより非常に長いということが実験によって示された。ＳＤＲＡＭの通常のメモリ保持時間はミリ秒のオーダーである。しかしながら、１つのメモリユニットの２４Ｋでのメモリ保持状態は２４時間以上であると判断され、一方３００Ｋでのメモリ保持状態は分のオーダーであることが明らかになった。この中で説明したこのようなメモリユニットは従って従来のデバイスと比較して比較的低いリフレッシュ間隔で動作することができるので、デバイスの電力消費が減少する。更に、使用目的によっては、メモリユニットは場合によりリフレッシュ回路なしで動作することができる(例えば比較的限定された期間の状態の格納が要求される場合)。
材料組成、デバイス設計、側壁コーティング及び表面処理の最適化によって、この電荷保有時間を著しく増加させることができるであろう。例えば、表面空乏深さがより大きい材料を用いることができる。更に、表面準位がより深い(エネルギーにおいて)材料でトレンチを充填することができる。
次に、図３Ａ〜３Ｄを参照して典型的なメモリユニットの詳細な構造を説明する。
図３Ａは、メモリユニットを形成するために利用することができる典型的な半導体層構造を示している。該層構造は、ＩｎＧａＡｓ／ＩｎＡｌＡｓ(インジウムガリウム砒素／インジウムアルミニウム砒素)又はＩｎＧａＡｓ／ＩｎＰ(インジウムガリウム砒素／インジウム燐)を含む一連の半導体を利用して形成することができる。メモリユニットの基板は通常、量子井戸を有するウエハとして形成される。このヘテロ構造は量子井戸に二次元電子ガス(２ＤＥＧ)を含む。ウエハは有機金属気相エピタキシーによって成長させることができる。従来のＳｉ、Ｇｅ、又はＳｉ／Ｇｅ材料系も、２ＤＥＧの有無に関わらず用いることができる。
図３Ａは典型的なウエハ120’を示している。該ウエハ120’は、変調ドープＩｎ０.７５Ｇａ０.２５Ａｓ／ＩｎＰ量子井戸ウエハである。メモリユニット110の基板120を形成するために利用されるウエハ120’は、少なくとも４つの別個の層120a、120b、120c、120dで形成されていると想定することができる。２つの層120a、120bはアンドープＩｎＰで形成され、これらの層は不純物(即ちドーパント)によって分離されている。
第３層120cはアンドープＧａＩｎＡｓで形成されている。通常、この第３層は約９ｎｍの厚さである。第３層は二次元電子ガスの量子井戸となっている。
第４層はもう１つのアンドープＩｎＰの層である。このように、量子井戸を形成するために利用される層は、別の半導体の２つの層(120b、120d)の間に挟まれている。上部２層120a、120bは、メモリユニットの基板の表面の下の量子井戸の深さを決定する。通常、他の層120a、120bはそれぞれ２０ｎｍの厚さであり、即ち二次元電子ガスを含む量子井戸は基板表面の約４０ｎｍ下に形成されている。通常、４.２Ｋの温度でのシートキャリア密度及び移動度はそれぞれ、４.５×１０１５ｍ−２及び４５ｍ２／Ｖｓである。室温では、これらの数字はそれぞれ、４.７×１０１５ｍ−２及び１.２ｍ２／Ｖｓである。
図３Ｂ及び３Ｃはそれぞれ、メモリユニット120の平面図、及び図３Ｂにおける線ＣＣに沿った断面図を示している。
ウエハ120’が形成されると、その後その表面に絶縁部(例えば絶縁溝130、132、134)が形成される。溝130、132、134は、ナノリソグラフィの１つのステップを用いて形成することができる。溝130、132、134は、二次元電子ガス層142を通ってエッチングされる。
これらの溝は、基板120の上面を２つの領域122、124に分離する働きをする。これら２つの領域122、124は、溝132、134によって形成されてそれらの間を伸びているチャネル140によって接続されている。
溝130はメモリユニット120の上面の両縁まで伸びて該上面を２つの別個の領域122、124に分離し、チャネル140はこれら２つの表面領域122、124間の電流流路となっているということに留意すべきである。
チャネル144は幅Ｗｃ及び長さＬｃである。溝又はトレンチは幅Ｗｔであり、基板の表面の下Ｄｔの深さまで伸びている。二次元電子ガスは基板の表面の下の深さＤｇにある。ＤｔはＤｇより大きい。通常、Ｄｇは３０ｎｍと５０ｎｍとの間にある。通常、２ＤＥＧは５ｎｍと１０ｎｍとの間の厚さである。チャネル幅Ｗｃは好ましくは１０ｎｍと５０ｎｍとの間にある。溝幅Ｗｔは好ましくは１０ｎｍと３００ｎｍとの間にある。好ましくは、チャネル長Ｌｃはチャネル幅Ｗｔの３から４倍であり、即ち好ましくは、Ｌｃは３０ｎｍと１.２μｍとの間にある。好ましくは、ヒステリシス効果を高めるため、溝(トレンチ)130、132、134、及びチャネル140は比較的狭い。
メモリユニット120の図３Ａ〜３Ｃに関して示した特定の構成は単に例として提示されているということを理解すべきである。異なる材料を利用して空乏層を形成してもよい。メモリユニットの動作は弾道電子輸送に依存しないので、シリコン材料を用いて、例えば高度な相補型金属酸化物半導体(ＣＭＯＳ)技術によってメモリユニットを作製することもできるということが理解される。これら別々の層はどのような所望の厚さにすることもできる。
図３Ｃにおいて溝又はトレンチの輪郭は湾曲して半円に近いように示されている。しかしながら、溝の輪郭は任意の形状にすることができる。例えば、溝の輪郭は、Ｖ字形にすることもでき、又、メモリユニットの基板の上面近傍の比較的狭いネックからより広い基礎部まで伸ばすこともできる。
メモリユニット120の絶縁部を形成しているトレンチ／溝130、132、134に適当な材料を付着させることによってデバイス性能を向上させてもよい。トレンチに付着させる適当な材料には、ＳｉＯ２及び窒化シリコンが含まれる。
溝130、132、134は、図３Ｂにおける特定の構成において示されている。しかしながら、この構成は単に例として提示されているということを理解すべきである。溝132、134は平行であるように示され、各溝がそれぞれの直線に沿って伸びているが、他の幾何学的構成が可能であるということを理解すべきである。例えば、溝132、134はテーパ状チャネル(図３Ｂに示した均一幅の細長チャネルと対照的に)を形成してもよい。テーパは第２領域124に向いていてもそこから離れていてもよい。或いは、溝(即ち絶縁部)は、第１の幅Ｗ１から第２の幅Ｗ２まで、第３の幅Ｗ３までチャネル長に沿って幅が変動するチャネルを形成してもよい。Ｗ２はＷ１及びＷ３の両方より大きくてもよく、又、Ｗ２はＷ１及びＷ３の両方より小さくてもよい。Ｗ１及びＷ３は等しくても異なっていてもよい。
図４は、メモリユニットとして図２に関して示したデバイスの動作を示している。図４の上のチャートは、電極152、154を介して第１及び第２基板表面領域122、124に印加された電位差を、時間を関数として示している。下のチャートは、これに対応する両領域間の電流の流れを、これも時間を関数として示している。図２に示す如く、−０.５Ｖ(ボルト)で、電流は０(例えばメモリ状態「０」)、又は約−２.５μＡ(例えばメモリ状態「１」)の何れかとなり得る。１５秒頃に−０.５Ｖの初期パルスを利用して初期メモリ状態を検出すると、ゼロでない電流によってメモリユニットがメモリ状態１にあるということが示された。約１分後の第２パルスでも依然としてゼロでない電流が生じ、メモリユニットがそのメモリ状態を維持しているということが示された。
それから１１０秒頃に１Ｖの正パルスを印加してメモリユニットを状態１から状態０に切り換えると、後の−０.５Ｖのテストパルスでデバイスが状態０になったことが確認された(ゼロ電流が生じたことによって)。後の２００秒頃に−０.５Ｖボルトのテスト電圧パルス(読み出し電圧パルス)によって、デバイスがメモリ状態０に保持されているということが示された。
デバイスはそれから−１Ｖのパルス(２３０秒頃に)を印加することによってメモリ状態０から状態１に切り換えられ、その後次の−０.５Ｖのパルスを印加したとき(２７０秒頃に)、ゼロでない電流が生成された。
図４に示した＋１Ｖ及び−１Ｖの長期間スイッチングパルスは明確にするため利用したということに留意すべきである。このようなメモリユニットのメモリスイッチング時間は少なくともμｓのオーダー又はそれを下回るということが実験で示されている。
この中で説明した自己スイッチングメモリユニットの正確なメカニズムは、従来の半導体メモリのそれと完全に異なっている。メモリ効果を理解するため、次のモデルを提案し、図５Ａ〜５Ｄに関して説明する。
図５Ａは、絶縁部132、134によって形成されたメモリユニットのチャネル140の平面図を示している。図５Ｂ〜５Ｄは、一連の異なる印加電圧について図５Ａにおける破線ＢＤに沿った伝導帯図を示している。図５Ｂ〜５Ｄの垂直軸はメモリユニット内の異なるエネルギーレベルに関連し、メモリユニット内のエネルギー状態の物理的位置ではないということに留意すべきである。
図５Ｂは、ゼロバイアスでの図５Ａにおける破線ＢＤに沿った伝導帯図を示している。III−Ｖ半導体材料において典型的であるように、伝導帯ＥＣは、表面準位144への電子の充填のため、エッチングされたトレンチ132、134の側壁の近くで上に曲がっている。表面準位は一般にバンドギャップの中央の近くにあり、エネルギー分布が狭い。ゼロバイアス(即ちＶ＝０)で、表面準位は２ＤＥＧ142と平衡状態にあり、チャネルは完全に空乏であるので、フェルミエネルギー(ＥＦ)はチャネル140において伝導帯の底より下にある。
図５Ｃは、印加バイアスが負のスレッショルド電圧(Ｖｔｈ−)を越えているときの状態を示し、チャネル140への電荷移行によって表面準位が放電している。図５Ｃ近傍の小さいグラフは図２の小さいバージョンであり、大きい矢印は、図５Ｃが指しているそのグラフ上の関連する位置(即ち電流破壊時)を示している。
印加バイアスが負のスレッショルド電圧を越えているとき、チャネル140における伝導帯は非常に下がるので、表面準位は、トンネル効果又は熱励起の何れか(温度及び電位分布によって決まる)によるチャネル140への電子移行によって著しく放電される。この作用は図５Ｃにおける矢印によって示されている。電荷移行が起こった後、側壁表面は負性が少なく(又は正性が多く)なり、この電界効果は、実験結果(図２における実線)と一致して、デバイスの全体のコンダクタンスを高めている。
表面準位とチャネル140との間の電位障壁のため、このような電荷移行は、図５Ｃに示す如く、バイアスがあるスレッショルド電圧を越えて有効電位障壁幅を減少させるときに明白になるのみである。デバイスにスレッショルドより僅かに下のバイアスをかけても、長い間待機した後に多大な数の電子を放出することができ、同じ効果が起こるはずであるということに留意すべきであり、これは実験によって確認された。
図５Ｄは、印加バイアスが正のスレッショルド電圧(＋Ｖｔｈ)を越えている場合、逆の過程が起こるということを示している。側壁表面が放電されると、大きい正バイアスが逆の電荷移行過程を引き起こし、これは、大きい正電圧の印加後、どのようにデバイスが回復するかを説明している。
上記モデルは実験的観察を性質的に説明している。
上記実施形態において、１つのメモリユニット120のみを具えているとしてメモリデバイス100を説明した。しかしながら、大抵の実施形態において、メモリデバイスは複数のメモリユニットを具え、各メモリユニットは書き込み及び読み出しが可能であるということが想定される。好ましくは、メモリユニットはこのようなメモリデバイスにおいてアレイに配列され、メモリユニットの少なくとも１つの列及び少なくとも１つの行を具えている。
メモリユニットをアレイに配列することで、該アレイ中の個々のメモリユニットのアドレス指定又はスキャニング(読み出し又は書き込み)が簡素化される。アレイは通常、複数の行及び複数の列を具えるよう組織されるが、各メモリユニットの実際の幾何学的位置は特定の行又は列内になくてもよいということが理解されるであろう。行又は列という用語は単にアレイの組織を示している。このように、行及び列という用語は互換可能と考えることができる。
図６は、９つのメモリユニット(120a〜120i)のアレイを具えているメモリデバイス100’を示している。メモリユニットはそれぞれスキャニング回路150を介して書き込み及び読み出しができる。メモリユニットは、３つの行(120a、120b、120c；120d、120e、120f；120g、120h、120i)及び３つの列(120a、120d、120g；120b、120e、120h；120c、120f、120i)に配列されている。各行内のメモリユニットの第１電極は全て、共通の列アドレス指定ライン(Ｃ１、Ｃ２、Ｃ３)、即ち共通の電気導体に接続されている。同様に、各行内の各メモリユニットの第２電極は全て、それぞれ共通の行アドレス指定ライン(Ｒ１、Ｒ２、Ｒ３)に接続されている。これら列及び行アドレス指定ラインは、適当な電圧を供給してメモリユニットをアドレス指定するため、スキャニング回路150に連結されている。
前述の如く、メモリユニット又はデバイスの異なる設計は、異なるスイッチング又はスレッショルド電圧を利用して各メモリユニットの異なる状態間を切り換えることができる。又、前述の如く、各メモリユニットの状態を切り換えて状態を読み出すために利用するのは、各メモリユニットの２つの領域に(即ち各メモリユニットの２つの電極に)印加される電位差である。換言すれば、電圧の絶対値は重要でない。
図７及び８はそれぞれ、書き込み及び読み出し動作中の、図６に示すデバイス100’のメモリユニットのアレイを示している。図７及び８に示すメモリユニットにおいて、負のスレッショルド電圧(状態０から状態１に切り換えるために要求される電位差)を−４Ｖ、正のスレッショルド電圧(状態１から状態０に切り換えるために要求される)を＋４Ｖとする。読み出し電圧(各メモリユニットに印加され、その中のメモリの状態を検出する電位差)は−２Ｖに選択する。
図７は、列(Ｃ２)内の特定のメモリユニット(120b、120h)を、当該メモリユニットに−４Ｖの総電圧を印加することによって状態１に書き込む動作を示している。メモリユニットは、列単位(又は行単位の基準)で書き込みができる。メモリユニットの動作の性質のため、ある列におけるメモリユニットのそれぞれでどの時点においても１つの状態の書き込み動作のみが実行されることが好ましい。例えば、ある列内の所定数のメモリユニットを状態１に、そしてその列における残りのメモリユニットを状態０に変更することが望ましければ、まず当該メモリユニットを全て状態１に変更する電圧を印加し、それから次の電圧を印加して残りの該当するメモリユニットを状態０に変更すべきである。
メモリユニットを状態間で切り換えるために用いる電圧は、スレッショルド電圧に等しくすることも、スレッショルド電圧より大きくすることもできる。より大きいスイッチング電圧を利用することで、スイッチング速度が増加すると思われる。
所定の列(Ｃ２)における所定数のメモリユニット(120b、120h)に書き込みが行なわれているとすると、総スイッチング電圧の所定の一部が当該列ラインに印加される。この所定の一部はスレッショルド電圧より(対象にされていない列／行に印加される電圧に対して、例えば図７及び８においては、０Ｖに対して)小さい。それからスイッチング電圧の残りの一部を行単位の基準で印加し、書き込みを所望するメモリユニットのそれぞれに総スイッチング電圧を分割する。又、前記スイッチング電圧の残りの一部もスレッショルド電圧より小さい。
このように、例えば、図７は、Ｃ２に＋２Ｖを印加し、Ｒ１に−２Ｖを印加して、−４Ｖの総スイッチング電位をメモリユニット120bに供給していることを示している。これは、メモリユニット120bを状態１に書き込むのに十分である。同様に、Ｒ３に−２Ｖを印加して−４Ｖの総電位差を120hに供給し、メモリユニット120hを状態１に切り換える。他のメモリユニットのそれぞれに対する残りの電位差はスイッチング電位より小さいので、これらのメモリは同じ状態に留まるということが観察されるであろう。
図８は、メモリユニットの所定の列(Ｃ２)の読み出し動作を示している。読み出し動作は、当該メモリユニットのそれぞれに所定の読み出し電圧を印加し、各メモリユニット中の電流の流れを読み出すことによって達成される。図８のために示す特定の実施形態における読み出し電圧は−２Ｖである。このように、各メモリユニットについて−２Ｖを達成するため、この実施形態においては、Ｃ２に沿って＋２Ｖを印加し、それから当該行ラインの全てに０Ｖを印加する。そしてメモリユニット120bの状態はＣ２とＲ１との間の電流の流れを測定することによって読み出され、メモリユニット120eの状態はＣ２とＲ２との間の電流の流れを測定することによって読み出される。
読み出し動作のため、他の電圧を当該列／行ラインに印加することができるということが留意されよう。例えば、Ｃ２に＋１Ｖの電圧を、そして当該行ラインのそれぞれに−１Ｖの電圧を印加し、列Ｃ２内のメモリユニット120b、120c及び120hのそれぞれに対して所望の−２Ｖの読み出し又はセンス電圧を達成することができる。換言すれば、読み出し電圧の所定の一部を当該列ラインに印加すると共に、該電圧の残りの一部を当該行ラインのそれぞれに印加することができる。行及び列のそれぞれの間に適当な電流増幅器を連結することによって、特定の列(又は行)におけるメモリユニットのそれぞれの状態を全て同時に読み出すことが可能である。
又、デバイス100’におけるスキャニング回路150は、リフレッシュ動作を実行するよう、即ちメモリユニットの状態を次々に読み出すよう、そして読み出し動作によって判断された状態をメモリユニットに書き込むよう構成される。
この中に説明したように、本発明者は、容易に製造することができる簡易な構造に基づいて新規なメモリユニットを実現した。更に、該メモリユニットはサブマイクロメートル(ナノメートル)スケールで形成することができるので、メモリデバイスの小型化を可能にしている。
図１は、本発明の実施形態に従うメモリデバイスの概略図である。 図２は、メモリユニットの実験上の電流電圧特性のグラフである。 図３Ａは、チャネルのエッチングの前のメモリユニットの層構造を示す斜視図である。図３Ｂは、チャネルがエッチングされた、図３Ａの構造の平面図である。図３Ｃは、図３Ｂの構造中の断面図であり、２ＤＥＧ(二次元電子ガス)の位置を示している。 図４は２つのグラフを示し、それぞれ時間を関数として、メモリユニットに印加された電圧、及びその結果としてメモリユニットに生じた電流の流れを説明している。 図５Ａはメモリユニットの概略平面図である。図５Ｂ〜５Ｄは、メモリユニットに対する互いに異なる印加電圧についての、図５Ａの点線に沿った伝導帯図を示している。 図６は、本発明の更なる実施形態に従うメモリユニットのアレイを組み込んだメモリの概略図である。 図７は、メモリユニットのアレイの概略図であり、書き込み動作中にアレイに印加される電圧を説明している。 図８は、メモリユニットのアレイの概略図であり、読み込み動作中にアレイに印加される電圧を示している。

Claims (15)

  1. 電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能な少なくとも１つのメモリユニットと、
    メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２基板領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう構成された書き込み回路と、
    メモリユニットの状態を読み出すため、前記メモリユニットの第１及び第２基板領域に前記所定の電位差を印加するよう構成された読み出し回路と
    を具えているメモリデバイス。
  2. 前記所定の電位差は、第１及び第２の電位差の一方より大きく、他方より小さい請求項１に記載のメモリデバイス。
  3. 第２の電位差は、第１の電位差に対し、同じ大きさを有するが、反対の極性である請求項１又は請求項２に記載のメモリデバイス。
  4. 読み出し回路は、前記メモリユニットの第１及び第２基板領域間の電流の流れを測定するための電流センサを具えている請求項１乃至３の何れか１項に記載のメモリデバイス。
  5. 前記デバイスは、前記メモリユニットの第１及び第２基板領域に前記所定の電位差を印加することによって前記メモリユニットの状態を判断するよう構成されると共に、前記メモリユニットが第１の状態にあると判断された場合は第１の電位差を、そしてメモリユニットが第２の状態にあると判断された場合は第２の電位差をその後印加するよう構成されたリフレッシュ回路を具えている請求項１乃至４の何れか１項に記載のメモリデバイス。
  6. メモリユニットは自己スイッチングダイオードである請求項１乃至５の何れか１項に記載のメモリデバイス。
  7. 前記デバイスは複数の前記メモリユニットを具えている請求項１乃至６の何れか１項に記載のメモリデバイス。
  8. 複数のメモリユニットの状態を同時に読み出すため、読み出し回路は、複数の前記メモリユニットのそれぞれの第１及び第２基板領域に前記所定の電位差を印加するよう構成されている請求項７に記載のメモリデバイス。
  9. 前記複数のメモリユニットは、複数の行及び複数の列に配置されてメモリアレイを形成し、各メモリユニットの第１基板領域はそれぞれの行ラインに接続されると共に各メモリユニットの第２基板領域はそれぞれの列ラインに接続され、
    書き込み回路は、前記第１の電位差及び前記第２の電位差の少なくとも１つを与える様、第１の電圧を関連する列ラインに、そして第２の電圧を関連する行ラインに印加するよう構成され、前記第１及び第２の電圧は、アレイにおける残りのメモリユニットの状態を変更するには不十分である請求項７又は請求項８に記載のメモリデバイス。
  10. 読み出し回路は、列ラインの１つにセンス電圧を印加し、残りの列ラインには異なる一定の電圧を印加して、少なくとも１つのメモリユニットの状態を、該メモリユニットに接続された行ラインに接続された電流センス増幅器を用いて読み出すよう構成されている請求項９に記載のメモリデバイス。
  11. 前記少なくとも１つのメモリユニットは、書き込み回路及び読み出し回路に着脱可能に接続される請求項１乃至１０に記載のメモリデバイス。
  12. 電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能なメモリユニットに書き込みを行なう方法であって、
    メモリユニットを第１の状態に変更するため、メモリユニットの第１及び第２基板領域間に第１の電位差を印加することと、
    メモリユニットを第２の状態に変更するため、メモリユニットの第１及び第２基板領域に第２の異なる電位差を印加することと
    の少なくとも１つを含む方法。
  13. 電荷キャリアを有する基板と、該基板表面上に形成された絶縁部とを具え、該絶縁部の両側には第１及び第２基板領域が形成され、該第１及び第２基板領域は絶縁部によって形成された細長チャネルによって接続されているメモリユニットであって、前記第１及び第２基板領域間の所定の電位差でチャネルが第１及び第２基板領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２基板領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能なメモリユニットの読み出しを行なう方法であって、
    第１及び第２基板領域に前記所定の電位差を印加することと、
    メモリユニットの状態を読み出すことと
    を含む方法。
  14. メモリユニットの状態は、メモリユニットの第１及び第２基板領域間の電流の流れを示す信号を測定することによって読み出される請求項１３に記載の方法。
  15. 電圧源と、メモリユニットの第１及び第２基板領域間に電位差を印加するための電極とを具えているスキャニングデバイスであって、請求項１２及び請求項１３の少なくとも１つの方法を実行するよう構成されたスキャニングデバイス。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008544477A (ja) 2005-05-09 2008-12-04 ナノ イープリント リミテッド 電子デバイス
GB2462693B (en) * 2008-07-31 2013-06-19 Pragmatic Printing Ltd Forming electrically insulative regions
GB2467316B (en) 2009-01-28 2014-04-09 Pragmatic Printing Ltd Electronic devices, circuits and their manufacture
GB2473200B (en) 2009-09-02 2014-03-05 Pragmatic Printing Ltd Structures comprising planar electronic devices
GB2475561A (en) 2009-11-24 2011-05-25 Nano Eprint Ltd Planar electronic devices
GB2532895B (en) 2012-02-21 2016-07-13 Pragmatic Printing Ltd Substantially planar electronic devices and circuits
CN103219944B (zh) * 2013-04-23 2015-09-16 华南师范大学 一种基于低维半导体结构的倍频器
CN103489937B (zh) * 2013-10-11 2017-01-25 中国科学院半导体研究所 一种非对称沟道量子点场效应光子探测器
CN104112752B (zh) 2014-05-16 2017-03-08 华南师范大学 具有相位锁定功能的平面纳米振荡器阵列
FR3030886B1 (fr) * 2014-12-22 2017-03-10 Centre Nat Rech Scient Dispositif de modulation comportant une nano-diode

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6242569A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 電界効果型トランジスタ
EP0214047B1 (en) * 1985-08-20 1993-12-22 Fujitsu Limited Field effect transistor
US5596522A (en) * 1991-01-18 1997-01-21 Energy Conversion Devices, Inc. Homogeneous compositions of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
JPH07122660A (ja) * 1993-10-26 1995-05-12 Fujitsu Ltd 半導体記憶装置及びその情報記憶方法
JP2907128B2 (ja) * 1996-07-01 1999-06-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
US6141260A (en) * 1998-08-27 2000-10-31 Micron Technology, Inc. Single electron resistor memory device and method for use thereof
GB0109782D0 (en) * 2001-04-20 2001-06-13 Btg Int Ltd Nanoelectronic devices and circuits
WO2002091385A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
FR2838554B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant

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