JP2005322369A - マルチポートメモリ素子 - Google Patents
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Abstract
【解決手段】グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのノーマルバス接続手段と、グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのリダンダントバス接続手段と、エラーコラムの物理的な位置情報を備えるヒューズセット回路と、前記エラーコラムの物理的な位置情報に応答して、該当するエラーコラムに対応する前記ノーマルバス接続手段の出力及び前記リダンダントバス接続手段の出力を選択的に前記グローバルデータバスに接続するためのスイッチング手段とを備える。
【選択図】図6
Description
左側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムのI/OをディセーブルさせてリダンダントI/Oをその物理的な位置に転換するための情報を提供する左側コラムリダンダンシーアドレスヒューズセット回路/デコーダとから構成され、右側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムのI/OをディセーブルさせリダンダントI/Oをその物理的な位置に転換するための情報を提供する右側コラムリダンダンシーアドレスヒューズセット回路/デコーダとから構成されることを特徴とする半導体メモリ素子を提供する。
610 ポート/PR
Claims (8)
- グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのノーマルバス接続手段と、
グローバルデータバスと各バンク内のローカルデータバスとの間のデータ送受信のためのリダンダントバス接続手段と、
エラーコラムの物理的な位置情報を備えるヒューズセット回路と、
前記エラーコラムの物理的な位置情報に応答して、該当するエラーコラムに対応する前記ノーマルバス接続手段の出力及び前記リダンダントバス接続手段の出力を選択的に前記グローバルデータバスに接続するためのスイッチング手段と
を備えることを特徴とする半導体メモリ素子。 - 所定ビットのトランスファーバスに対応する所定個数のトランスファーラッチと、左側リダンダントトランスファーバス及び右側リダンダントトランスファーバスに対応するリダンダントトランスファーラッチから構成されたトランスファーラッチセットとを備える半導体メモリ素子において、
前記トランスファーラッチセットは、コラムリダンダント単位ブロックである左側ハーフブロック及び右側ハーフブロックに区分され、
左側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムのI/OをディセーブルさせてリダンダントI/Oをその物理的な位置に転換するための情報を提供する左側コラムリダンダンシーアドレスヒューズセット回路/デコーダとから構成され、
右側ハーフブロックは、所定個数のノーマルI/Oと1個のリダンダントI/Oとを入力される所定個数のスイッチブロックと、エラーコラムのI/OをディセーブルさせリダンダントI/Oをその物理的な位置に転換するための情報を提供する右側コラムリダンダンシーアドレスヒューズセット回路/デコーダと
から構成されることを特徴とする半導体メモリ素子。 - 各ハーフブロックは、
トランスファーバス対に接続され、所定ビットのノーマルI/Oを出力するためのノーマルトランスファーラッチセットと、一つのリダンダントトランスファーバス対に接続され、1ビットのリダンダントI/Oを出力するためのリダンダントトランスファーラッチと、
前記コラムリダンダンシーアドレスヒューズセット回路/デコーダから出力されたコラムリダンダントアドレスイネーブル信号及びコラムリダンダントアドレス信号、そして、リダンダンシーテストモードフラグ信号に応答して、それぞれ所定ビットのノーマルI/O及び1ビットのリダンダントI/Oを選択的に所定ビットのグローバルデータバスラインに出力するためのリダンダントI/Oスイッチング部と、
前記リダンダンシーテストモードフラグ信号に応答して、1ビットのリダンダントI/Oを1ビットのテストモードグローバルデータバスラインに出力するためのテストモードリダンダントI/Oスイッチング部と
を備えることを特徴とする請求項2に記載の半導体メモリ素子。 - 前記リダンダンシーテストモードフラグ信号は、
ヒューズセット回路内のヒューズをカッティングしない状態で、ヒューズをカッティングしたことと同じ状態を提供し、テストを可能にするテストモード信号であることを特徴とする請求項3に記載の半導体メモリ素子。 - リダンダントI/Oスイッチング部は、
電源電圧端及び第1ノードの間に接続され、前記コラムリダンダントアドレスイネーブル信号をゲートに入力される第1PMOSトランジスタと、
一方端子が接地電圧端に接続され、前記コラムリダンダントアドレス信号をゲートに入力される第1NMOSトランジスタと、
前記NMOSトランジスタと前記第1ノードとの間に接続され、前記コラムリダンダントアドレスイネーブル信号をゲートに入力される第2NMOSトランジスタと、
前記ノードn1に印加された信号を反転させるためのインバータと、
前記電源電圧端及び前記第1ノードの間に接続され、前記インバータの出力信号をゲートに入力される第2PMOSトランジスタと、
前記インバータの出力信号及び前記リダンダンシーテストモードフラグ信号を入力とする第1ノアゲートと、
前記第1ノードに流れる信号及び前記リダンダンシーテストモードフラグ信号を入力とする第2ノアゲートと、
前記ノーマルI/Oと前記グローバルデータバスとの間に接続され、前記第1ノアゲートの出力信号をゲートに入力される第3NMOSトランジスタと、
前記リダンダントI/Oと前記グローバルデータバスとの間に接続されて、前記第2ノアゲートの出力信号をゲートに入力される第4NMOSトランジスタMN14と
からなることを特徴とする請求項3に記載の半導体メモリ素子。 - ヒューズセット回路は、
電源電圧端に接続された複数のヒューズと、
互いに異なる組合のヒューズ接続を有する複数のコラムリダンダントアドレスブロックとを含んでなることを特徴とする請求項3に記載の半導体メモリ素子。 - 前記各コラムリダンダントアドレスブロックは、
一つのヒューズと接地電圧端との間に接続され、パワーアップ信号をゲートに入力される第1NMOSトランジスタと、
該当するヒューズに接続されたインバータと、
該当するヒューズと接地電圧端との間に接続され、前記インバータの出力信号をゲートに入力される第2NMOSトランジスタと
を含んでなることを特徴とする請求項6に記載の半導体メモリ素子。 - 前記デコーダ回路は、
第1コラムリダンダントアドレス信号YRA<3:4>に応答して、前記リダンダントアドレスイネーブル信号を復号化して、前記コラムリダンダントアドレスイネーブル信号YRAEN<0:3>を出力するための第1デコーダと、
第2コラムリダンダントアドレス信号YRA<0:2>を復号化して、前記コラムリダンダントアドレス信号を出力するための第2デコーダと
を含んでなることを特徴とする請求項3に記載の半導体メモリ素子。
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