JP4975322B2 - アクティブマトリクス型液晶表示装置およびその制御方法 - Google Patents

Description

本発明はアクティブマトリクス型液晶表示装置に関するものである。

アクティブマトリクス型液晶表示装置ではフレーム単位で画像表示が行われる。この場合、フレーム単位で各画素に対しては表示画像の明度や色合いに応じて画素電極と対向電極間スイッチング素子である薄膜トランジスタ(以下TFTと記す。)回路により電圧が印加される。

映像信号に従って画素に書き込まれた電荷は、TFTによって次のフレームデータが書き込まれるまで保持される。画素の電荷保持期間はTFTのゲート電圧が十分低い電位に保たれ、TFTを非導通状態とする。

しかしながら画面が高精細、大画面になると、短い時間に書き込むために、大きい書き込み能力を有するTFTが必要となって、そのときは連動的に大きなリーク電流になってしまい、画素電荷の保持能力を失ってしまう。そのような場合には、TFTのリークの最も少ない非導通電位を最適化してゲートに与え、画素電荷を十分安定に保持する必要が生じる。

また一方で、表示品質を向上させるため、フレーム毎に液晶に印加される電圧を反転させる交流駆動制御が行われるアクティブマトリクス型液晶表示装置ではフレーム単位で画像表示が行われる。この場合、フレーム単位で各画素に対しては表示画像の明度や色合いに応じて画素電極と対向電極間で薄膜トランジスタ回路により電圧が印加されるが、表示品質を向上させるため、フレーム毎に液晶に印加される電圧を反転させる交流駆動制御が行われる。

これは、液晶表示装置内で使用される絶縁膜にイオン系不純物が含まれ、液晶駆動のために電圧をかけると移動し、しかも電圧を切っても残ることにより、一種の残像現象を発生させて画質を劣化させるという問題に対処するため、液晶の駆動の正負を交番させることにより電荷を移動させないようにした制御方法である。

この交流駆動制御については、従来種々のものが提案されており、フレーム全体の極性をフレーム毎に反転させるフレーム間交流、行または列ごとに反転させる行間交流または列間交流、千鳥配列状の単位で反転させる行列間交流（ドット反転）などがある。

これらの反転は、共通電極にＤＣ電位を与え、ソース信号として正極性と負極性の交番する駆動電圧を与えることで実現できるが、信号のダイナミックレンジが広いため、駆動回路の耐圧が必要となる上、消費電力が大きい。

このため、従来、共通電極の電位を変動させて画素電位に交流化振幅成分を上乗せさせるか、あるいは補助容量線を設け、該補助容量線を変動させて、画素電位に交流化成分を上乗せするか、または隣接するゲート線上に補助容量を設置して、該隣接ゲート線の電位を変動させて、画素電位に交流化成分を上乗せして供給することにより、消費電力を低減させることができる。

補助容量線を設けた例は、特開２００３−１５０８０号公報（特許文献１）に開示されており、特にその図９に示されたアクティブマトリクス型表示装置では、行列間交流を実現している。
特開２００３−１５０８０号公報

ところで、画素の充電とその電荷保持を担当する薄膜トランジスタ(TFT)のリーク特性に関しては、最小リークを与えるゲートバイアスが存在する。図１はこのようなゲートバイアスとリーク電流との概略的関係を表しており、横軸はゲート電圧、縦軸はリーク電流を示している。図１を参照すると、最小リークを与えるゲートバイアスが存在することがわかる。このように、リーク電流に関しては、底ピークのあるリーク曲線が一般的である。

この場合、従来のように、1個のTFTに1個のバイアスしか与えられない場合には、高電位のリークを最小にすると、低電位でのリークが増え、逆に低電位のリークを最小にすると、高電位でのリークが増えるという問題がある。

一方、図２に示すように常に最小リークバイアスを実現するように駆動すると、正極性と負極性とで十分な振幅をとることができない。これを解決するため、正極性と負極性のいずれの場合も十分な振幅を確保するには、図３に示すように、高位の電荷の保持の場合と、低位の電荷の保持の場合に応じて異なる最適な電荷保持用ゲートバイアス電位を与えることが望ましい。

しかしながら、これを実現しようとすると、ゲート駆動信号に大振幅を必要とし、高電圧での駆動となるため、リーク電流が大きくなって消費電力が増加し、またリーク電流により画質への影響も避けられない。

本発明はこのような問題を解決するためになされたもので、特に、リーク電流が少なくて消費電力が少なくて済み、かつ画質も良好なアクティブマトリクス型液晶表示装置およびアクティブマトリクス型液晶表示装置の制御方法を提供することを目的とする。

本発明にかかるアクティブマトリクス型液晶表示装置によれば、
マトリクス状に配設され、それぞれ画素容量を持つ液晶素子を有する複数の画素部を備えた画素アレイと、
前記画素アレイの複数の行単位に設けられ、独立に制御される第１及び第２のゲート線と、
前記画素アレイの複数の列単位に設けられ、正負各極性の信号が正負の書き込みに応じて供給されるソース線とを備え、
前記画素部は、画素電極と前記ソース線とを選択的に接続し、前記第１及び第２のゲート線にそれぞれのゲートが接続され、かつ直列接続された複数のトランジスタであって、トランジスタは前記第１のゲート線にゲートが接続される第１のトランジスタ群と、前記第２のゲート線にゲートが接続される第２のトランジスタ群を含み、
前記第１のゲート線と前記第２のゲート線には、互いに異なるトランジスタ非導通選択電位が供給され、
前記第１のゲート線には画素電極電位が正極性に保持されている場合に画素電荷の最小漏洩となる電位近傍の電位が与えられ、前記第２のゲート線には画素電極電位が負極性に保持されている場合に画素電荷の最小漏洩となる電位近傍の電位が与えられ、
前記画素容量と前記第１及び第２のゲート線にそれぞれのゲートが接続され、かつ直列接続された前記第１及び第２のトランジスタのうち前記液晶素子に最も近いトランジスタのゲートが接続されるゲート線と液晶素子間に接続され、前記画素容量と所定の比例関係にある補助容量を備えたキックバック用容量素子をさらに備え、前記キックバック用容量素子に蓄積された電荷によるキックバックを利用して逆極性書き込みを行っていることを特徴とする。

本発明にかかるアクティブマトリクス型液晶表示装置およびその制御方法によれば、第１及び第２のゲート線を備え、液晶駆動回路はこれらのゲート線にそれぞれゲートが接続された、直列接続された第１及び第２のトランジスタよりなり、第１のゲート線で供給される第１の信号で第１のトランジスタが最小のリーク電流で正極性駆動を行い、第２のゲート線で供給される第２の信号で第２のトランジスタが最小のリーク電流で負極性駆動を行うように制御が行われるため、リーク電流を常に最小値にすることができる。

また、本発明にかかるアクティブマトリクス液晶表示装置によれば、複数のゲート線にそれぞれのゲートが接続され、かつ直列接続された複数のトランジスタおよび前記複数のトランジスタのうち最も前記液晶素子に近いトランジスタのゲートが接続されるゲート線と液晶間に接続された、キックバック用容量素子とを備えているため、このキックバック用容量素子に蓄積された電荷によるキックバックを利用して逆極性書き込みを行っている。したがって電圧の変動幅を減少させることができ、かつゲートバイアスを適当に選択することにより、リーク電流を減少させることができる。

このリーク電流が少ないことは、ある画像状態を保持する時間が長くなり、逆に輝度変化が少なくなってフリッカが少なくなり、画質の向上を図ることができる。特に行列間交流も容易にできるため、フリッカはさらに抑えることができる。

また状態保持のための保持容量Ｃｓを小さくでき、かつ書き込み時間も短くてすむ。

特に将来の多行高精細化パネルにおいては、リークを制御することが困難になることが予想されるため、よりリークの少ないパネルが望まれるが、本発明はこの要求にも合致する。

以下、本発明にかかるアクティブマトリクス型液晶表示装置の実施の形態のいくつかを詳細に説明する。

図４は、本発明の第１の実施の形態にかかるアクティブマトリクス型液晶表示装置の概略構成を示す回路図である。

この回路では、液晶素子ゲート線はＧａ、Ｇｂの２本が行方向に平行に配置されており、これに直交してソース線Ｓが配置されており、これらの交点部に液晶素子ＬＣが設けられている。そしてこの液晶素子ＬＣの一端（ドレイン）とソース線Ｓ間に２つのｎチャネルトランジスタＴａおよびＴｂが直列に接続されており、トランジスタＴａのゲートはゲート線Ｇａに、トランジスタＴｂのゲートはゲート線Ｇｂにそれぞれ接続されている。したがって、画素側のトランジスタTbはソース線側のトランジスタＴａと直列接続で組み合わされていることから、画素に対してのソースデータ書き込み制御の際にANDゲートとして機能する。液晶素子ＬＣの他端は共通電極ＣＭに接続されている。液晶素子ＬＣは画素容量Ｃｐｘを有している。

図５はゲート線Ｇａ、Ｇｂに印加されるゲート信号波形を示す波形図である。図示されているように、正極性駆動および負極性駆動は基準レベルから同じ振幅で行われるが、正極性駆動を行うためにゲート線Ｇａに供給される電圧波形は、その低電位値が基準レベルよりも最小リークゲートバイアスに相当する分だけ低い値となっており、負極性駆動を行うためにゲート線Ｇｂに供給される電圧波形は、その低電位値が負極性駆動の最低値よりも最小リークゲートバイアスに相当する分だけ低い値となっている。

このように、画素に保持される電荷の正極性駆動時、負極性動時のいずれの場合でも、TFTのリークを最小にできる電位の近傍に、それぞれのゲート信号の低電位を設定している。

これを実現するためには、ゲートの低電位の最適値を2種類とする必要があるため、図４に示すようにTFTを2個、直列に接続し、それぞれのTFTにはそれぞれ低位の画素電位と高位の画素電位をもっとも良く保持できるゲートバイアス電位、すなわち異なるゲートの底電位にバイアスするような駆動波形を供給する。

これにより、高電位および低電位のいずれの場合でも最小のリークで電荷を保持することが可能となる。

図６は本発明の他の実施の形態にかかるアクティブマトリクス型液晶表示装置の一画素分の構成を示す回路図である。

図６から明らかなように、液晶素子ゲート線はＧａ、Ｇｂの２本が行方向に平行に配置されており、これに直交してソース線Ｓが配置されており、これらの交点部に液晶素子ＬＣが設けられている。そしてこの液晶素子ＬＣの一端（ドレイン）とソース線Ｓ間に２つのｎチャネルトランジスタＴａおよびＴｂが直列に接続されており、トランジスタＴａのゲートはゲート線Ｇａに、トランジスタＴｂのゲートはゲート線Ｇｂにそれぞれ接続されている。したがって、画素側のトランジスタTbはソース線側のトランジスタＴａと直列接続で組み合わされていることから、画素に対してのソースデータ書き込み制御の際にANDゲートとして機能する。液晶素子ＬＣの他端は共通電極ＣＭに接続されている。

また、液晶素子ＬＣは画素容量Ｃｐｘを有しているが、これは、純粋の液晶容量Ｃｌｃとその他の容量Ｃｓの合計である。また、ドレイン端子とゲート線Ｇｂとの間には、補助容量であってかつキックバック効果を発揮させる容量Ｃｇｄが接続されている。

ここで用いられるトランジスタTa、Tbはa-Si型TFTや、LTPS型TFTであるが、それらのトランジスタのゲート・ソース電圧と、ドレイン電流の関係は、前述したように図１に示される。このようにこれらのトランジスタは最小リーク電流を供給するある特定のゲート・ソース電位を持っているのが一般的であるので、トランジスタTaとTbにはそれぞれのゲートに異なる非導通バイアス電圧を印加し、たとえばTaには、画素に正極性のデータが書き込まれている場合に、それらの電位に対してリークが最小となるような非導通バイアス電位を与え、たとえばTbには、画素に負極性のデータが書き込まれている場合に、それらの電位に対してリークが最小となるような非導通バイアス電位を与える。

以上の構成において、トランジスタＴａは通常のスキャン駆動が行われることにより、ソース・バスバス上のデータを画素に選択的に書き込む作用を行う。このようにトランジスタＴａのゲートに与えられるロウレベルは、画素の正極性データの平均的レベルを最も効果的に保持できる最適な電位となっている。

一方、トランジスタＴｂは容量Ｃｇｄを通じて、画素電極電位を下方にシフトして交流化の振幅成分を重畳させるキックバック作用を行う。さらには、トランジスタTbのゲートに与えられるロウレベルは、画素の負極性データの平均的レベルを最も効果的に保持できる最適な電位となっている。

次にこの回路の動作を図７を参照して説明する。図７はこの構成中の主要な電位の変化を示すグラフであり、理解を容易にするため、複数の線を時間軸とレベルを合わせて重ね合わせて表している。

ソース線には、正負の極性の信号が、同じダイナミックレンジ内で逆極性方向信号として与えられる。

ゲート線ＧａおよびＧｂのレベルは最高値はほぼ同じであるが、最低値はいずれも液晶の反転のセンターレベルよりも低く、ゲート線Ｇａの最低レベルＶｇａｂとゲート線Ｇｂの最低レベルＶｇｂｂとの関係は、
Ｖｇａｂ＞Ｖｇｂｂ
である。

正極性書き込み時には、まずソース線データＶｐが最低値Ｖｐｂから最高値Ｖｐｔの範囲にあり、ゲート線電圧Ｖｇｂと他のゲート線電圧Ｖｇａを上昇させ、それぞれ最高レベルＶｇａｔおよびＶｇｂｔが同時に存在するようにする。これにより２つのトランジスタはオンとなって導通し、ソース線データは液晶素子に書き込まれる。トランジスタTbは、この書込みが終了しても次に負極性データが書き込み終わるまで、ハイレベルが保持される。

以上の動作により、ドレインレベルにはソース線上の正極性データ電圧がかきこまれる。図2では書き込まれるデータが最も正極で高いレベルVptの場合を示している。ゲート線Ｇaの電位はＶｇａｔはパルス状になるように所定時間後に下降するので、この立下がりでドレイン電圧はわずかに低下するものの、そのレベルを画素ドレイン正極性レベルＶｄｔとして維持される。

次に負極性書き込み時には、ソース線データを負側最高値Ｖｎｔから最低値Ｖｎｂの範囲で供給し、ゲート線ＧａのレベルＶｇａをパルス状にＶｇａｂから最高値Ｖｇａｔに上昇させ、画素に新たな負極性のデータを書き込み、ついで書き込み終了後に下降させ、続いて遅れてゲート線ＧｂのレベルをＶｇｂｔからＶｇｂｂに下降させる。ドレインレベルには負極性データが書き込まれているが、その負極性データの書き込み終了と同時またはやや遅れて容量Ｃｇｄを通じたゲート信号Gb によるキックバック効果により、画素電位が大きく負方向にシフトされ、負極の駆動レベルＶｄｂに自動設定される。図７では書き込まれるデータが最も負極で低いレベルVｎｂの場合を示している。

このように、２本のゲート線ＧａおよびＧｂのレベル制御およびソースデータの供給のタイミングを適切に行うことにより、ソース線への印加電圧を大きくとることなく、ドレイン電圧を反転駆動させることができる。

ここで、キックバック用の容量がどのような値になるべきかについて検討する。より単純化のため、画素容量Ｃｐｘは液晶容量Ｃｌｃのみであるとする。 この前提でのレベル変化は図８に示され、図７と比較すると、ゲート信号Gaによる小さいキックバック効果のドレイン電圧の細かい変化は無視しているが、安定化した電圧に関してはほぼ同じとなっている。

まず、ゲートＧｂの電圧はトランジスタＴｂをリークなしの状態に維持する必要があるため、
Ｖｇｂｂ≦Ｖｄｂ−Ｖｔｈ （１）
である必要がある。ここで、Ｖｔｈはドレイン電位からトランジスタに最適オフ状態に至るマージンである。

次に、トランジスタＶｂのゲートでの電圧の振れはドレインのレベルシフトを最適に行わせるものでなければならないことから、次の関係が成立する。
(Vgbt-Vgbb)cgd/(Cgd+Cpx) = Vnb-Vdb （２）

さらに、液晶セルの設計上からドレインレベルの振れが光学上の要求を満たす必要がある。この振れは
Vdt-Vdb = Vdpp （３）
と定義される。

また、トランジスタＴｂは、画素にデータを書き込むのに十分高い電圧を持つ必要があることから、
Vgbt > Vpt+Vth’ （４）
の関係を満たす必要がある。ここでVth’はトランジスタのオン状態に対するマージンである。

ここで、次のような具体的な数値を仮定する。
Vdc= 0 (V)
Vpt = Vnt = 4 (V)
Vpb = Vnb = 0 (V)
Vth = 3 (V), Vth’ = 3 (V)
とすれば、
Vgat = Vgbt = 7 (V)
Vgab = - 3 (V)
Vdpp = 8 (V)
Vgbb = - 7 (V)
であるから、 (2)式に当てはめると、
14Cgd/(Cgd+Cpx) = +4 (V)
Cgd/(Cgd+Cpx) = 4/14 = 4/(4+10)
となり、
Cgd : Cpx = 4 : 10 = 2 : 5
の関係が得られる。したがって、キックバック用の容量は液晶容量の２／５とし、このような値に補助容量Cgdを設計すればよいことがわかる。

以上の例では、画素容量Cpxのみを考慮して、その他の第2の補助容量を特に設けない前提で説明したが、第2の補助容量Ｃｓをさらに設けることもできる。

補助容量を用いる駆動方法としてはCC（Capacitor-Coupling）駆動方法が知られている。

この場合、補助容量を構成し接続する形式には、2種類あり、その一つは専用のCsラインをゲート線と平行に形成してその線上にCsを作る方法であり、他のひとつは、ゲート線自体の上にCsを作る方法である。

さらにゲート線上に作る方法には2種類あって、次の行のゲート線の上に作る方法、前の行のゲート線の上に作る方法が知られており、このようなCsを利用することにより、ソース振幅が正極、負極の十分な振幅を持っていなくても、交流化を達成することができる。

さらに、この補助容量を画素自身のゲート線の上に形成することができる。

これにより、補助容量のための専用領域が不要となり、開口率を向上させることができる。

補助容量を設けた場合には、通常スキャン用途のトランジスタＴａのゲート電圧のロウレベルを比較的高くすることができ、ゲートのスキャン振幅が小さいので、スキャン・トランジスタの設計が容易になり、低消費電力化が可能となる。

また、次の行のトランジスタTaのゲート線を、補助容量Ｃｓの対向電極として用いることができ、それにより画素の開口率を大きく取ることが可能となる。

この場合は、電荷保持用途の補助容量としては、2個の補助容量CgdとCｓの合成容量として機能するが、キックバック用途の容量としてはCgdのみが関与するので、互いの値の受け持ちあいから、比較的自由な補助容量値Cgdの設計ができる。

また、次の行のトランジスタTaのゲート線を、第2の補助容量Ｃｓの対向電極として用いることができ、それにより画素の開口率を大きく取ることが可能となる。

以上説明したように、この実施の形態にかかる液晶表示装置では、画素の負極駆動レベルは、トランジスタTbのゲートのロウレベルによって低リークに保持される。すなわち、正極駆動レベルはトランジスタTaのゲートのロウレベルで保持される。このことは、TFT特有の負電位オーバー・バイアスのリーク電流増大問題から免れるべく、最小リークを与えるバイアス電位をドレインの極性電位に応じて配分できることを意味する。

また、この方式によって、コモン電極の反転をすることなく、ソースデータを通常駆動電圧振幅の半分にできるため、低消費電力化を図ることができる。同様にソース駆動回路も低電圧で低コストになる。

さらに、特別な補助容量Csの形成、補助容量用の配線、補助容量反転用の電源等が不要となるため、回路規模を小さくすることができ、コストを低減させることができる。

さらに、トランジスタＴｂのゲート線は通常より大きいめの振幅で駆動されるものの、2フレームに１周期のサイクルであり、Taは通常より小さい振幅で駆動されるため、の従来技術の専用Cs線を設置する駆動に比較しても、消費電力が増大することもない。

このように、リーク電流の減少と消費電力の低減を実現できる。

図９は図１に示した構成を用いて行間交流制御を行う構成を示す概略回路図である。

この実施例では、ＰＸｍｎからＰＸ（ｍ＋１）（ｎ＋１）までの４つの画素分を示しているが、各画素は図１に示した画素構成を有している。

この実施例では、行単位で正極性書き込みと負極性書き込みを行うことにより、行間交流を実現することができる。すなわち、あるフレームでは画素ＰＸｍｎとＰＸ（ｍ＋１）ｎでは図２の前半の動作を行って正極性の書き込みを行い、次の行の画素ＰＸｍ（ｎ＋１）とＰＸ（ｍ＋１）（ｎ＋１）では図２の後半の動作を行って逆極性の書き込みを行い、次のフレームでは逆の動作を行う。

図１０は行列間交流（ドット反転）を実現する構成を示す概略回路図であり、図９に示した実施例とは、隣接列の画素部におけるトランジスタおよび液晶は、次の行のケート線に接続された点で異なる。

すなわち、ｎ行に着目すると、m列ｎ行の画素ＰＸｍｎでは図９の場合と同様に第１のトランジスタＴａのゲートは第１のゲート線Ｇａｎに、第２のトランジスタＴｂのゲートは第２のゲート線Ｇｂｎに接続されているが、隣接列の（ｍ＋１）列ｎ行の画素ＰＸ（ｍ＋１）ｎでは、第１のトランジスタＴｃのゲートは隣接行の第１のゲート線Ｇａｎ＋１に、第２のトランジスタＴｄのゲートは隣接行の第２のゲート線Ｇｂｎ＋１に接続され、キックバック用の容量もゲート線Ｇｂｎ＋１に接続されている。以下同様の接続が全体に繰り返される。

この構成によれば、隣接列の画素は次の行のゲート線に接続されている。行方向に見ていくと、１画素ずつ正極性書き込みと負極性書き込みが交番して行われる。このとき、次の行では正極性書き込みと負極性書き込みが逆転する。

次のフレームではこれらの極性が全く反転されるので、簡単な構成により行列間交流を実現することができる。

図１１は、ゲート線を３本一組とした構成を示す概略回路図である。

図１１を参照すると、ｎ行の画素については、すべてのトランジスタＴａのゲートは第１のゲート線Ｇａｎに接続されているが、第２のトランジスタＴｂのゲートおよびキックバック用容量の他端は列ごとに第２のゲート線Ｇｂｎと第３のゲート線Ｇｃｎの間で交番するように接続されている。

次の（ｎ＋１）行では、列毎の接続関係が逆になり、同一列で見ると、第２のトランジスタＴｂのゲートが第２のゲート線Ｇｂｎに接続された行の次の行では、第２のトランジスタＴｂのゲートは第３のゲート線Ｇｃｎに接続され、以下全体に同様の接続が行われている。

したがって、３本のゲート線を適宜制御することにより、行列間交流を実現することができる。

以上説明した実施例は限定的に解釈されるべきではなく、当業者の通常の知識で想到できるあらゆる実施態様も本発明の実施と解釈される。

ゲートバイアスとリーク電流との関係を表わすグラフである。 一定振幅内で正負両極性駆動を行う場合を示す説明図である。 正極性駆動と負極性駆動でゲートレベルを変える制御方法を示す説明図である。 本発明にかかるアクティブマトリクス型液晶表示装置の第１の実施の形態の一画素分の構成を示す回路図である。 図４に示した装置に供給されるゲート信号波形を示す波形図である。 本発明にかかるアクティブマトリクス型液晶表示装置の第２の実施の形態の一画素分の構成を示す回路図である。 図６の構成中の主要な電位の変化を示すグラフである。 画素容量Ｃｐｘは液晶容量Ｃｌｃのみと仮定した場合の主要な電位の変化を示すグラフである。 図１に示した構成を用いて行間交流制御を行う構成を示す概略回路図である。 行列間交流（ドット反転）を実現する構成を示す概略回路図である。 ゲート線を３本とした場合の構成を示す概略回路図である。

符号の説明

Ｃｇｄ ゲート-ドレイン間容量
Ｃｌｃ 液晶容量
Ｃｐｘ 画素容量
Ｇａ、Ｇｂ ゲート線
ＰＸ 画素部
Ｓ ソース線
Ｔａ、Ｔｂ トランジスタ

Claims (5)

1. マトリクス状に配設され、それぞれ画素容量を持つ液晶素子を有する複数の画素部を備えた画素アレイと、
   前記画素アレイの複数の行単位に設けられ、独立に制御される第１及び第２のゲート線と、
   前記画素アレイの複数の列単位に設けられ、正負各極性の信号が正負の書き込みに応じて供給されるソース線とを備え、
   前記画素部は、画素電極と前記ソース線とを選択的に接続し、前記第１及び第２のゲート線にそれぞれのゲートが接続され、かつ直列接続された複数のトランジスタであって、トランジスタは前記第１のゲート線にゲートが接続される第１のトランジスタ群と、前記第２のゲート線にゲートが接続される第２のトランジスタ群を含み、
   前記第１のゲート線と前記第２のゲート線には、互いに異なるトランジスタ非導通選択電位が供給され、
   前記第１のゲート線には画素電極電位が正極性に保持されている場合に画素電荷の最小漏洩となる電位近傍の電位が与えられ、前記第２のゲート線には画素電極電位が負極性に保持されている場合に画素電荷の最小漏洩となる電位近傍の電位が与えられ、
   前記画素容量と前記第１及び第２のゲート線にそれぞれのゲートが接続され、かつ直列接続された前記第１及び第２のトランジスタのうち前記液晶素子に最も近いトランジスタのゲートが接続されるゲート線と液晶素子間に接続され、前記画素容量と所定の比例関係にある補助容量を備えたキックバック用容量素子をさらに備え、前記キックバック用容量素子に蓄積された電荷によるキックバックを利用して逆極性書き込みを行っていることを特徴とするアクティブマトリクス型液晶表示装置。
2. 前記補助容量は、当該画素に対して設けられた前記第１及び第２のゲート線上に形成されたことを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
3. 前記第１のトランジスタは正極性書き込み時に前記第１のゲート線によりバイアスされ、前記第２のトランジスタは逆極性書き込み時に前記第２のゲート線によりバイアスされることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
4. 前記キックバック用容量素子は、その値が、前記第２のゲート電圧の降下振幅を該画素電極電位に伝達する際に、画素電極電位が交流化のための極性反転振幅を与えるべく設定されていることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
5. 前記ソース線に供給されるデータは、正極性書き込み時の低レベルと負極性書き込み時の高レベル、正極性書き込み時の高レベルと負極性書き込み時の低レベルがそれぞれほぼ等しく設定されたことを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。

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