JP4968910B2 - ビット同期回路 - Google Patents
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Description
請求項2にかかる発明は、請求項1に記載のビット同期回路において、前記積分回路を、前記予め決められた数と同じタップ数で、遅延回路の遅延時間がビット周期であるようなFIRフィルタに置き換えたことを特徴とする。
請求項3にかかる発明は、請求項1に記載のビット同期回路において、前記積分回路は、データ判定後の信号からデータの変化の有無を堆定した結果に応じて、データが変化するときのみ積分処理を行うことを特徴とする。
請求項4にかかる発明は、請求項1、2又は3に記載のビット同期回路において、前記絶対値回路を、二乗処理のような入力の大きさに対応する量を求める回路に置き換えたことを特徴とする。
図1は、本発明の第1の実施例のビット同期回路34Aの構成例を示すブロック図である。図1におけるビット同期回路34Aは、図7のFSK復調回路内のビット同期回路34として使用され、入力端子11、相関回路12、絶対値回路13、積分回路14、ピーク判定回路15、ビット同期カウンタ16、出力端子17より構成される。
図3は、本発明の第2の実施例のビット同期回路34Bの構成例を示すブロック図である。図3において、14AはFIRフィルタであり、図1と同じ構成要素には同一の参照符号が付されている。
図6は、本発明の第3の実施例のビット同期回路34Cの構成例を示すブロック図である。図6において、18は判定データ端子、14Bは積分回路であり、図1と同じ構成要素には同一の参照符号が付されている。
21:入力端子、221、222:遅延回路、23:加算回路、24:出力端子
31:入力端子、32:FM検波回路、33:サンプリング・極性判定回路、34、34A,34B,34C,34D:ビット同期回路、35:積分回路、36:判定回路、37:出力端子
41:入力端子、42:相関回路、43:閾値判定回路、44:出力端子
51:入力端子、521,522,・・・,527:遅延回路、530,531,・・・,537:係数乗算回路、54:加算回路、55:出力端子
Claims (4)
- FSK変調信号の周波数情報を振幅情報に変換するFM検波回路と、該FM検波回路の出力をサンプリングかつ極性判定することで2値ディジタル信号に変換するサンプリング・極性判定回路と、該サンプリング・極性判定回路の出力からビット同期点を表す信号を出力するビット同期回路と、該ビット同期回路から出力されるビット同期点を表す信号に基づきビット周期に対応する期間だけ前記サンプリング・極性判定回路の出力を積分する積分回路と、該積分回路の出力を閾値判定してデータを復元する判定回路とを含むFSK復調回路に用いる前記ビット同期回路において、
前記サンプリング・極性判定回路の出力とデータの変化点付近の信号との相関を計算する相関回路と、該相関回路の出力の絶対値を出力する絶対値回路と、該絶対値回路の出力を予め決められた数のデータ周期分だけデータ周期内の時間位置を合わせて積分する積分回路と、該積分回路の出力のピーク位置から前記ビット同期点を求めるピーク判定回路とを有することを特徴とするビット同期回路。 - 請求項1に記載のビット同期回路において、
前記積分回路を、前記予め決められた数と同じタップ数で、遅延回路の遅延時間がビット周期であるようなFIRフィルタに置き換えたことを特徴とするビット同期回路。 - 請求項1に記載のビット同期回路において、
前記積分回路は、データ判定後の信号からデータの変化の有無を堆定した結果に応じて、データが変化するときのみ積分処理を行うことを特徴とするビヅト同期回路。 - 請求項1、2又は3に記載のビット同期回路において、
前記絶対値回路を、二乗処理のような入力の大きさに対応する量を求める回路に置き換えたことを特徴とするビット同期回路。
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