JP4957040B2 - 半導体装置、および半導体装置の製造方法。 - Google Patents
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本発明の半導体装置の製造方法は、ゲート電極をシリサイドで構成する半導体装置の製造方法であって、n型不純物を有するポリシリコンからなるゲート電極の上部をコバルトシリサイド化する第1の工程と、前記第1の工程の後に、前記ゲート電極をニッケルフルシリサイド化する第2の工程とを有する。
本発明の半導体装置は、部がコバルトシリサイドである、NiSi 2 からなるn型MOSの第1のニッケルフルシリサイドゲート電極と、ゲート電極全てがニッケルシリサイドである、NiSiからなるp型MOSの第2のニッケルフルシリサイドゲート電極とを有する。
次いで、ソース・ドレイン領域7aおよび7bにシリサイドを自己整合的に形成する。この形成方法は、CVD法やスパッタリング法を用いて全面に、高温の熱処理に耐性のあるコバルト膜といった金属膜を堆積したあと、700℃程度の熱処理を行うことによってソース・ドレイン領域をシリサイド化する。次いで、未反応の金属膜を、例えば硫酸過水等の薬液処理により選択的に除去する。これより、ソース・ドレイン領域7aおよび7bには、自己整合的にシリサイド化されたソース・ドレイン領域8aおよび8bが形成される。このとき、ゲート電極3aおよび3b上には窒化シリコンのハードマスク4aおよび4bがあるので、ゲート電極3aおよび3b上部はシリサイド化されない。
第1のゲート電極上部をコバルトシリサイド化する第1の工程と、
前記第1のゲート電極、および第2のゲート電極をニッケルフルシリサイド化する第2の工程と
を有することを特徴とする半導体装置の製造方法。(1)
(付記2)付記1に記載の半導体装置の製造方法であって、
第1の絶縁膜、前記第1のゲート電極もしくは前記第2のゲート電極が形成されるポリシリコン層、およびマスク層がこの順に積層された積層体を、第2の絶縁膜で覆う第3の工程と、
前記第2の絶縁膜を、前記第2の絶縁膜に対して所定のエッチング選択比を有する第3の絶縁膜で覆う第4の工程と、
平坦化法により、前記ポリシリコン層が露出しない位置まで、前記第3の絶縁膜、前記第2の絶縁膜、および前記マスク層の一部とを除去する第5の工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる第6の工程と
を有することを特徴とする半導体装置の製造方法。(2)
(付記3)付記2に記載の半導体装置の製造方法であって、
前記第2の絶縁膜の膜厚が、前記ポリシリコン層よりも厚いことを特徴とする半導体装置の製造方法。(3)
(付記4)上部がコバルトシリサイドである第1のニッケルフルシリサイドゲート電極と、
ゲート電極全てがニッケルシリサイドである第2のニッケルフルシリサイドゲート電極と
を有する半導体装置。(4)
(付記5)付記4に記載の半導体装置であって、
前記第1のニッケルフルシリサイドゲート電極がn型MOSのゲート電極であって、前記第2のニッケルフルシリサイドゲート電極がp型MOSのゲート電極であることを特徴とする半導体装置。(5)
(付記6)付記1に記載の半導体装置の製造方法であって、
前記第1のゲート電極がn型MOSのゲート電極であって、前記第2のゲート電極がp型MOSのゲート電極であることを特徴とする半導体装置の製造方法。
前記第3の工程に先立って、前記第1のゲート電極、および前記第2のゲート電極の側壁に接する部位にゲート側壁を形成する第7の工程と、
前記マスク層および前記ゲート側壁をマスクとして、ソース領域、およびドレイン領域に対応する部位を、それぞれシリサイド化する第8の工程と
を有することを特徴とする半導体装置の製造方法。
前記第8の工程のシリサイド化が、コバルトシリサイド化であることを特徴とする半導体装置の製造方法。
2a、2b:ゲート酸化膜
3a、3b:ポリシリコンゲート電極
4a、4b:ハードマスク
5a、5b:エクステンション領域
6a、6b:サイドウォール
7a、7b:ソース・ドレイン領域
8a、8b:シリサイド化されたソース・ドレイン領域
9a、9b:ストッパー膜
10a、10b、11:酸化シリコン膜
12:コバルトシリサイド層
13:シリコンの組成比が大きいニッケルフルシリサイドゲート電極
14:シリコン:ニッケル=1:1のニッケルフルシリサイドゲート電極
Claims (5)
- ゲート電極をシリサイドで構成する半導体装置の製造方法であって、
ポリシリコンからなるn型MOSの第1のゲート電極の上部をコバルトシリサイド化する第1の工程と、
前記第1の工程の後に、前記第1のゲート電極、およびポリシリコンからなるp型MOSの第2のゲート電極をニッケルフルシリサイド化する第2の工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
前記第1の工程の前に、
第1の絶縁膜、第1のゲート電極もしくは第2のゲート電極が形成されるポリシリコン層、およびマスク層がこの順に積層された積層体を、第2の絶縁膜で覆う第3の工程と、
前記第2の絶縁膜を、前記2の絶縁膜に対して所定のエッチング選択比を有する第3の絶縁膜で覆う第4の工程と、
平坦化法により、前記ポリシリコン層が露出しない位置まで、前記第3の絶縁膜、前記第2の絶縁膜、および前記マスク層の一部とを除去する第5の工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる第6の工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法であって、
前記第2の絶縁膜の膜厚が、前記ポリシリコン層よりも厚いことを特徴とする半導体装置の製造方法。 - 上部がコバルトシリサイドである、NiSi 2 からなるn型MOSの第1のニッケルフルシリサイドゲート電極と、
ゲート電極全てがニッケルシリサイドである、NiSiからなるp型MOSの第2のニッケルフルシリサイドゲート電極と
を有することを特徴とする半導体装置。 - ゲート電極をシリサイドで構成する半導体装置の製造方法であって、
n型不純物を有するポリシリコンからなるゲート電極の上部をコバルトシリサイド化する第1の工程と、
前記第1の工程の後に、前記ゲート電極をニッケルフルシリサイド化する第2の工程と
を有することを特徴とする半導体装置の製造方法。
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