JP3744867B2 - データ保持回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ラッチ回路などのデータ保持回路に関し、特にα線や中性子によるソフトエラーの発生を低減したデータ保持回路に関する。
【０００２】
従来から宇宙空間や航空機などで使用される半導体装置では、α線や中性子などの放射線によるソフトエラーの発生が問題とされてきた。近年、半導体装置の高集積化及び低電圧化が進められており、それに伴って地上で使用される半導体装置でも放射線によるソフトエラーの発生が無視できなくなってきた。
【０００３】
【従来の技術】
図１は、０．３５μｍの線幅で製作した３．３Ｖで動作するラッチ回路での、臨界電荷量に対するα線及び中性子によるソフトエラー率を示す図である。ソフトエラー率は、１ＦＩＴ＝１エラー／１０9デバイス・時間で表される。図示のように、臨界電荷量が７５ｆＣ以下ではα線によるソフトエラーの発生頻度が高く、臨界電荷量が７５ｆＣ以上では中性子によるソフトエラーの発生頻度が高い。０．３５μｍの線幅で３．３Ｖで動作するラッチ回路の臨界電荷量は約１５０ｆＣであり、主として中性子によるソフトエラーが問題になる。宇宙機器や航空機内で使用される機器ではソフトエラーの問題が出ており、例えば航空機上での心臓ペースメーカの故障率の増加が報告されている。今後半導体装置の一層の微細化が進めば、地上で使用される半導体装置でも放射線によるソフトエラー発生率の増加が懸念され、その影響が無視できなくなることは明らかである。また、中性子だけでなくα線によるソフトエラーも問題になると予想される。このようなことを背景として、様々な分野の半導体装置でソフトエラー対策が必要になってきている。
【０００４】
メモリなどでは、冗長ビットを持たせてソフトエラー発生を検出したり補正することが行われているが、論理回路においてもソフトエラー対策が求められている。論理回路においてソフトエラーの影響が大きいのはラッチ回路などのデータ保持回路である。組合せ回路のデータなどは一時的にデータが反転しても前段のデータが反転しない限り再び元のデータに戻るので影響の範囲は制限されるが、保持されているデータが反転してそのまま保持されると、反転したデータが伝播して広い範囲に影響することになる。このため、特にデータ保持回路のソフトエラー対策が求められており、本発明はデータ保持回路のソフトエラー対策に関係する。
【０００５】
図２は、ソフトエラーの発生メカニズムを説明する図である。図２の（Ａ）に示すように、トランジスタは、ゲートＧ、ソースＳ、及びドレインＤを有し、ゲートの下のソースとドレインの間の部分にはチャンネルが形成され、ソースとドレインの周囲には空乏層Ｅが形成される。トランジスタのドレイン領域にα線や中性子などの粒子が突入すると、原子核と衝突して粒子の軌道上に多量のホール（正孔）とエレクトロン（電子）の対（ペア）が生成される。このとき、空乏層は発生したホール・エレクトロンペアによって引き伸ばされたような状態になる。これをファネリング(funelling)領域Ｆという。
【０００６】
空乏層及びファネリング領域では、図２の（Ｂ）のように、電子と正孔はドリフトによって移動する。ドリフトによる移動は非常に高速に行なわれるので、発生した電荷の一方は急速にドレイン方向に移動することになる。空乏層とファネリング領域以外で発生した電子及び正孔は拡散によって移動するが、拡散による移動はドリフトと比べて遅く、ほとんどのホール・エレクトロンペアはホールとエレクトロンで相互に打ち消し合い対消滅するが、一部は空乏層やファネリング領域に流れ込み、ドリフトによってドレイン方向に移動する。
【０００７】
ＮＭＯＳとＰＭＯＳでは電子と正孔の移動方向が異なり、ＮＭＯＳでは電子が、ＰＭＯＳでは正孔がドレインノードに流れ込む。このとき、ドレインノードに流れ込んだ電荷量がノードの臨界電荷量より多い場合に、トランジスタが保持していたデータが反転する現象が発生し、これをソフトエラーという。ＭＯＳトランジスタでは、その構造から、ＮＭＯＳでは高論理レベル（データ：１）から低論理レベル（データ：０）へのソフトエラー、ＰＭＯＳでは低論理レベル（データ：０）から高論理レベル（データ：１）へのソフトエラーのみが生じるという特徴がある。以下、データは０と１で表すこととする。
【０００８】
データ保持回路におけるソフトエラー対策の例として、K.Joe Hass,Jody W. Gambles: "Mitigating Single Event Upsets From Combinational Logic" 7th NASA Symposium on VLSI Design 1998は、図３示すような回路を、米国特許6,026,011号は、図４に示すような回路を開示している。いずれの回路も、上記のようなＮＭＯＳでは１→０、ＰＭＯＳでは０→１のエラーしか発生しないという特徴に着目して、ラッチしたデータを保持するノードをＮＭＯＳのみで構成される部分と、ＰＭＯＳのみで構成される部分に分割して、同じデータを保持し、相互に保持データを補正する構成になっている。同じデータであるからソフトエラーは一方にのみ発生し、他方には発生しないので、エラーのない他方のデータでエラーの生じた一方のデータを補正する。
【０００９】
具体的には、図３の回路では、入力データＤが０であるとき取り込まれるデータＰＰ，ＮＮも０であり、ＱＰ，ＱＮは１に、出力Ｑは０になる。この場合、ＰＭＯＳで構成されるデータ保持部に保持されるＰＰは０から１になるソフトエラーが発生する可能性があり、ＮＭＯＳで構成されるデータ保持部に保持されるＱＮは１から０になるソフトエラーが発生する可能性があるが、ＮＮ，ＱＰは反転することはない。ＱＮが１から０になると出力部のＮＭＯＳトランジスタがオフし、ＱＰは１であるから出力部のＰＭＯＳトランジスタはオフしており、出力Ｑはフローティング状態になるが、寄生容量もあるのでデータが反転することはない。そしてＱＮはＮＮ，ＱＰにより元のデータ１に戻されるので、正常な状態に復帰する。ＰＰについても同様にＮＮ，ＱＰにより元のデータ０に復帰する。入力データＤが１であるときには、ＮＮ，ＱＰにソフトエラーが発生する可能性があるが、ＰＰ，ＱＮにはソフトエラーは発生しないので、同様に元の状態に復帰する。
【００１０】
図４の回路では、データＰＰ，ＮＮは入力データＤと同じであり、それぞれＰＭＯＳで構成されるデータ保持部とＮＭＯＳで構成されるデータ保持部に保持されるのでソフトエラーは一方のみに発生するので、互いに補正することにより元の状態に復帰することが可能である。また、出力データ保持部のデータＨＬＤはデータＰＰ，ＮＮをゲート入力とする２つのインバータの出力が共通に接続されており、ソフトエラーにより一方の出力が一時的に変化しても他方の出力は正常に維持されるので、ＨＬＤが変化する可能性は低い。
【００１１】
図３及び図４の回路では、ソフトエラーを発生させる電荷の量が小さく、ソフトエラーによって発生したデータの反転が補正により短時間の内に元の状態に復帰する場合は正常な状態を維持できるが、データの反転状態が長くなると反転したデータが回路全体に伝播して保持データが完全に反転することになる。この場合、反転したデータはそのまま保持されることになる。実際には、保持データが完全に反転するほどデータの反転状態が長くなることはほとんどなく、実用上は問題ないと考えられる。但し、将来的に半導体装置の微細化が進み容量成分が小さくなり、さらに低電圧化が進むと臨界電荷量が減少するので、それに伴ってソフトエラーによって発生したデータの反転状態が長くなるため、図３及び図４の回路でも十分にソフトエラーの発生を防止できなくなる可能性はある。
【００１２】
【発明が解決しようとする課題】
図３及び図４の回路構成では、ＮＭＯＳ側のノードとＰＭＯＳ側のノードがフィードバックする形で接続されているため、動作速度が遅いという問題がある。更に、多数のトランジスタを使用しているため構成が複雑で回路規模が大きくなるという問題もある。
【００１３】
半導体装置は、高集積化、高速化及び低消費電力化が求められており、ラッチなどのデータ保持回路についても同様である。そこで、図５に示すような構成で、パルスラッチをフリップフロップのように使用することが提案されている。しかしながら、このようなラッチはデータをダイナミックに保持するため、ソフトエラーに対してはきわめて弱いという問題がある。そのため、図５のようなデータ保持回路でもソフトエラーに対する耐性を高めることが望まれる。
【００１４】
本発明は、上記のような問題点を解決した、高集積化、高速化及び低消費電力化が可能で且つソフトエラーに対する耐性が高いデータ保持回路の実現を目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を実現するため、本発明の第１の態様のデータ保持回路は、出力するデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正され、プルアップ経路又はプルダウン経路のデータにエラーが発生した時には補正機能をオフして出力するデータに影響しないようにすると共に、プルアップ経路又はプルダウン経路のエラーデータが相互に影響しないようにする。
【００１６】
すなわち、本発明の第１の態様のデータ保持回路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップするプルアップ経路、及び前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路を備え、前記プルアップ経路は、プルアップ制御信号が他方の値から一方の値に変化するソフトエラーは発生しないように構成され、前記プルダウン経路は、プルダウン制御信号が一方の値から他方の値に変化するソフトエラーは発生しないように構成され、プルアップ経路とプルダウン経路は相互に独立で、プルアップ制御信号とプルダウン制御信号は相互に影響しないことを特徴とする。
【００１７】
本発明の第１の態様のデータ保持回路によれば、データ保持部に保持されたデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正される。更に、入力データが一方の値の時にソフトエラーが発生する可能性があるのはプルアップ経路に保持されたプルアップ制御信号のみで、プルダウン経路に保持されたプルダウン制御信号にはソフトエラーが発生しない。また、入力データが他方の値の時にソフトエラーが発生する可能性があるのはプルダウン経路に保持されたプルダウン制御信号のみで、プルアップ経路に保持されたプルアップ制御信号にはソフトエラーが発生しない。従って、入力データが一方の値の時にはプルアップ制御信号がデータ保持部のデータをプルアップし、入力データが他方の値の時にはプルダウン制御信号がデータ保持部のデータをプルダウンするように構成すれば、入力データが一方の値の時にプルアップ制御信号がソフトエラーにより変化してもプルアップを停止するだけで、プルダウン制御信号は変化しないのでデータ保持部のデータをプルダウンすることはなく、データ保持部のデータは変化しない。同様に、入力データが他方の値の時にプルダウン経路に保持されたプルダウン制御信号がソフトエラーにより変化してもプルダウンを停止するだけで、プルアップ経路に保持されたプルアップ制御信号は変化しないのでデータ保持部のデータをプルアップすることはなく、データ保持部のデータは変化しない。このように、プルアップ制御信号又はプルダウン制御信号がソフトエラーで変化しても、データ保持部のデータは変化せず、エラーの影響が伝播しない。
【００１８】
具体的には、プルアップ経路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、プルアップ制御信号が直接ゲートに印加され、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを有し、プルダウン経路は、クロックに同期して入力データをプルダウン制御信号として取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、プルダウン制御信号が直接ゲートに印加され、プルダウン制御信号が他方の値の時にデータ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタとを有する。
【００１９】
このようなデータ保持回路では、出力するデータにソフトエラーが発生したときには、第１ゲート回路及び第２ゲート回路に保持された正しい入力データにより補正される。プルアップ経路の第１トランジスタがオンで、プルダウン経路の第２トランジスタがオフの場合には、第１ゲート回路に保持されたプルアップ制御信号にソフトエラーが発生するが、第２ゲート回路に保持されたプルダウン制御信号にはソフトエラーは発生しない。第１ゲート回路に保持されたプルアップ制御信号データにソフトエラーが発生すると、第１トランジスタがオフするが第２トランジスタはオフ状態を維持するので、出力データには影響しない。同様に、第２ゲート回路に保持されたプルダウン制御信号にソフトエラーが発生する場合には、第２トランジスタがオフするが第１トランジスタはオフ状態を維持するので、出力データには影響しない。
【００２０】
また、本発明のデータ保持回路を図５に示した回路に対応付けていえば、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータを備えるデータ保持回路において、入力ゲート回路を第１の極性のトランジスタで構成される第１ゲート回路と第２の極性のトランジスタで構成される第２ゲート回路の２つに分け、インバータの第１の極性のトランジスタのゲートに第１ゲート回路に保持されたプルアップ制御信号を印加し、インバータの第２の極性のトランジスタのゲートに第２ゲート回路に保持されたプルダウン制御信号を印加するように構成する。
【００２１】
本発明の第１の態様のデータ保持回路は、第１ゲート回路及び第２ゲート回路は、それを構成するトランジスタがオンのときに入力データを取り込み、取り込んだデータはダイナミックに保持される。そのため、リークの影響を受け易いという問題がある。リークを少なくするには、トランジスタのゲート長を長くしたり、閾値電圧の高いトランジスタを使用することが考えられるが、このようなトランジスタは動作が遅いのでラッチ全体の速度が低下するという問題が生じる。
【００２２】
本発明の第２の態様のデータ保持回路は、高速型のデータ保持回路である。第２の態様のデータ保持回路は、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータを備える従来のデータ保持回路に、上記のプルアップ経路とプルダウン経路を更に設け、データ保持回路に保持されたデータをプルアップ経路とプルダウン経路で補正することを特徴とする。
【００２３】
本発明の第２の態様のデータ保持回路で、従来のデータ保持回路は高速なトランジスタを使用し、プルアップ経路とプルダウン経路の第１及び第２ゲート回路のトランジスタは動作速度は遅いがリークの少ないものにする。これにより、従来のデータ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。
【００２４】
リーク対策としては他にも各種ある。１つの対策は、第１ゲート回路及び第２ゲート回路の前段に更にゲート回路を付加してスタック構造とする。
【００２５】
別のリーク対策は、プルダウン制御信号とデータ保持部に保持されたデータで、又はプルアップ制御信号とデータ保持部に保持されたデータで、相互に補正するようにフィードバックする構成を設けてスタティック型にする。この場合、プルアップ経路とプルダウン経路は相互に独立でなく、プルダウン制御信号とプルアップ制御信号は相互に影響することになるが、プルダウン制御信号又はプルアップ制御信号の一方にソフトエラーが発生しても、エラーが伝播しないように他方を変化させないことが重要である。
【００２６】
そのため、本発明の第３の態様のデータ保持回路は、データ保持部とプルアップ経路とプルダウン経路に加えて、プルダウン制御信号と前記データ保持部に保持されたデータとに応じてプルアップ制御信号を制御するプルアップ補正回路と、プルアップ制御信号とデータ保持部に保持されたデータとに応じてプルダウン制御信号を制御するプルダウン補正回路とを備え、プルアップ補正回路はプルダウン制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成し、プルダウン補正回路はプルアップ制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成する。これにより、プルアップ制御信号とプルダウン制御信号はスタティックに保持されると共に、一方にエラーが発生しても他方には伝播せず、出力するデータにエラーが伝播することもない。
【００２７】
このように、本発明のデータ保持回路は、図３及び図４の従来のソフトエラー対策したデータ保持回路に比べて構成が簡単であり、しかもソフトエラーの影響が回路の他の部分に影響を与えない構成となっているので、ソフトエラーに対する耐性が高いという特徴を有する。
【００２８】
本発明は、ソフトエラーの発生確率から、回路の複数の部分で同時にソフトエラーが発生する確率は非常に小さく、同時に２つ以上のデータにソフトエラーが発生しないことを前提としている。実際に、別々の中性子又はα線が同時に複数のデータを保持するドレインに突入する確率は限りなくゼロに近いといえる。しかし、１つの中性子が発生する電荷量が非常に多いため、発生した電荷が近傍に存在する複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することはあり得ないとはいえない。このようなことが生じると本発明では正常な状態に復帰させることはできない。しかし、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインを半導体基板上で離れた部分に位置するようにレイアウトを工夫することで、実際上複数のデータにソフトエラーが発生しないようにできる。具体的には、第１ゲート回路のトランジスタと第２トランジスタは可能な限り離して配置し、第２ゲート回路のトランジスタと第１トランジスタは可能な限り離して配置する。
【００２９】
なお、２個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られており、本発明のデータ保持回路を使用してエッジトリガ型フリップフロップが実現できることはいうまでもない。
【００３０】
【発明の実施の形態】
図６は、本発明の第１実施例のデータ保持回路の回路構成を示す図である。図示のように、反転クロック／ＣＫに同期して入力データＤをプルアップ制御信号として取り込んで保持するＰチャンネルトランジスタＰＴｒ１で構成される第１ゲート回路と、ノードＰＨＬＤに保持されたデータが直接ゲートに印加され、入力データが一方の値０の時にデータ保持部１１のノードＤＨＬＤをプルアップする第１の極性のＰチャンネルトランジスタＰＴｒ２とを有するプルアップ経路１２、及びクロックＣＫに同期して入力データＤをプルダウン制御信号として取り込んで保持するＮチャンネルトランジスタＮＴｒ１で構成される第２ゲート回路と、ノードＮＨＬＤに保持されたデータが直接ゲートに印加され、入力データが他方の値１の時にデータ保持部のノードＤＨＬＤをプルダウンするＮチャンネルトランジスタＮＴｒ２とを有するプルダウン経路１３を備える。ノードＤＨＬＤのデータは、インバータＩｎｖ１を介して出力データＱとして出力される。
【００３１】
図５の回路と対応して考えると、図５の前段のインバータがトランジスタＰＴｒ２とＮＴｒ２で構成されるＣＭＯＳ構造のインバータに相当し、後段のインバータがＩｎｖ１に相当する。図５のトランスファーゲートを、ＰチャンネルトランジスタＰＴｒ１とＮチャンネルトランジスタＮＴｒ１に分け、ＰＴｒ１を介して取り込まれたノードＰＨＬＤのデータがインバータを構成するＰＴｒ２のゲートに、ＮＴｒ１を介して取り込まれたノードＮＨＬＤのデータがＮＴｒ２のゲートに印加する。
【００３２】
第１実施例のデータ保持回路では、出力するノードＤＨＬＤのデータにソフトエラーが発生したときには、エラーのないＰＨＬＤ又はＮＨＬＤのデータにより補正される。入力データＤが０、すなわちＰＨＬＤとＮＨＬＤのデータが０のときには、ＰＴｒ２がオンで、ＮＴｒ２がオフである。この場合には、ＰＨＬＤのデータにソフトエラーが発生する可能性があるが、ＮＨＬＤのデータにはソフトエラーは発生しない。ＰＨＬＤのデータにソフトエラーが発生して０から１に変化すると、ＰＴｒ２はオンからオフに変化する。このとき、ＮＴｒ２はオフであり、ＤＨＬＤは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。同様に、入力データＤが１、すなわちＰＨＬＤとＮＨＬＤのデータが１のときには、ＰＴｒ２がオフで、ＮＴｒ２がオンである。この場合には、ＮＨＬＤのデータにソフトエラーが発生する可能性があるが、ＰＨＬＤのデータにはソフトエラーは発生しない。ＮＨＬＤのデータにソフトエラーが発生して１から０に変化すると、ＮＴｒ２はオンからオフに変化する。このとき、ＰＴｒ２はオフであり、ＤＨＬＤは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。
【００３３】
ソフトエラーの発生確率から、複数の中性子又はα線が同時にソフトエラーを発生させる確率は限りなくゼロに近い。
【００３４】
しかし、１つの中性子が発生する電荷量が非常に多く、そのために発生した電荷が複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することが考えられる。このようなことが生じると本発明では正常な状態に復帰させることはできない。そこで、図６のデータ保持回路を基板上で実現するときには、図７に示すように、ＰＨＬＤとＮＨＬＤのデータを生成するＰＴｒ１とＮＴｒ１をセルの一方の側に設け、ＤＨＬＤのデータ及びＱを生成するＰＴｒ２、ＮＴｒ２及びＩｎｖ１をセルの反対側に設け、それらの間にクロック用インバータＣＫＩｎｖなどを配置して、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインが半導体基板上で隣接しないようにする。このように、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインをできる限り離すように回路のレイアウトを工夫することで、エネルギの大きな中性子が突入して多くの電荷量が発生しても、補正できないソフトエラーが同時に発生することがなくなる。
【００３５】
このように、本発明のデータ保持回路は、従来例に比べて非常に簡単な構成であるが、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持できる。
【００３６】
図８は、本発明の第２実施例のデータ保持回路の構成を示す図である。第２実施例のデータ保持回路は、第１実施例のデータ保持回路に、ＰＨＬＤのデータを補正するプルアップ補正回路１４と、ＮＨＬＤのデータを補正するプルダウン補正回路１５を付加したものである。プルアップ補正回路１４は、ノードＰＨＬＤと電源の低電位側（グランド）の間にＰチャンネルトランジスタＰＴｒ３とＰＴｒ４を直列に接続し、ＰＴｒ３のゲートにはＮＨＬＤのデータを供給し、ＰＴｒ４のゲートには出力Ｑを供給する。プルダウン補正回路１５は、ノードＮＨＬＤと電源の高電位側の間にＮチャンネルトランジスタＮＴｒ３とＮＴｒ４を直列に接続し、ＮＴｒ３のゲートにはＰＨＬＤのデータを供給し、ＮＴｒ４のゲートには出力Ｑを供給する。ＰＨＬＤとＮＨＬＤのデータが０のときにはＰＴｒ３とＰＴｒ４がオンしてノードＰＨＬＤを０レベルに保持するのでリークは問題にならない。すなわち、第２実施例のデータ保持回路はスタティック型である。
【００３７】
次に、図９と図１０を参照して、第２実施例のデータ保持回路でソフトエラーが発生した場合の動作を説明する。図９の（Ａ）は、入力データＤとして０を取り込んだ状態を示す。入力データＤを取り込んだ後、ＰＴｒ１とＮＴｒ１はオフ状態になり、ＰＨＬＤとＮＨＬＤのデータは０になり、ＰＴｒ２がオンしてＤＨＬＤのデータは１になる。ＮＴｒ２はオフである。ＰＴｒ３とＰＴｒ４はオンし、ＮＴｒ３とＮＴｒ４はオフする。
【００３８】
図９の（Ｂ）は、ＮＴｒ２のドレイン付近に粒子が突入して、ＤＨＬＤのデータが１から０に変化するソフトエラーが発生した場合を示す。これにより、出力Ｑは０から１に変化し、ＰＴｒ４がオフし、ＮＴｒ４がオンする。この状態では、ＮＴｒ３はオフのままであり、ＮＨＬＤのデータは０のままである。また、ＰＨＬＤのデータはＰＴｒ４がオフするのでプルダウンされなくなるが、ある一定期間は０のデータを維持する。ＰＴｒ２はオンのままであり、ＤＨＬＤはプルアップされてそのデータ再び１に戻り、更にＱも０に戻る。従って、ＰＴｒ４がオンし、ＮＴｒ４がオフして図９の（Ａ）の状態に戻る。このようにしてソフトエラーが発生しても、元の正常な状態に復帰する。
【００３９】
図１０は、ＰＴｒ１のドレイン付近に粒子が突入して、ＰＨＬＤが０から１に変化するソフトエラーが発生した場合を示す。これにより、ＰＴｒ２はオンからオフに変化するが、ＮＴｒ２はオフのままであり、ＤＨＬＤはフローティング状態になるが、一定期間はデータは１のまま保持される。その間、ＰＴｒ３とＰＴｒ４はオンのままなのでＰＨＬＤはプルダウンされてそのデータは０になり、再びＰＴｒ２がオンしてＤＨＬＤはプルアップされる。
【００４０】
図１１から図１３は、第２実施例の変形例を示す図である。図１１の回路は、プルアップ補正回路１４とプルダウン補正回路１５に出力Ｑを供給する替わりにＤＨＬＤのデータを供給するようにしたもので、ＰＴｒ４の替わりにＮＴｒ５を、ＮＴｒ４の替わりにＰＴｒ５を設け、それぞれのゲートにＤＨＬＤのデータを供給する。動作は第２実施例の回路と類似しているので説明は省略する。
【００４１】
図１２の回路は、ノードＰＨＬＤと電源の高電位側の間にＰチャンネルトランジスタＰＴｒ６とＮチャンネルトランジスタＮＴｒ７を直列に接続し、ＰＴｒ６のゲートにはＤＨＬＤのデータを供給し、ＮＴｒ７のゲートにはＮＨＬＤのデータを供給する。更に、ノードＮＨＬＤと電源の低電位側の間にＮチャンネルトランジスタＮＴｒ６とＰチャンネルトランジスタＰＴｒ７を直列に接続し、ＮＴｒ６のゲートにはＤＨＬＤのデータを供給し、ＰＴｒ７のゲートにはＰＨＬＤのデータを供給する。図８の第２実施例の回路では、ＰＨＬＤは低電位側のみにプルダウンされ、ＮＨＬＤは高電位側のみにプルアップされたが、図１２の変形例では、ＰＨＬＤを高低電位側にもプルアップし、ＮＨＬＤを低電位側にもプルダウンする。これにより、ＰＨＬＤとＮＨＬＤのデータをより確実に保持できるようになる。動作は第２実施例の回路と類似しているので説明は省略する。
【００４２】
図１３の回路は、図１１の回路において、ＰＨＬＤを高低電位側にもプルアップし、ＮＨＬＤを低電位側にもプルダウンするようにしたものである。
【００４３】
図１４は、本発明の第３実施例のデータ保持回路を示す。第３実施例の回路は、図６の回路に、ＤＨＬＤのデータを補正する保持データ補正回路１６を付加したものである。保持データ補正回路１６は、ノードＤＨＬＤと電源の高電位側の間にＰチャンネルトランジスタＰＴｒ８とＰＴｒ９を直列に接続し、ノードＤＨＬＤと電源の低電位側の間にＮチャンネルトランジスタＮＴｒ８とＮＴｒ９を直列に接続し、ＰＴｒ９のゲートはＰＨＬＤに接続し、ＮＴｒ９のゲートはＮＨＬＤに接続し、ＰＴｒ８とＮＴｒ８のゲートには出力Ｑを供給する。すなわち、第３実施例の回路は、ＤＨＬＤのデータを出力Ｑをフィードバックループによってスタティックに保持する回路構成である。ＤＨＬＤのデータにソフトエラーが発生すると、ＱからＤＨＬＤへのフィードバックループが切れ、ソフトエラーの伝播を防止できる。
【００４４】
図１５は、本発明の第４実施例のデータ保持回路を示す。第４実施例の回路は、図６の回路において、ＰＴｒ１の前段にＰチャンネルトランジスタＰＴｒＬＫを設け、ＮＴｒ１の前段にＮチャンネルトランジスタＮＴｒＬＫを設け、ＰＴｒＬＫのゲートには／ＣＫを供給し、ＮＴｒＬＫのゲートにはＣＫを供給するようにしたものである。この回路は、ＰＴｒ１とＮＴｒ１を２段構成にしてリークを低減したものである。
【００４５】
図１６は、図１４の第３実施例のデータ保持回路で、ＰＴｒＬＫとＮＴｒＬＫを設けてデータ入力部を２段構成にした変形例を示す。
【００４６】
図１７は、本発明の第５実施例のデータ保持回路を示す。第５実施例のデータ保持回路は、入力データＤが入力されるインバータＩｎｖ０と、その出力が入力され、クロックに同期して取り込むトランスファーゲートと、トランスファーゲートにより保持されたノードＤＨＬＤのデータを出力するインバータＩｎｖ１とを有する従来のデータ保持回路に、図６のプルアップ経路１２とプルダウン経路１３を付加した構成を有する。トランスファーゲートは、ＰチャンネルトランジスタＰＴｒ０とＮチャンネルトランジスタＮＴｒ０で構成される。
【００４７】
第５実施例のデータ保持回路では、インバータＩｎｖ０、トランスファーゲート及びインバータＩｎｖ１で構成されるデータ保持回路は、リークは大きいが高速なトランジスタで構成する。プルアップ経路とプルダウン経路を構成するＰＴｒ１，ＰＴｒ２，ＮＴｒ１，ＮＴｒ２は、動作速度は遅くてもよいがリークの少ないものにする。これにより、データ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。
【００４８】
図１８は、インバータＩｎｖ０とトランスファーゲートの替わりに、それらの機能を合わせ持つクロックドインバータＣｉｎｖ０を使用した第５実施例の変形例を示す図である。クロックドインバータＣｉｎｖ０を使用することによりリークは低減されるが、低電圧化が難しいという問題がある。
【００４９】
図１９から図２４は、第５実施例のデータ保持回路において、図８、図１１から図１５に示した特徴を付加した回路例を示す。詳しい説明は省略する。
【００５０】
２個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られている。上記の本発明のデータ保持回路をラッチとして使用してエッジトリガ型フリップフロップが実現できる。
【００５１】
図２５は第１実施例の２個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを、図２６は第２実施例の２個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを示す。前段のマスタデータ保持回路のトランジスタにはＭを、後段のスレーブデータ保持回路のトランジスタにはＳを付加して表している。いずれの場合も、前段のマスタデータ保持回路は、クロックＣＫが０（低電位側レベル）のときに入力データＤを取り込み、後段のスレーブデータ保持回路は、クロックＣＫが１（高電位側レベル）のときに前段のマスタデータ保持回路の出力を取り込む。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持でき且つ構成が簡単で高速動作が可能なデータ保持回路が得られる。本発明のデータ保持回路は基本的な回路要素であり、エッジトリガ型フリップフロップなど各種の回路に使用でき、それらの回路におけるソフトエラーの影響の伝播を防止して誤動作を防止できる。
【図面の簡単な説明】
【図１】中性子とα線によるソフトエラー率の例を示す図である。
【図２】中性子とα線によるソフトエラー発生のメカニズムを説明する図である。
【図３】ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。
【図４】ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。
【図５】パルスラッチを使用してフリップフロップを構成したデータ保持回路を示す図である。
【図６】本発明の第１実施例のデータ保持回路を示す図である。
【図７】第１実施例のデータ保持回路のレイアウトを示す図である。
【図８】本発明の第２実施例のデータ保持回路を示す図である。
【図９】第２実施例のデータ保持回路の動作を説明する図である。
【図１０】第２実施例のデータ保持回路の動作を説明する図である。
【図１１】第２実施例のデータ保持回路の変形例を示す図である。
【図１２】第２実施例のデータ保持回路の変形例を示す図である。
【図１３】第２実施例のデータ保持回路の変形例を示す図である。
【図１４】本発明の第３実施例のデータ保持回路を示す図である。
【図１５】本発明の第４実施例のデータ保持回路を示す図である。
【図１６】第３実施例のデータ保持回路の変形例を示す図である。
【図１７】本発明の第５実施例のデータ保持回路を示す図である。
【図１８】第５実施例のデータ保持回路の変形例を示す図である。
【図１９】第５実施例のデータ保持回路の変形例を示す図である。
【図２０】第５実施例のデータ保持回路の変形例を示す図である。
【図２１】第５実施例のデータ保持回路の変形例を示す図である。
【図２２】第５実施例のデータ保持回路の変形例を示す図である。
【図２３】第５実施例のデータ保持回路の変形例を示す図である。
【図２４】第５実施例のデータ保持回路の変形例を示す図である。
【図２５】第１実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。
【図２６】第２実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。
【符号の説明】
１１…データ保持部
１２…プルアップ経路
１３…プルダウン経路
１４…プルアップ補正回路
１５…プルダウン補正回路
１６…電源制御回路
【発明の属する技術分野】
本発明は、ラッチ回路などのデータ保持回路に関し、特にα線や中性子によるソフトエラーの発生を低減したデータ保持回路に関する。
【０００２】
従来から宇宙空間や航空機などで使用される半導体装置では、α線や中性子などの放射線によるソフトエラーの発生が問題とされてきた。近年、半導体装置の高集積化及び低電圧化が進められており、それに伴って地上で使用される半導体装置でも放射線によるソフトエラーの発生が無視できなくなってきた。
【０００３】
【従来の技術】
図１は、０．３５μｍの線幅で製作した３．３Ｖで動作するラッチ回路での、臨界電荷量に対するα線及び中性子によるソフトエラー率を示す図である。ソフトエラー率は、１ＦＩＴ＝１エラー／１０9デバイス・時間で表される。図示のように、臨界電荷量が７５ｆＣ以下ではα線によるソフトエラーの発生頻度が高く、臨界電荷量が７５ｆＣ以上では中性子によるソフトエラーの発生頻度が高い。０．３５μｍの線幅で３．３Ｖで動作するラッチ回路の臨界電荷量は約１５０ｆＣであり、主として中性子によるソフトエラーが問題になる。宇宙機器や航空機内で使用される機器ではソフトエラーの問題が出ており、例えば航空機上での心臓ペースメーカの故障率の増加が報告されている。今後半導体装置の一層の微細化が進めば、地上で使用される半導体装置でも放射線によるソフトエラー発生率の増加が懸念され、その影響が無視できなくなることは明らかである。また、中性子だけでなくα線によるソフトエラーも問題になると予想される。このようなことを背景として、様々な分野の半導体装置でソフトエラー対策が必要になってきている。
【０００４】
メモリなどでは、冗長ビットを持たせてソフトエラー発生を検出したり補正することが行われているが、論理回路においてもソフトエラー対策が求められている。論理回路においてソフトエラーの影響が大きいのはラッチ回路などのデータ保持回路である。組合せ回路のデータなどは一時的にデータが反転しても前段のデータが反転しない限り再び元のデータに戻るので影響の範囲は制限されるが、保持されているデータが反転してそのまま保持されると、反転したデータが伝播して広い範囲に影響することになる。このため、特にデータ保持回路のソフトエラー対策が求められており、本発明はデータ保持回路のソフトエラー対策に関係する。
【０００５】
図２は、ソフトエラーの発生メカニズムを説明する図である。図２の（Ａ）に示すように、トランジスタは、ゲートＧ、ソースＳ、及びドレインＤを有し、ゲートの下のソースとドレインの間の部分にはチャンネルが形成され、ソースとドレインの周囲には空乏層Ｅが形成される。トランジスタのドレイン領域にα線や中性子などの粒子が突入すると、原子核と衝突して粒子の軌道上に多量のホール（正孔）とエレクトロン（電子）の対（ペア）が生成される。このとき、空乏層は発生したホール・エレクトロンペアによって引き伸ばされたような状態になる。これをファネリング(funelling)領域Ｆという。
【０００６】
空乏層及びファネリング領域では、図２の（Ｂ）のように、電子と正孔はドリフトによって移動する。ドリフトによる移動は非常に高速に行なわれるので、発生した電荷の一方は急速にドレイン方向に移動することになる。空乏層とファネリング領域以外で発生した電子及び正孔は拡散によって移動するが、拡散による移動はドリフトと比べて遅く、ほとんどのホール・エレクトロンペアはホールとエレクトロンで相互に打ち消し合い対消滅するが、一部は空乏層やファネリング領域に流れ込み、ドリフトによってドレイン方向に移動する。
【０００７】
ＮＭＯＳとＰＭＯＳでは電子と正孔の移動方向が異なり、ＮＭＯＳでは電子が、ＰＭＯＳでは正孔がドレインノードに流れ込む。このとき、ドレインノードに流れ込んだ電荷量がノードの臨界電荷量より多い場合に、トランジスタが保持していたデータが反転する現象が発生し、これをソフトエラーという。ＭＯＳトランジスタでは、その構造から、ＮＭＯＳでは高論理レベル（データ：１）から低論理レベル（データ：０）へのソフトエラー、ＰＭＯＳでは低論理レベル（データ：０）から高論理レベル（データ：１）へのソフトエラーのみが生じるという特徴がある。以下、データは０と１で表すこととする。
【０００８】
データ保持回路におけるソフトエラー対策の例として、K.Joe Hass,Jody W. Gambles: "Mitigating Single Event Upsets From Combinational Logic" 7th NASA Symposium on VLSI Design 1998は、図３示すような回路を、米国特許6,026,011号は、図４に示すような回路を開示している。いずれの回路も、上記のようなＮＭＯＳでは１→０、ＰＭＯＳでは０→１のエラーしか発生しないという特徴に着目して、ラッチしたデータを保持するノードをＮＭＯＳのみで構成される部分と、ＰＭＯＳのみで構成される部分に分割して、同じデータを保持し、相互に保持データを補正する構成になっている。同じデータであるからソフトエラーは一方にのみ発生し、他方には発生しないので、エラーのない他方のデータでエラーの生じた一方のデータを補正する。
【０００９】
具体的には、図３の回路では、入力データＤが０であるとき取り込まれるデータＰＰ，ＮＮも０であり、ＱＰ，ＱＮは１に、出力Ｑは０になる。この場合、ＰＭＯＳで構成されるデータ保持部に保持されるＰＰは０から１になるソフトエラーが発生する可能性があり、ＮＭＯＳで構成されるデータ保持部に保持されるＱＮは１から０になるソフトエラーが発生する可能性があるが、ＮＮ，ＱＰは反転することはない。ＱＮが１から０になると出力部のＮＭＯＳトランジスタがオフし、ＱＰは１であるから出力部のＰＭＯＳトランジスタはオフしており、出力Ｑはフローティング状態になるが、寄生容量もあるのでデータが反転することはない。そしてＱＮはＮＮ，ＱＰにより元のデータ１に戻されるので、正常な状態に復帰する。ＰＰについても同様にＮＮ，ＱＰにより元のデータ０に復帰する。入力データＤが１であるときには、ＮＮ，ＱＰにソフトエラーが発生する可能性があるが、ＰＰ，ＱＮにはソフトエラーは発生しないので、同様に元の状態に復帰する。
【００１０】
図４の回路では、データＰＰ，ＮＮは入力データＤと同じであり、それぞれＰＭＯＳで構成されるデータ保持部とＮＭＯＳで構成されるデータ保持部に保持されるのでソフトエラーは一方のみに発生するので、互いに補正することにより元の状態に復帰することが可能である。また、出力データ保持部のデータＨＬＤはデータＰＰ，ＮＮをゲート入力とする２つのインバータの出力が共通に接続されており、ソフトエラーにより一方の出力が一時的に変化しても他方の出力は正常に維持されるので、ＨＬＤが変化する可能性は低い。
【００１１】
図３及び図４の回路では、ソフトエラーを発生させる電荷の量が小さく、ソフトエラーによって発生したデータの反転が補正により短時間の内に元の状態に復帰する場合は正常な状態を維持できるが、データの反転状態が長くなると反転したデータが回路全体に伝播して保持データが完全に反転することになる。この場合、反転したデータはそのまま保持されることになる。実際には、保持データが完全に反転するほどデータの反転状態が長くなることはほとんどなく、実用上は問題ないと考えられる。但し、将来的に半導体装置の微細化が進み容量成分が小さくなり、さらに低電圧化が進むと臨界電荷量が減少するので、それに伴ってソフトエラーによって発生したデータの反転状態が長くなるため、図３及び図４の回路でも十分にソフトエラーの発生を防止できなくなる可能性はある。
【００１２】
【発明が解決しようとする課題】
図３及び図４の回路構成では、ＮＭＯＳ側のノードとＰＭＯＳ側のノードがフィードバックする形で接続されているため、動作速度が遅いという問題がある。更に、多数のトランジスタを使用しているため構成が複雑で回路規模が大きくなるという問題もある。
【００１３】
半導体装置は、高集積化、高速化及び低消費電力化が求められており、ラッチなどのデータ保持回路についても同様である。そこで、図５に示すような構成で、パルスラッチをフリップフロップのように使用することが提案されている。しかしながら、このようなラッチはデータをダイナミックに保持するため、ソフトエラーに対してはきわめて弱いという問題がある。そのため、図５のようなデータ保持回路でもソフトエラーに対する耐性を高めることが望まれる。
【００１４】
本発明は、上記のような問題点を解決した、高集積化、高速化及び低消費電力化が可能で且つソフトエラーに対する耐性が高いデータ保持回路の実現を目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を実現するため、本発明の第１の態様のデータ保持回路は、出力するデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正され、プルアップ経路又はプルダウン経路のデータにエラーが発生した時には補正機能をオフして出力するデータに影響しないようにすると共に、プルアップ経路又はプルダウン経路のエラーデータが相互に影響しないようにする。
【００１６】
すなわち、本発明の第１の態様のデータ保持回路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップするプルアップ経路、及び前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路を備え、前記プルアップ経路は、プルアップ制御信号が他方の値から一方の値に変化するソフトエラーは発生しないように構成され、前記プルダウン経路は、プルダウン制御信号が一方の値から他方の値に変化するソフトエラーは発生しないように構成され、プルアップ経路とプルダウン経路は相互に独立で、プルアップ制御信号とプルダウン制御信号は相互に影響しないことを特徴とする。
【００１７】
本発明の第１の態様のデータ保持回路によれば、データ保持部に保持されたデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正される。更に、入力データが一方の値の時にソフトエラーが発生する可能性があるのはプルアップ経路に保持されたプルアップ制御信号のみで、プルダウン経路に保持されたプルダウン制御信号にはソフトエラーが発生しない。また、入力データが他方の値の時にソフトエラーが発生する可能性があるのはプルダウン経路に保持されたプルダウン制御信号のみで、プルアップ経路に保持されたプルアップ制御信号にはソフトエラーが発生しない。従って、入力データが一方の値の時にはプルアップ制御信号がデータ保持部のデータをプルアップし、入力データが他方の値の時にはプルダウン制御信号がデータ保持部のデータをプルダウンするように構成すれば、入力データが一方の値の時にプルアップ制御信号がソフトエラーにより変化してもプルアップを停止するだけで、プルダウン制御信号は変化しないのでデータ保持部のデータをプルダウンすることはなく、データ保持部のデータは変化しない。同様に、入力データが他方の値の時にプルダウン経路に保持されたプルダウン制御信号がソフトエラーにより変化してもプルダウンを停止するだけで、プルアップ経路に保持されたプルアップ制御信号は変化しないのでデータ保持部のデータをプルアップすることはなく、データ保持部のデータは変化しない。このように、プルアップ制御信号又はプルダウン制御信号がソフトエラーで変化しても、データ保持部のデータは変化せず、エラーの影響が伝播しない。
【００１８】
具体的には、プルアップ経路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、プルアップ制御信号が直接ゲートに印加され、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを有し、プルダウン経路は、クロックに同期して入力データをプルダウン制御信号として取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、プルダウン制御信号が直接ゲートに印加され、プルダウン制御信号が他方の値の時にデータ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタとを有する。
【００１９】
このようなデータ保持回路では、出力するデータにソフトエラーが発生したときには、第１ゲート回路及び第２ゲート回路に保持された正しい入力データにより補正される。プルアップ経路の第１トランジスタがオンで、プルダウン経路の第２トランジスタがオフの場合には、第１ゲート回路に保持されたプルアップ制御信号にソフトエラーが発生するが、第２ゲート回路に保持されたプルダウン制御信号にはソフトエラーは発生しない。第１ゲート回路に保持されたプルアップ制御信号データにソフトエラーが発生すると、第１トランジスタがオフするが第２トランジスタはオフ状態を維持するので、出力データには影響しない。同様に、第２ゲート回路に保持されたプルダウン制御信号にソフトエラーが発生する場合には、第２トランジスタがオフするが第１トランジスタはオフ状態を維持するので、出力データには影響しない。
【００２０】
また、本発明のデータ保持回路を図５に示した回路に対応付けていえば、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータを備えるデータ保持回路において、入力ゲート回路を第１の極性のトランジスタで構成される第１ゲート回路と第２の極性のトランジスタで構成される第２ゲート回路の２つに分け、インバータの第１の極性のトランジスタのゲートに第１ゲート回路に保持されたプルアップ制御信号を印加し、インバータの第２の極性のトランジスタのゲートに第２ゲート回路に保持されたプルダウン制御信号を印加するように構成する。
【００２１】
本発明の第１の態様のデータ保持回路は、第１ゲート回路及び第２ゲート回路は、それを構成するトランジスタがオンのときに入力データを取り込み、取り込んだデータはダイナミックに保持される。そのため、リークの影響を受け易いという問題がある。リークを少なくするには、トランジスタのゲート長を長くしたり、閾値電圧の高いトランジスタを使用することが考えられるが、このようなトランジスタは動作が遅いのでラッチ全体の速度が低下するという問題が生じる。
【００２２】
本発明の第２の態様のデータ保持回路は、高速型のデータ保持回路である。第２の態様のデータ保持回路は、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータを備える従来のデータ保持回路に、上記のプルアップ経路とプルダウン経路を更に設け、データ保持回路に保持されたデータをプルアップ経路とプルダウン経路で補正することを特徴とする。
【００２３】
本発明の第２の態様のデータ保持回路で、従来のデータ保持回路は高速なトランジスタを使用し、プルアップ経路とプルダウン経路の第１及び第２ゲート回路のトランジスタは動作速度は遅いがリークの少ないものにする。これにより、従来のデータ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。
【００２４】
リーク対策としては他にも各種ある。１つの対策は、第１ゲート回路及び第２ゲート回路の前段に更にゲート回路を付加してスタック構造とする。
【００２５】
別のリーク対策は、プルダウン制御信号とデータ保持部に保持されたデータで、又はプルアップ制御信号とデータ保持部に保持されたデータで、相互に補正するようにフィードバックする構成を設けてスタティック型にする。この場合、プルアップ経路とプルダウン経路は相互に独立でなく、プルダウン制御信号とプルアップ制御信号は相互に影響することになるが、プルダウン制御信号又はプルアップ制御信号の一方にソフトエラーが発生しても、エラーが伝播しないように他方を変化させないことが重要である。
【００２６】
そのため、本発明の第３の態様のデータ保持回路は、データ保持部とプルアップ経路とプルダウン経路に加えて、プルダウン制御信号と前記データ保持部に保持されたデータとに応じてプルアップ制御信号を制御するプルアップ補正回路と、プルアップ制御信号とデータ保持部に保持されたデータとに応じてプルダウン制御信号を制御するプルダウン補正回路とを備え、プルアップ補正回路はプルダウン制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成し、プルダウン補正回路はプルアップ制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成する。これにより、プルアップ制御信号とプルダウン制御信号はスタティックに保持されると共に、一方にエラーが発生しても他方には伝播せず、出力するデータにエラーが伝播することもない。
【００２７】
このように、本発明のデータ保持回路は、図３及び図４の従来のソフトエラー対策したデータ保持回路に比べて構成が簡単であり、しかもソフトエラーの影響が回路の他の部分に影響を与えない構成となっているので、ソフトエラーに対する耐性が高いという特徴を有する。
【００２８】
本発明は、ソフトエラーの発生確率から、回路の複数の部分で同時にソフトエラーが発生する確率は非常に小さく、同時に２つ以上のデータにソフトエラーが発生しないことを前提としている。実際に、別々の中性子又はα線が同時に複数のデータを保持するドレインに突入する確率は限りなくゼロに近いといえる。しかし、１つの中性子が発生する電荷量が非常に多いため、発生した電荷が近傍に存在する複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することはあり得ないとはいえない。このようなことが生じると本発明では正常な状態に復帰させることはできない。しかし、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインを半導体基板上で離れた部分に位置するようにレイアウトを工夫することで、実際上複数のデータにソフトエラーが発生しないようにできる。具体的には、第１ゲート回路のトランジスタと第２トランジスタは可能な限り離して配置し、第２ゲート回路のトランジスタと第１トランジスタは可能な限り離して配置する。
【００２９】
なお、２個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られており、本発明のデータ保持回路を使用してエッジトリガ型フリップフロップが実現できることはいうまでもない。
【００３０】
【発明の実施の形態】
図６は、本発明の第１実施例のデータ保持回路の回路構成を示す図である。図示のように、反転クロック／ＣＫに同期して入力データＤをプルアップ制御信号として取り込んで保持するＰチャンネルトランジスタＰＴｒ１で構成される第１ゲート回路と、ノードＰＨＬＤに保持されたデータが直接ゲートに印加され、入力データが一方の値０の時にデータ保持部１１のノードＤＨＬＤをプルアップする第１の極性のＰチャンネルトランジスタＰＴｒ２とを有するプルアップ経路１２、及びクロックＣＫに同期して入力データＤをプルダウン制御信号として取り込んで保持するＮチャンネルトランジスタＮＴｒ１で構成される第２ゲート回路と、ノードＮＨＬＤに保持されたデータが直接ゲートに印加され、入力データが他方の値１の時にデータ保持部のノードＤＨＬＤをプルダウンするＮチャンネルトランジスタＮＴｒ２とを有するプルダウン経路１３を備える。ノードＤＨＬＤのデータは、インバータＩｎｖ１を介して出力データＱとして出力される。
【００３１】
図５の回路と対応して考えると、図５の前段のインバータがトランジスタＰＴｒ２とＮＴｒ２で構成されるＣＭＯＳ構造のインバータに相当し、後段のインバータがＩｎｖ１に相当する。図５のトランスファーゲートを、ＰチャンネルトランジスタＰＴｒ１とＮチャンネルトランジスタＮＴｒ１に分け、ＰＴｒ１を介して取り込まれたノードＰＨＬＤのデータがインバータを構成するＰＴｒ２のゲートに、ＮＴｒ１を介して取り込まれたノードＮＨＬＤのデータがＮＴｒ２のゲートに印加する。
【００３２】
第１実施例のデータ保持回路では、出力するノードＤＨＬＤのデータにソフトエラーが発生したときには、エラーのないＰＨＬＤ又はＮＨＬＤのデータにより補正される。入力データＤが０、すなわちＰＨＬＤとＮＨＬＤのデータが０のときには、ＰＴｒ２がオンで、ＮＴｒ２がオフである。この場合には、ＰＨＬＤのデータにソフトエラーが発生する可能性があるが、ＮＨＬＤのデータにはソフトエラーは発生しない。ＰＨＬＤのデータにソフトエラーが発生して０から１に変化すると、ＰＴｒ２はオンからオフに変化する。このとき、ＮＴｒ２はオフであり、ＤＨＬＤは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。同様に、入力データＤが１、すなわちＰＨＬＤとＮＨＬＤのデータが１のときには、ＰＴｒ２がオフで、ＮＴｒ２がオンである。この場合には、ＮＨＬＤのデータにソフトエラーが発生する可能性があるが、ＰＨＬＤのデータにはソフトエラーは発生しない。ＮＨＬＤのデータにソフトエラーが発生して１から０に変化すると、ＮＴｒ２はオンからオフに変化する。このとき、ＰＴｒ２はオフであり、ＤＨＬＤは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。
【００３３】
ソフトエラーの発生確率から、複数の中性子又はα線が同時にソフトエラーを発生させる確率は限りなくゼロに近い。
【００３４】
しかし、１つの中性子が発生する電荷量が非常に多く、そのために発生した電荷が複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することが考えられる。このようなことが生じると本発明では正常な状態に復帰させることはできない。そこで、図６のデータ保持回路を基板上で実現するときには、図７に示すように、ＰＨＬＤとＮＨＬＤのデータを生成するＰＴｒ１とＮＴｒ１をセルの一方の側に設け、ＤＨＬＤのデータ及びＱを生成するＰＴｒ２、ＮＴｒ２及びＩｎｖ１をセルの反対側に設け、それらの間にクロック用インバータＣＫＩｎｖなどを配置して、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインが半導体基板上で隣接しないようにする。このように、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインをできる限り離すように回路のレイアウトを工夫することで、エネルギの大きな中性子が突入して多くの電荷量が発生しても、補正できないソフトエラーが同時に発生することがなくなる。
【００３５】
このように、本発明のデータ保持回路は、従来例に比べて非常に簡単な構成であるが、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持できる。
【００３６】
図８は、本発明の第２実施例のデータ保持回路の構成を示す図である。第２実施例のデータ保持回路は、第１実施例のデータ保持回路に、ＰＨＬＤのデータを補正するプルアップ補正回路１４と、ＮＨＬＤのデータを補正するプルダウン補正回路１５を付加したものである。プルアップ補正回路１４は、ノードＰＨＬＤと電源の低電位側（グランド）の間にＰチャンネルトランジスタＰＴｒ３とＰＴｒ４を直列に接続し、ＰＴｒ３のゲートにはＮＨＬＤのデータを供給し、ＰＴｒ４のゲートには出力Ｑを供給する。プルダウン補正回路１５は、ノードＮＨＬＤと電源の高電位側の間にＮチャンネルトランジスタＮＴｒ３とＮＴｒ４を直列に接続し、ＮＴｒ３のゲートにはＰＨＬＤのデータを供給し、ＮＴｒ４のゲートには出力Ｑを供給する。ＰＨＬＤとＮＨＬＤのデータが０のときにはＰＴｒ３とＰＴｒ４がオンしてノードＰＨＬＤを０レベルに保持するのでリークは問題にならない。すなわち、第２実施例のデータ保持回路はスタティック型である。
【００３７】
次に、図９と図１０を参照して、第２実施例のデータ保持回路でソフトエラーが発生した場合の動作を説明する。図９の（Ａ）は、入力データＤとして０を取り込んだ状態を示す。入力データＤを取り込んだ後、ＰＴｒ１とＮＴｒ１はオフ状態になり、ＰＨＬＤとＮＨＬＤのデータは０になり、ＰＴｒ２がオンしてＤＨＬＤのデータは１になる。ＮＴｒ２はオフである。ＰＴｒ３とＰＴｒ４はオンし、ＮＴｒ３とＮＴｒ４はオフする。
【００３８】
図９の（Ｂ）は、ＮＴｒ２のドレイン付近に粒子が突入して、ＤＨＬＤのデータが１から０に変化するソフトエラーが発生した場合を示す。これにより、出力Ｑは０から１に変化し、ＰＴｒ４がオフし、ＮＴｒ４がオンする。この状態では、ＮＴｒ３はオフのままであり、ＮＨＬＤのデータは０のままである。また、ＰＨＬＤのデータはＰＴｒ４がオフするのでプルダウンされなくなるが、ある一定期間は０のデータを維持する。ＰＴｒ２はオンのままであり、ＤＨＬＤはプルアップされてそのデータ再び１に戻り、更にＱも０に戻る。従って、ＰＴｒ４がオンし、ＮＴｒ４がオフして図９の（Ａ）の状態に戻る。このようにしてソフトエラーが発生しても、元の正常な状態に復帰する。
【００３９】
図１０は、ＰＴｒ１のドレイン付近に粒子が突入して、ＰＨＬＤが０から１に変化するソフトエラーが発生した場合を示す。これにより、ＰＴｒ２はオンからオフに変化するが、ＮＴｒ２はオフのままであり、ＤＨＬＤはフローティング状態になるが、一定期間はデータは１のまま保持される。その間、ＰＴｒ３とＰＴｒ４はオンのままなのでＰＨＬＤはプルダウンされてそのデータは０になり、再びＰＴｒ２がオンしてＤＨＬＤはプルアップされる。
【００４０】
図１１から図１３は、第２実施例の変形例を示す図である。図１１の回路は、プルアップ補正回路１４とプルダウン補正回路１５に出力Ｑを供給する替わりにＤＨＬＤのデータを供給するようにしたもので、ＰＴｒ４の替わりにＮＴｒ５を、ＮＴｒ４の替わりにＰＴｒ５を設け、それぞれのゲートにＤＨＬＤのデータを供給する。動作は第２実施例の回路と類似しているので説明は省略する。
【００４１】
図１２の回路は、ノードＰＨＬＤと電源の高電位側の間にＰチャンネルトランジスタＰＴｒ６とＮチャンネルトランジスタＮＴｒ７を直列に接続し、ＰＴｒ６のゲートにはＤＨＬＤのデータを供給し、ＮＴｒ７のゲートにはＮＨＬＤのデータを供給する。更に、ノードＮＨＬＤと電源の低電位側の間にＮチャンネルトランジスタＮＴｒ６とＰチャンネルトランジスタＰＴｒ７を直列に接続し、ＮＴｒ６のゲートにはＤＨＬＤのデータを供給し、ＰＴｒ７のゲートにはＰＨＬＤのデータを供給する。図８の第２実施例の回路では、ＰＨＬＤは低電位側のみにプルダウンされ、ＮＨＬＤは高電位側のみにプルアップされたが、図１２の変形例では、ＰＨＬＤを高低電位側にもプルアップし、ＮＨＬＤを低電位側にもプルダウンする。これにより、ＰＨＬＤとＮＨＬＤのデータをより確実に保持できるようになる。動作は第２実施例の回路と類似しているので説明は省略する。
【００４２】
図１３の回路は、図１１の回路において、ＰＨＬＤを高低電位側にもプルアップし、ＮＨＬＤを低電位側にもプルダウンするようにしたものである。
【００４３】
図１４は、本発明の第３実施例のデータ保持回路を示す。第３実施例の回路は、図６の回路に、ＤＨＬＤのデータを補正する保持データ補正回路１６を付加したものである。保持データ補正回路１６は、ノードＤＨＬＤと電源の高電位側の間にＰチャンネルトランジスタＰＴｒ８とＰＴｒ９を直列に接続し、ノードＤＨＬＤと電源の低電位側の間にＮチャンネルトランジスタＮＴｒ８とＮＴｒ９を直列に接続し、ＰＴｒ９のゲートはＰＨＬＤに接続し、ＮＴｒ９のゲートはＮＨＬＤに接続し、ＰＴｒ８とＮＴｒ８のゲートには出力Ｑを供給する。すなわち、第３実施例の回路は、ＤＨＬＤのデータを出力Ｑをフィードバックループによってスタティックに保持する回路構成である。ＤＨＬＤのデータにソフトエラーが発生すると、ＱからＤＨＬＤへのフィードバックループが切れ、ソフトエラーの伝播を防止できる。
【００４４】
図１５は、本発明の第４実施例のデータ保持回路を示す。第４実施例の回路は、図６の回路において、ＰＴｒ１の前段にＰチャンネルトランジスタＰＴｒＬＫを設け、ＮＴｒ１の前段にＮチャンネルトランジスタＮＴｒＬＫを設け、ＰＴｒＬＫのゲートには／ＣＫを供給し、ＮＴｒＬＫのゲートにはＣＫを供給するようにしたものである。この回路は、ＰＴｒ１とＮＴｒ１を２段構成にしてリークを低減したものである。
【００４５】
図１６は、図１４の第３実施例のデータ保持回路で、ＰＴｒＬＫとＮＴｒＬＫを設けてデータ入力部を２段構成にした変形例を示す。
【００４６】
図１７は、本発明の第５実施例のデータ保持回路を示す。第５実施例のデータ保持回路は、入力データＤが入力されるインバータＩｎｖ０と、その出力が入力され、クロックに同期して取り込むトランスファーゲートと、トランスファーゲートにより保持されたノードＤＨＬＤのデータを出力するインバータＩｎｖ１とを有する従来のデータ保持回路に、図６のプルアップ経路１２とプルダウン経路１３を付加した構成を有する。トランスファーゲートは、ＰチャンネルトランジスタＰＴｒ０とＮチャンネルトランジスタＮＴｒ０で構成される。
【００４７】
第５実施例のデータ保持回路では、インバータＩｎｖ０、トランスファーゲート及びインバータＩｎｖ１で構成されるデータ保持回路は、リークは大きいが高速なトランジスタで構成する。プルアップ経路とプルダウン経路を構成するＰＴｒ１，ＰＴｒ２，ＮＴｒ１，ＮＴｒ２は、動作速度は遅くてもよいがリークの少ないものにする。これにより、データ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。
【００４８】
図１８は、インバータＩｎｖ０とトランスファーゲートの替わりに、それらの機能を合わせ持つクロックドインバータＣｉｎｖ０を使用した第５実施例の変形例を示す図である。クロックドインバータＣｉｎｖ０を使用することによりリークは低減されるが、低電圧化が難しいという問題がある。
【００４９】
図１９から図２４は、第５実施例のデータ保持回路において、図８、図１１から図１５に示した特徴を付加した回路例を示す。詳しい説明は省略する。
【００５０】
２個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られている。上記の本発明のデータ保持回路をラッチとして使用してエッジトリガ型フリップフロップが実現できる。
【００５１】
図２５は第１実施例の２個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを、図２６は第２実施例の２個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを示す。前段のマスタデータ保持回路のトランジスタにはＭを、後段のスレーブデータ保持回路のトランジスタにはＳを付加して表している。いずれの場合も、前段のマスタデータ保持回路は、クロックＣＫが０（低電位側レベル）のときに入力データＤを取り込み、後段のスレーブデータ保持回路は、クロックＣＫが１（高電位側レベル）のときに前段のマスタデータ保持回路の出力を取り込む。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持でき且つ構成が簡単で高速動作が可能なデータ保持回路が得られる。本発明のデータ保持回路は基本的な回路要素であり、エッジトリガ型フリップフロップなど各種の回路に使用でき、それらの回路におけるソフトエラーの影響の伝播を防止して誤動作を防止できる。
【図面の簡単な説明】
【図１】中性子とα線によるソフトエラー率の例を示す図である。
【図２】中性子とα線によるソフトエラー発生のメカニズムを説明する図である。
【図３】ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。
【図４】ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。
【図５】パルスラッチを使用してフリップフロップを構成したデータ保持回路を示す図である。
【図６】本発明の第１実施例のデータ保持回路を示す図である。
【図７】第１実施例のデータ保持回路のレイアウトを示す図である。
【図８】本発明の第２実施例のデータ保持回路を示す図である。
【図９】第２実施例のデータ保持回路の動作を説明する図である。
【図１０】第２実施例のデータ保持回路の動作を説明する図である。
【図１１】第２実施例のデータ保持回路の変形例を示す図である。
【図１２】第２実施例のデータ保持回路の変形例を示す図である。
【図１３】第２実施例のデータ保持回路の変形例を示す図である。
【図１４】本発明の第３実施例のデータ保持回路を示す図である。
【図１５】本発明の第４実施例のデータ保持回路を示す図である。
【図１６】第３実施例のデータ保持回路の変形例を示す図である。
【図１７】本発明の第５実施例のデータ保持回路を示す図である。
【図１８】第５実施例のデータ保持回路の変形例を示す図である。
【図１９】第５実施例のデータ保持回路の変形例を示す図である。
【図２０】第５実施例のデータ保持回路の変形例を示す図である。
【図２１】第５実施例のデータ保持回路の変形例を示す図である。
【図２２】第５実施例のデータ保持回路の変形例を示す図である。
【図２３】第５実施例のデータ保持回路の変形例を示す図である。
【図２４】第５実施例のデータ保持回路の変形例を示す図である。
【図２５】第１実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。
【図２６】第２実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。
【符号の説明】
１１…データ保持部
１２…プルアップ経路
１３…プルダウン経路
１４…プルアップ補正回路
１５…プルダウン補正回路
１６…電源制御回路
Claims (11)
- 出力するデータを保持するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップするプルアップ経路と、
前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路と、
前記プルダウン制御信号と前記データ保持部に保持されたデータとに応じて前記プルアップ制御信号を制御するプルアップ補正回路と、
前記プルアップ制御信号と前記データ保持部に保持されたデータとに応じて前記プルダウン制御信号を制御するプルダウン補正回路とを備え、
前記プルアップ経路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しないように構成され、
前記プルダウン経路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しないように構成され、
前記プルアップ補正回路は、前記プルダウン制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成され、
前記プルダウン補正回路は、前記プルアップ制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成されていることを特徴とするデータ保持回路。 - 前記プルアップ経路は、クロックに同期して入力データを前記プルアップ制御信号として取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを有し、
前記プルダウン経路は、前記クロックに同期して入力データを前記プルダウン制御信号として取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタとを有する請求項１に記載のデータ保持回路。 - 前記第１ゲート回路のトランジスタと前記第２トランジスタは隣接しないように配置し、前記第２ゲート回路のトランジスタと前記第１トランジスタは隣接しないように配置した請求項２に記載のデータ保持回路。
- 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記一方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも２個のトランジスタの一方は第１の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記他方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも２個のトランジスタの一方は第２の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項２に記載のデータ保持回路。 - 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記他方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも２個のトランジスタの一方は第１の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記一方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも２個のトランジスタの一方は第２の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項４に記載のデータ保持回路。 - クロックに同期して入力データを取り込んで保持し、保持したデータを出力するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第１補正回路と、
前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第２補正回路と、
前記プルダウン制御信号と前記データ保持部に保持されたデータとに応じて前記プルアップ制御信号を制御するプルアップ補正回路と、
前記プルアップ制御信号と前記データ保持部に保持されたデータとに応じて前記プルダウン制御信号を制御するプルダウン補正回路とを備え、
前記第１補正回路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しないように構成され、
前記第２補正回路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しないように構成され、
前記プルアップ補正回路は、前記プルダウン制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成され、
前記プルダウン補正回路は、前記プルアップ制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成されていることを特徴とするデータ保持回路。 - 前記第１補正回路は、クロックに同期して入力データを前記プルアップ制御信号として取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを有し、
前記第２補正回路は、前記クロックに同期して入力データを前記プルダウン制御信号として取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタとを有する請求項６に記載のデータ保持回路。 - 前記第１ゲート回路のトランジスタと前記第２トランジスタは隣接しないように配置し、前記第２ゲート回路のトランジスタと前記第１トランジスタは隣接しないように配置した請求項７に記載のデータ保持回路。
- 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記一方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも２個のトランジスタの一方は第１の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記他方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも２個のトランジスタの一方は第２の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項７に記載のデータ保持回路。 - 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記他方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも２個のトランジスタの一方は第１の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記一方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも２個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも２個のトランジスタの一方は第２の極性のトランジスタであり、前記少なくとも２個のトランジスタは、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項９に記載のデータ保持回路。 - 請求項１から１０のいずれか１項に記載のデータ保持回路を直列に接続し、前段データ保持回路と後段のデータ保持回路に互いに反転したクロックを供給するデータ保持回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002076789A JP3744867B2 (ja) | 2002-03-19 | 2002-03-19 | データ保持回路 |
| US10/282,862 US6922094B2 (en) | 2002-03-19 | 2002-10-28 | Data retaining circuit |
| FR0214516A FR2837611B1 (fr) | 2002-03-19 | 2002-11-20 | Circuit de conservation de donnees |
| CNB021490627A CN100351949C (zh) | 2002-03-19 | 2002-11-20 | 数据保持电路 |
| US11/154,114 US7167033B2 (en) | 2002-03-19 | 2005-06-15 | Data retaining circuit |
| US11/154,060 US7132871B2 (en) | 2002-03-19 | 2005-06-15 | Data retaining circuit |
| US11/154,061 US7151395B2 (en) | 2002-03-19 | 2005-06-15 | Data retaining circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002076789A JP3744867B2 (ja) | 2002-03-19 | 2002-03-19 | データ保持回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005264212A Division JP4125312B2 (ja) | 2005-09-12 | 2005-09-12 | データ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273709A JP2003273709A (ja) | 2003-09-26 |
| JP3744867B2 true JP3744867B2 (ja) | 2006-02-15 |
Family
ID=27800374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002076789A Expired - Fee Related JP3744867B2 (ja) | 2002-03-19 | 2002-03-19 | データ保持回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US6922094B2 (ja) |
| JP (1) | JP3744867B2 (ja) |
| CN (1) | CN100351949C (ja) |
| FR (1) | FR2837611B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7873589B2 (en) * | 2001-04-02 | 2011-01-18 | Invivodata, Inc. | Operation and method for prediction and management of the validity of subject reported data |
| WO2006026676A2 (en) * | 2004-08-30 | 2006-03-09 | California Institute Of Technology | Seu-tolerant qdi circuits |
| JP4551731B2 (ja) * | 2004-10-15 | 2010-09-29 | 株式会社東芝 | 半導体集積回路 |
| US20090230988A1 (en) * | 2004-12-01 | 2009-09-17 | Koninklijke Philips Electronics, N.V. | Electronic device having logic circuitry and method for designing logic circuitry |
| JP2006339355A (ja) * | 2005-06-01 | 2006-12-14 | Nec Electronics Corp | 半導体集積回路装置及びその設計方法 |
| US7323920B2 (en) * | 2005-06-13 | 2008-01-29 | Hewlett-Packard Development Company, L.P. | Soft-error rate improvement in a latch using low-pass filtering |
| JP2007073709A (ja) | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
| JP2007124343A (ja) | 2005-10-28 | 2007-05-17 | Toshiba Corp | データ保持回路 |
| US7405606B2 (en) * | 2006-04-03 | 2008-07-29 | Intellectual Ventures Fund 27 Llc | D flip-flop |
| JP4954639B2 (ja) | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
| JP2008112857A (ja) | 2006-10-30 | 2008-05-15 | Nec Electronics Corp | 半導体集積回路装置 |
| JPWO2008133215A1 (ja) * | 2007-04-19 | 2010-07-22 | 国立大学法人 千葉大学 | 半導体集積回路 |
| US7570080B2 (en) * | 2007-09-28 | 2009-08-04 | Intel Corporation | Set dominant latch with soft error resiliency |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US525923A (en) * | 1894-09-11 | Ice-handling implement | ||
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-
2002
- 2002-03-19 JP JP2002076789A patent/JP3744867B2/ja not_active Expired - Fee Related
- 2002-10-28 US US10/282,862 patent/US6922094B2/en not_active Expired - Lifetime
- 2002-11-20 CN CNB021490627A patent/CN100351949C/zh not_active Expired - Fee Related
- 2002-11-20 FR FR0214516A patent/FR2837611B1/fr not_active Expired - Fee Related
-
2005
- 2005-06-15 US US11/154,060 patent/US7132871B2/en not_active Expired - Fee Related
- 2005-06-15 US US11/154,061 patent/US7151395B2/en not_active Expired - Fee Related
- 2005-06-15 US US11/154,114 patent/US7167033B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6922094B2 (en) | 2005-07-26 |
| US20050248379A1 (en) | 2005-11-10 |
| FR2837611B1 (fr) | 2005-10-14 |
| US20030179031A1 (en) | 2003-09-25 |
| US20050231257A1 (en) | 2005-10-20 |
| US7167033B2 (en) | 2007-01-23 |
| CN1445786A (zh) | 2003-10-01 |
| FR2837611A1 (fr) | 2003-09-26 |
| US20050242863A1 (en) | 2005-11-03 |
| US7151395B2 (en) | 2006-12-19 |
| CN100351949C (zh) | 2007-11-28 |
| JP2003273709A (ja) | 2003-09-26 |
| US7132871B2 (en) | 2006-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050912 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
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Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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