JP3744867B2 - データ保持回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ラッチ回路などのデータ保持回路に関し、特にα線や中性子によるソフトエラーの発生を低減したデータ保持回路に関する。
【0002】
従来から宇宙空間や航空機などで使用される半導体装置では、α線や中性子などの放射線によるソフトエラーの発生が問題とされてきた。近年、半導体装置の高集積化及び低電圧化が進められており、それに伴って地上で使用される半導体装置でも放射線によるソフトエラーの発生が無視できなくなってきた。
【0003】
【従来の技術】
図1は、0.35μmの線幅で製作した3.3Vで動作するラッチ回路での、臨界電荷量に対するα線及び中性子によるソフトエラー率を示す図である。ソフトエラー率は、1FIT=1エラー/109デバイス・時間で表される。図示のように、臨界電荷量が75fC以下ではα線によるソフトエラーの発生頻度が高く、臨界電荷量が75fC以上では中性子によるソフトエラーの発生頻度が高い。0.35μmの線幅で3.3Vで動作するラッチ回路の臨界電荷量は約150fCであり、主として中性子によるソフトエラーが問題になる。宇宙機器や航空機内で使用される機器ではソフトエラーの問題が出ており、例えば航空機上での心臓ペースメーカの故障率の増加が報告されている。今後半導体装置の一層の微細化が進めば、地上で使用される半導体装置でも放射線によるソフトエラー発生率の増加が懸念され、その影響が無視できなくなることは明らかである。また、中性子だけでなくα線によるソフトエラーも問題になると予想される。このようなことを背景として、様々な分野の半導体装置でソフトエラー対策が必要になってきている。
【0004】
メモリなどでは、冗長ビットを持たせてソフトエラー発生を検出したり補正することが行われているが、論理回路においてもソフトエラー対策が求められている。論理回路においてソフトエラーの影響が大きいのはラッチ回路などのデータ保持回路である。組合せ回路のデータなどは一時的にデータが反転しても前段のデータが反転しない限り再び元のデータに戻るので影響の範囲は制限されるが、保持されているデータが反転してそのまま保持されると、反転したデータが伝播して広い範囲に影響することになる。このため、特にデータ保持回路のソフトエラー対策が求められており、本発明はデータ保持回路のソフトエラー対策に関係する。
【0005】
図2は、ソフトエラーの発生メカニズムを説明する図である。図2の(A)に示すように、トランジスタは、ゲートG、ソースS、及びドレインDを有し、ゲートの下のソースとドレインの間の部分にはチャンネルが形成され、ソースとドレインの周囲には空乏層Eが形成される。トランジスタのドレイン領域にα線や中性子などの粒子が突入すると、原子核と衝突して粒子の軌道上に多量のホール(正孔)とエレクトロン(電子)の対(ペア)が生成される。このとき、空乏層は発生したホール・エレクトロンペアによって引き伸ばされたような状態になる。これをファネリング(funelling)領域Fという。
【0006】
空乏層及びファネリング領域では、図2の(B)のように、電子と正孔はドリフトによって移動する。ドリフトによる移動は非常に高速に行なわれるので、発生した電荷の一方は急速にドレイン方向に移動することになる。空乏層とファネリング領域以外で発生した電子及び正孔は拡散によって移動するが、拡散による移動はドリフトと比べて遅く、ほとんどのホール・エレクトロンペアはホールとエレクトロンで相互に打ち消し合い対消滅するが、一部は空乏層やファネリング領域に流れ込み、ドリフトによってドレイン方向に移動する。
【0007】
NMOSとPMOSでは電子と正孔の移動方向が異なり、NMOSでは電子が、PMOSでは正孔がドレインノードに流れ込む。このとき、ドレインノードに流れ込んだ電荷量がノードの臨界電荷量より多い場合に、トランジスタが保持していたデータが反転する現象が発生し、これをソフトエラーという。MOSトランジスタでは、その構造から、NMOSでは高論理レベル(データ:1)から低論理レベル(データ:0)へのソフトエラー、PMOSでは低論理レベル(データ:0)から高論理レベル(データ:1)へのソフトエラーのみが生じるという特徴がある。以下、データは0と1で表すこととする。
【0008】
データ保持回路におけるソフトエラー対策の例として、K.Joe Hass,Jody W. Gambles: "Mitigating Single Event Upsets From Combinational Logic" 7th NASA Symposium on VLSI Design 1998は、図3示すような回路を、米国特許6,026,011号は、図4に示すような回路を開示している。いずれの回路も、上記のようなNMOSでは1→0、PMOSでは0→1のエラーしか発生しないという特徴に着目して、ラッチしたデータを保持するノードをNMOSのみで構成される部分と、PMOSのみで構成される部分に分割して、同じデータを保持し、相互に保持データを補正する構成になっている。同じデータであるからソフトエラーは一方にのみ発生し、他方には発生しないので、エラーのない他方のデータでエラーの生じた一方のデータを補正する。
【0009】
具体的には、図3の回路では、入力データDが0であるとき取り込まれるデータPP,NNも0であり、QP,QNは1に、出力Qは0になる。この場合、PMOSで構成されるデータ保持部に保持されるPPは0から1になるソフトエラーが発生する可能性があり、NMOSで構成されるデータ保持部に保持されるQNは1から0になるソフトエラーが発生する可能性があるが、NN,QPは反転することはない。QNが1から0になると出力部のNMOSトランジスタがオフし、QPは1であるから出力部のPMOSトランジスタはオフしており、出力Qはフローティング状態になるが、寄生容量もあるのでデータが反転することはない。そしてQNはNN,QPにより元のデータ1に戻されるので、正常な状態に復帰する。PPについても同様にNN,QPにより元のデータ0に復帰する。入力データDが1であるときには、NN,QPにソフトエラーが発生する可能性があるが、PP,QNにはソフトエラーは発生しないので、同様に元の状態に復帰する。
【0010】
図4の回路では、データPP,NNは入力データDと同じであり、それぞれPMOSで構成されるデータ保持部とNMOSで構成されるデータ保持部に保持されるのでソフトエラーは一方のみに発生するので、互いに補正することにより元の状態に復帰することが可能である。また、出力データ保持部のデータHLDはデータPP,NNをゲート入力とする2つのインバータの出力が共通に接続されており、ソフトエラーにより一方の出力が一時的に変化しても他方の出力は正常に維持されるので、HLDが変化する可能性は低い。
【0011】
図3及び図4の回路では、ソフトエラーを発生させる電荷の量が小さく、ソフトエラーによって発生したデータの反転が補正により短時間の内に元の状態に復帰する場合は正常な状態を維持できるが、データの反転状態が長くなると反転したデータが回路全体に伝播して保持データが完全に反転することになる。この場合、反転したデータはそのまま保持されることになる。実際には、保持データが完全に反転するほどデータの反転状態が長くなることはほとんどなく、実用上は問題ないと考えられる。但し、将来的に半導体装置の微細化が進み容量成分が小さくなり、さらに低電圧化が進むと臨界電荷量が減少するので、それに伴ってソフトエラーによって発生したデータの反転状態が長くなるため、図3及び図4の回路でも十分にソフトエラーの発生を防止できなくなる可能性はある。
【0012】
【発明が解決しようとする課題】
図3及び図4の回路構成では、NMOS側のノードとPMOS側のノードがフィードバックする形で接続されているため、動作速度が遅いという問題がある。更に、多数のトランジスタを使用しているため構成が複雑で回路規模が大きくなるという問題もある。
【0013】
半導体装置は、高集積化、高速化及び低消費電力化が求められており、ラッチなどのデータ保持回路についても同様である。そこで、図5に示すような構成で、パルスラッチをフリップフロップのように使用することが提案されている。しかしながら、このようなラッチはデータをダイナミックに保持するため、ソフトエラーに対してはきわめて弱いという問題がある。そのため、図5のようなデータ保持回路でもソフトエラーに対する耐性を高めることが望まれる。
【0014】
本発明は、上記のような問題点を解決した、高集積化、高速化及び低消費電力化が可能で且つソフトエラーに対する耐性が高いデータ保持回路の実現を目的とする。
【0015】
【課題を解決するための手段】
上記の目的を実現するため、本発明の第1の態様のデータ保持回路は、出力するデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正され、プルアップ経路又はプルダウン経路のデータにエラーが発生した時には補正機能をオフして出力するデータに影響しないようにすると共に、プルアップ経路又はプルダウン経路のエラーデータが相互に影響しないようにする。
【0016】
すなわち、本発明の第1の態様のデータ保持回路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップするプルアップ経路、及び前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路を備え、前記プルアップ経路は、プルアップ制御信号が他方の値から一方の値に変化するソフトエラーは発生しないように構成され、前記プルダウン経路は、プルダウン制御信号が一方の値から他方の値に変化するソフトエラーは発生しないように構成され、プルアップ経路とプルダウン経路は相互に独立で、プルアップ制御信号とプルダウン制御信号は相互に影響しないことを特徴とする。
【0017】
本発明の第1の態様のデータ保持回路によれば、データ保持部に保持されたデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正される。更に、入力データが一方の値の時にソフトエラーが発生する可能性があるのはプルアップ経路に保持されたプルアップ制御信号のみで、プルダウン経路に保持されたプルダウン制御信号にはソフトエラーが発生しない。また、入力データが他方の値の時にソフトエラーが発生する可能性があるのはプルダウン経路に保持されたプルダウン制御信号のみで、プルアップ経路に保持されたプルアップ制御信号にはソフトエラーが発生しない。従って、入力データが一方の値の時にはプルアップ制御信号がデータ保持部のデータをプルアップし、入力データが他方の値の時にはプルダウン制御信号がデータ保持部のデータをプルダウンするように構成すれば、入力データが一方の値の時にプルアップ制御信号がソフトエラーにより変化してもプルアップを停止するだけで、プルダウン制御信号は変化しないのでデータ保持部のデータをプルダウンすることはなく、データ保持部のデータは変化しない。同様に、入力データが他方の値の時にプルダウン経路に保持されたプルダウン制御信号がソフトエラーにより変化してもプルダウンを停止するだけで、プルアップ経路に保持されたプルアップ制御信号は変化しないのでデータ保持部のデータをプルアップすることはなく、データ保持部のデータは変化しない。このように、プルアップ制御信号又はプルダウン制御信号がソフトエラーで変化しても、データ保持部のデータは変化せず、エラーの影響が伝播しない。
【0018】
具体的には、プルアップ経路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持する第1の極性のトランジスタで構成される第1ゲート回路と、プルアップ制御信号が直接ゲートに印加され、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップする第1の極性の第1トランジスタとを有し、プルダウン経路は、クロックに同期して入力データをプルダウン制御信号として取り込んで保持する第2の極性のトランジスタで構成される第2ゲート回路と、プルダウン制御信号が直接ゲートに印加され、プルダウン制御信号が他方の値の時にデータ保持部に保持されたデータをプルダウンする第2の極性の第2トランジスタとを有する。
【0019】
このようなデータ保持回路では、出力するデータにソフトエラーが発生したときには、第1ゲート回路及び第2ゲート回路に保持された正しい入力データにより補正される。プルアップ経路の第1トランジスタがオンで、プルダウン経路の第2トランジスタがオフの場合には、第1ゲート回路に保持されたプルアップ制御信号にソフトエラーが発生するが、第2ゲート回路に保持されたプルダウン制御信号にはソフトエラーは発生しない。第1ゲート回路に保持されたプルアップ制御信号データにソフトエラーが発生すると、第1トランジスタがオフするが第2トランジスタはオフ状態を維持するので、出力データには影響しない。同様に、第2ゲート回路に保持されたプルダウン制御信号にソフトエラーが発生する場合には、第2トランジスタがオフするが第1トランジスタはオフ状態を維持するので、出力データには影響しない。
【0020】
また、本発明のデータ保持回路を図5に示した回路に対応付けていえば、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるCMOS構成のインバータを備えるデータ保持回路において、入力ゲート回路を第1の極性のトランジスタで構成される第1ゲート回路と第2の極性のトランジスタで構成される第2ゲート回路の2つに分け、インバータの第1の極性のトランジスタのゲートに第1ゲート回路に保持されたプルアップ制御信号を印加し、インバータの第2の極性のトランジスタのゲートに第2ゲート回路に保持されたプルダウン制御信号を印加するように構成する。
【0021】
本発明の第1の態様のデータ保持回路は、第1ゲート回路及び第2ゲート回路は、それを構成するトランジスタがオンのときに入力データを取り込み、取り込んだデータはダイナミックに保持される。そのため、リークの影響を受け易いという問題がある。リークを少なくするには、トランジスタのゲート長を長くしたり、閾値電圧の高いトランジスタを使用することが考えられるが、このようなトランジスタは動作が遅いのでラッチ全体の速度が低下するという問題が生じる。
【0022】
本発明の第2の態様のデータ保持回路は、高速型のデータ保持回路である。第2の態様のデータ保持回路は、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるCMOS構成のインバータを備える従来のデータ保持回路に、上記のプルアップ経路とプルダウン経路を更に設け、データ保持回路に保持されたデータをプルアップ経路とプルダウン経路で補正することを特徴とする。
【0023】
本発明の第2の態様のデータ保持回路で、従来のデータ保持回路は高速なトランジスタを使用し、プルアップ経路とプルダウン経路の第1及び第2ゲート回路のトランジスタは動作速度は遅いがリークの少ないものにする。これにより、従来のデータ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。
【0024】
リーク対策としては他にも各種ある。1つの対策は、第1ゲート回路及び第2ゲート回路の前段に更にゲート回路を付加してスタック構造とする。
【0025】
別のリーク対策は、プルダウン制御信号とデータ保持部に保持されたデータで、又はプルアップ制御信号とデータ保持部に保持されたデータで、相互に補正するようにフィードバックする構成を設けてスタティック型にする。この場合、プルアップ経路とプルダウン経路は相互に独立でなく、プルダウン制御信号とプルアップ制御信号は相互に影響することになるが、プルダウン制御信号又はプルアップ制御信号の一方にソフトエラーが発生しても、エラーが伝播しないように他方を変化させないことが重要である。
【0026】
そのため、本発明の第3の態様のデータ保持回路は、データ保持部とプルアップ経路とプルダウン経路に加えて、プルダウン制御信号と前記データ保持部に保持されたデータとに応じてプルアップ制御信号を制御するプルアップ補正回路と、プルアップ制御信号とデータ保持部に保持されたデータとに応じてプルダウン制御信号を制御するプルダウン補正回路とを備え、プルアップ補正回路はプルダウン制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成し、プルダウン補正回路はプルアップ制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成する。これにより、プルアップ制御信号とプルダウン制御信号はスタティックに保持されると共に、一方にエラーが発生しても他方には伝播せず、出力するデータにエラーが伝播することもない。
【0027】
このように、本発明のデータ保持回路は、図3及び図4の従来のソフトエラー対策したデータ保持回路に比べて構成が簡単であり、しかもソフトエラーの影響が回路の他の部分に影響を与えない構成となっているので、ソフトエラーに対する耐性が高いという特徴を有する。
【0028】
本発明は、ソフトエラーの発生確率から、回路の複数の部分で同時にソフトエラーが発生する確率は非常に小さく、同時に2つ以上のデータにソフトエラーが発生しないことを前提としている。実際に、別々の中性子又はα線が同時に複数のデータを保持するドレインに突入する確率は限りなくゼロに近いといえる。しかし、1つの中性子が発生する電荷量が非常に多いため、発生した電荷が近傍に存在する複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することはあり得ないとはいえない。このようなことが生じると本発明では正常な状態に復帰させることはできない。しかし、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインを半導体基板上で離れた部分に位置するようにレイアウトを工夫することで、実際上複数のデータにソフトエラーが発生しないようにできる。具体的には、第1ゲート回路のトランジスタと第2トランジスタは可能な限り離して配置し、第2ゲート回路のトランジスタと第1トランジスタは可能な限り離して配置する。
【0029】
なお、2個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られており、本発明のデータ保持回路を使用してエッジトリガ型フリップフロップが実現できることはいうまでもない。
【0030】
【発明の実施の形態】
図6は、本発明の第1実施例のデータ保持回路の回路構成を示す図である。図示のように、反転クロック/CKに同期して入力データDをプルアップ制御信号として取り込んで保持するPチャンネルトランジスタPTr1で構成される第1ゲート回路と、ノードPHLDに保持されたデータが直接ゲートに印加され、入力データが一方の値0の時にデータ保持部11のノードDHLDをプルアップする第1の極性のPチャンネルトランジスタPTr2とを有するプルアップ経路12、及びクロックCKに同期して入力データDをプルダウン制御信号として取り込んで保持するNチャンネルトランジスタNTr1で構成される第2ゲート回路と、ノードNHLDに保持されたデータが直接ゲートに印加され、入力データが他方の値1の時にデータ保持部のノードDHLDをプルダウンするNチャンネルトランジスタNTr2とを有するプルダウン経路13を備える。ノードDHLDのデータは、インバータInv1を介して出力データQとして出力される。
【0031】
図5の回路と対応して考えると、図5の前段のインバータがトランジスタPTr2とNTr2で構成されるCMOS構造のインバータに相当し、後段のインバータがInv1に相当する。図5のトランスファーゲートを、PチャンネルトランジスタPTr1とNチャンネルトランジスタNTr1に分け、PTr1を介して取り込まれたノードPHLDのデータがインバータを構成するPTr2のゲートに、NTr1を介して取り込まれたノードNHLDのデータがNTr2のゲートに印加する。
【0032】
第1実施例のデータ保持回路では、出力するノードDHLDのデータにソフトエラーが発生したときには、エラーのないPHLD又はNHLDのデータにより補正される。入力データDが0、すなわちPHLDとNHLDのデータが0のときには、PTr2がオンで、NTr2がオフである。この場合には、PHLDのデータにソフトエラーが発生する可能性があるが、NHLDのデータにはソフトエラーは発生しない。PHLDのデータにソフトエラーが発生して0から1に変化すると、PTr2はオンからオフに変化する。このとき、NTr2はオフであり、DHLDは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。同様に、入力データDが1、すなわちPHLDとNHLDのデータが1のときには、PTr2がオフで、NTr2がオンである。この場合には、NHLDのデータにソフトエラーが発生する可能性があるが、PHLDのデータにはソフトエラーは発生しない。NHLDのデータにソフトエラーが発生して1から0に変化すると、NTr2はオンからオフに変化する。このとき、PTr2はオフであり、DHLDは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。
【0033】
ソフトエラーの発生確率から、複数の中性子又はα線が同時にソフトエラーを発生させる確率は限りなくゼロに近い。
【0034】
しかし、1つの中性子が発生する電荷量が非常に多く、そのために発生した電荷が複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することが考えられる。このようなことが生じると本発明では正常な状態に復帰させることはできない。そこで、図6のデータ保持回路を基板上で実現するときには、図7に示すように、PHLDとNHLDのデータを生成するPTr1とNTr1をセルの一方の側に設け、DHLDのデータ及びQを生成するPTr2、NTr2及びInv1をセルの反対側に設け、それらの間にクロック用インバータCKInvなどを配置して、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインが半導体基板上で隣接しないようにする。このように、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインをできる限り離すように回路のレイアウトを工夫することで、エネルギの大きな中性子が突入して多くの電荷量が発生しても、補正できないソフトエラーが同時に発生することがなくなる。
【0035】
このように、本発明のデータ保持回路は、従来例に比べて非常に簡単な構成であるが、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持できる。
【0036】
図8は、本発明の第2実施例のデータ保持回路の構成を示す図である。第2実施例のデータ保持回路は、第1実施例のデータ保持回路に、PHLDのデータを補正するプルアップ補正回路14と、NHLDのデータを補正するプルダウン補正回路15を付加したものである。プルアップ補正回路14は、ノードPHLDと電源の低電位側(グランド)の間にPチャンネルトランジスタPTr3とPTr4を直列に接続し、PTr3のゲートにはNHLDのデータを供給し、PTr4のゲートには出力Qを供給する。プルダウン補正回路15は、ノードNHLDと電源の高電位側の間にNチャンネルトランジスタNTr3とNTr4を直列に接続し、NTr3のゲートにはPHLDのデータを供給し、NTr4のゲートには出力Qを供給する。PHLDとNHLDのデータが0のときにはPTr3とPTr4がオンしてノードPHLDを0レベルに保持するのでリークは問題にならない。すなわち、第2実施例のデータ保持回路はスタティック型である。
【0037】
次に、図9と図10を参照して、第2実施例のデータ保持回路でソフトエラーが発生した場合の動作を説明する。図9の(A)は、入力データDとして0を取り込んだ状態を示す。入力データDを取り込んだ後、PTr1とNTr1はオフ状態になり、PHLDとNHLDのデータは0になり、PTr2がオンしてDHLDのデータは1になる。NTr2はオフである。PTr3とPTr4はオンし、NTr3とNTr4はオフする。
【0038】
図9の(B)は、NTr2のドレイン付近に粒子が突入して、DHLDのデータが1から0に変化するソフトエラーが発生した場合を示す。これにより、出力Qは0から1に変化し、PTr4がオフし、NTr4がオンする。この状態では、NTr3はオフのままであり、NHLDのデータは0のままである。また、PHLDのデータはPTr4がオフするのでプルダウンされなくなるが、ある一定期間は0のデータを維持する。PTr2はオンのままであり、DHLDはプルアップされてそのデータ再び1に戻り、更にQも0に戻る。従って、PTr4がオンし、NTr4がオフして図9の(A)の状態に戻る。このようにしてソフトエラーが発生しても、元の正常な状態に復帰する。
【0039】
図10は、PTr1のドレイン付近に粒子が突入して、PHLDが0から1に変化するソフトエラーが発生した場合を示す。これにより、PTr2はオンからオフに変化するが、NTr2はオフのままであり、DHLDはフローティング状態になるが、一定期間はデータは1のまま保持される。その間、PTr3とPTr4はオンのままなのでPHLDはプルダウンされてそのデータは0になり、再びPTr2がオンしてDHLDはプルアップされる。
【0040】
図11から図13は、第2実施例の変形例を示す図である。図11の回路は、プルアップ補正回路14とプルダウン補正回路15に出力Qを供給する替わりにDHLDのデータを供給するようにしたもので、PTr4の替わりにNTr5を、NTr4の替わりにPTr5を設け、それぞれのゲートにDHLDのデータを供給する。動作は第2実施例の回路と類似しているので説明は省略する。
【0041】
図12の回路は、ノードPHLDと電源の高電位側の間にPチャンネルトランジスタPTr6とNチャンネルトランジスタNTr7を直列に接続し、PTr6のゲートにはDHLDのデータを供給し、NTr7のゲートにはNHLDのデータを供給する。更に、ノードNHLDと電源の低電位側の間にNチャンネルトランジスタNTr6とPチャンネルトランジスタPTr7を直列に接続し、NTr6のゲートにはDHLDのデータを供給し、PTr7のゲートにはPHLDのデータを供給する。図8の第2実施例の回路では、PHLDは低電位側のみにプルダウンされ、NHLDは高電位側のみにプルアップされたが、図12の変形例では、PHLDを高低電位側にもプルアップし、NHLDを低電位側にもプルダウンする。これにより、PHLDとNHLDのデータをより確実に保持できるようになる。動作は第2実施例の回路と類似しているので説明は省略する。
【0042】
図13の回路は、図11の回路において、PHLDを高低電位側にもプルアップし、NHLDを低電位側にもプルダウンするようにしたものである。
【0043】
図14は、本発明の第3実施例のデータ保持回路を示す。第3実施例の回路は、図6の回路に、DHLDのデータを補正する保持データ補正回路16を付加したものである。保持データ補正回路16は、ノードDHLDと電源の高電位側の間にPチャンネルトランジスタPTr8とPTr9を直列に接続し、ノードDHLDと電源の低電位側の間にNチャンネルトランジスタNTr8とNTr9を直列に接続し、PTr9のゲートはPHLDに接続し、NTr9のゲートはNHLDに接続し、PTr8とNTr8のゲートには出力Qを供給する。すなわち、第3実施例の回路は、DHLDのデータを出力Qをフィードバックループによってスタティックに保持する回路構成である。DHLDのデータにソフトエラーが発生すると、QからDHLDへのフィードバックループが切れ、ソフトエラーの伝播を防止できる。
【0044】
図15は、本発明の第4実施例のデータ保持回路を示す。第4実施例の回路は、図6の回路において、PTr1の前段にPチャンネルトランジスタPTrLKを設け、NTr1の前段にNチャンネルトランジスタNTrLKを設け、PTrLKのゲートには/CKを供給し、NTrLKのゲートにはCKを供給するようにしたものである。この回路は、PTr1とNTr1を2段構成にしてリークを低減したものである。
【0045】
図16は、図14の第3実施例のデータ保持回路で、PTrLKとNTrLKを設けてデータ入力部を2段構成にした変形例を示す。
【0046】
図17は、本発明の第5実施例のデータ保持回路を示す。第5実施例のデータ保持回路は、入力データDが入力されるインバータInv0と、その出力が入力され、クロックに同期して取り込むトランスファーゲートと、トランスファーゲートにより保持されたノードDHLDのデータを出力するインバータInv1とを有する従来のデータ保持回路に、図6のプルアップ経路12とプルダウン経路13を付加した構成を有する。トランスファーゲートは、PチャンネルトランジスタPTr0とNチャンネルトランジスタNTr0で構成される。
【0047】
第5実施例のデータ保持回路では、インバータInv0、トランスファーゲート及びインバータInv1で構成されるデータ保持回路は、リークは大きいが高速なトランジスタで構成する。プルアップ経路とプルダウン経路を構成するPTr1,PTr2,NTr1,NTr2は、動作速度は遅くてもよいがリークの少ないものにする。これにより、データ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。
【0048】
図18は、インバータInv0とトランスファーゲートの替わりに、それらの機能を合わせ持つクロックドインバータCinv0を使用した第5実施例の変形例を示す図である。クロックドインバータCinv0を使用することによりリークは低減されるが、低電圧化が難しいという問題がある。
【0049】
図19から図24は、第5実施例のデータ保持回路において、図8、図11から図15に示した特徴を付加した回路例を示す。詳しい説明は省略する。
【0050】
2個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られている。上記の本発明のデータ保持回路をラッチとして使用してエッジトリガ型フリップフロップが実現できる。
【0051】
図25は第1実施例の2個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを、図26は第2実施例の2個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを示す。前段のマスタデータ保持回路のトランジスタにはMを、後段のスレーブデータ保持回路のトランジスタにはSを付加して表している。いずれの場合も、前段のマスタデータ保持回路は、クロックCKが0(低電位側レベル)のときに入力データDを取り込み、後段のスレーブデータ保持回路は、クロックCKが1(高電位側レベル)のときに前段のマスタデータ保持回路の出力を取り込む。
【0052】
【発明の効果】
以上説明したように、本発明によれば、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持でき且つ構成が簡単で高速動作が可能なデータ保持回路が得られる。本発明のデータ保持回路は基本的な回路要素であり、エッジトリガ型フリップフロップなど各種の回路に使用でき、それらの回路におけるソフトエラーの影響の伝播を防止して誤動作を防止できる。
【図面の簡単な説明】
【図1】中性子とα線によるソフトエラー率の例を示す図である。
【図2】中性子とα線によるソフトエラー発生のメカニズムを説明する図である。
【図3】ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。
【図4】ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。
【図5】パルスラッチを使用してフリップフロップを構成したデータ保持回路を示す図である。
【図6】本発明の第1実施例のデータ保持回路を示す図である。
【図7】第1実施例のデータ保持回路のレイアウトを示す図である。
【図8】本発明の第2実施例のデータ保持回路を示す図である。
【図9】第2実施例のデータ保持回路の動作を説明する図である。
【図10】第2実施例のデータ保持回路の動作を説明する図である。
【図11】第2実施例のデータ保持回路の変形例を示す図である。
【図12】第2実施例のデータ保持回路の変形例を示す図である。
【図13】第2実施例のデータ保持回路の変形例を示す図である。
【図14】本発明の第3実施例のデータ保持回路を示す図である。
【図15】本発明の第4実施例のデータ保持回路を示す図である。
【図16】第3実施例のデータ保持回路の変形例を示す図である。
【図17】本発明の第5実施例のデータ保持回路を示す図である。
【図18】第5実施例のデータ保持回路の変形例を示す図である。
【図19】第5実施例のデータ保持回路の変形例を示す図である。
【図20】第5実施例のデータ保持回路の変形例を示す図である。
【図21】第5実施例のデータ保持回路の変形例を示す図である。
【図22】第5実施例のデータ保持回路の変形例を示す図である。
【図23】第5実施例のデータ保持回路の変形例を示す図である。
【図24】第5実施例のデータ保持回路の変形例を示す図である。
【図25】第1実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。
【図26】第2実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。
【符号の説明】
11…データ保持部
12…プルアップ経路
13…プルダウン経路
14…プルアップ補正回路
15…プルダウン補正回路
16…電源制御回路
Claims (11)
- 出力するデータを保持するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップするプルアップ経路と、
前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路と、
前記プルダウン制御信号と前記データ保持部に保持されたデータとに応じて前記プルアップ制御信号を制御するプルアップ補正回路と、
前記プルアップ制御信号と前記データ保持部に保持されたデータとに応じて前記プルダウン制御信号を制御するプルダウン補正回路とを備え、
前記プルアップ経路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しないように構成され、
前記プルダウン経路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しないように構成され、
前記プルアップ補正回路は、前記プルダウン制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成され、
前記プルダウン補正回路は、前記プルアップ制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成されていることを特徴とするデータ保持回路。 - 前記プルアップ経路は、クロックに同期して入力データを前記プルアップ制御信号として取り込んで保持する第1の極性のトランジスタで構成される第1ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第1の極性の第1トランジスタとを有し、
前記プルダウン経路は、前記クロックに同期して入力データを前記プルダウン制御信号として取り込んで保持する第2の極性のトランジスタで構成される第2ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第2の極性の第2トランジスタとを有する請求項1に記載のデータ保持回路。 - 前記第1ゲート回路のトランジスタと前記第2トランジスタは隣接しないように配置し、前記第2ゲート回路のトランジスタと前記第1トランジスタは隣接しないように配置した請求項2に記載のデータ保持回路。
- 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記一方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも2個のトランジスタの一方は第1の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記他方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも2個のトランジスタの一方は第2の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項2に記載のデータ保持回路。 - 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記他方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも2個のトランジスタの一方は第1の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記一方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも2個のトランジスタの一方は第2の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項4に記載のデータ保持回路。 - クロックに同期して入力データを取り込んで保持し、保持したデータを出力するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第1補正回路と、
前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第2補正回路と、
前記プルダウン制御信号と前記データ保持部に保持されたデータとに応じて前記プルアップ制御信号を制御するプルアップ補正回路と、
前記プルアップ制御信号と前記データ保持部に保持されたデータとに応じて前記プルダウン制御信号を制御するプルダウン補正回路とを備え、
前記第1補正回路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しないように構成され、
前記第2補正回路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しないように構成され、
前記プルアップ補正回路は、前記プルダウン制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成され、
前記プルダウン補正回路は、前記プルアップ制御信号又は前記データ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成されていることを特徴とするデータ保持回路。 - 前記第1補正回路は、クロックに同期して入力データを前記プルアップ制御信号として取り込んで保持する第1の極性のトランジスタで構成される第1ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第1の極性の第1トランジスタとを有し、
前記第2補正回路は、前記クロックに同期して入力データを前記プルダウン制御信号として取り込んで保持する第2の極性のトランジスタで構成される第2ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第2の極性の第2トランジスタとを有する請求項6に記載のデータ保持回路。 - 前記第1ゲート回路のトランジスタと前記第2トランジスタは隣接しないように配置し、前記第2ゲート回路のトランジスタと前記第1トランジスタは隣接しないように配置した請求項7に記載のデータ保持回路。
- 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記一方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも2個のトランジスタの一方は第1の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記他方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも2個のトランジスタの一方は第2の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項7に記載のデータ保持回路。 - 前記プルアップ補正回路は、前記プルアップ制御信号を保持するプルアップノードと前記他方の値に対応する電源との間に直列に接続され、前記プルダウン制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルアップノードに接続される前記少なくとも2個のトランジスタの一方は第1の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルダウン制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルダウン制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフし、
前記プルダウン補正回路は、前記プルダウン制御信号を保持するプルダウンノードと前記一方の値に対応する電源との間に直列に接続され、前記プルアップ制御信号又は前記データ保持部に保持されたデータがゲートに印加される少なくとも2個のトランジスタを有し、前記プルダウンノードに接続される前記少なくとも2個のトランジスタの一方は第2の極性のトランジスタであり、前記少なくとも2個のトランジスタは、前記プルアップ制御信号が前記一方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオンし、前記プルアップ制御信号が前記他方の値の時及び前記データ保持部に保持されたデータがそれに対応する値の時にはオフする請求項9に記載のデータ保持回路。 - 請求項1から10のいずれか1項に記載のデータ保持回路を直列に接続し、前段データ保持回路と後段のデータ保持回路に互いに反転したクロックを供給するデータ保持回路。
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