JP4950534B2

JP4950534B2 - クロックデータリカバリ制御回路

Info

Publication number: JP4950534B2
Application number: JP2006087642A
Authority: JP
Inventors: 勇宮西
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2012-06-13
Anticipated expiration: 2026-03-28
Also published as: JP2007266871A

Description

本発明は、受信シリアルデータの周波数検知を行うクロックデータリカバリ制御回路に関する。

従来、ホストとデバイス間のバスや、チップセット間の内部バスなどにおけるインターフェースとして、ＡＴＡやＰＣＩのようなパラレルインターフェースが利用されてきた。しかし、近年、これらに代わり、信号の干渉やノイズ混入等の問題が起こりにくいＳｅｒｉａｌ−ＡＴＡやＰＣＩ−Ｅｘｐｒｅｓｓ等の高速シリアルインターフェースが主流となってきている。また、より高速な転送速度を実現するための高速化が進みつつある。

Ｓｅｒｉａｌ−ＡＴＡでは、第一世代と呼ばれる１．５Ｇｂｐｓの転送レートのハードディスクドライブ（以下ＨＤＤ）と第二世代と呼ばれる３Ｇｂｐｓの転送レートのＨＤＤが市場に混在している。更に、（コネクタ形状が異なるかもしれないが）次世代（第三世代）の６Ｇｂｐｓの転送レートのＨＤＤも、ロードマップ上に挙げられている。

ところで、インターフェースとして上位互換を維持する必要があるため、どの世代のデバイスに対しても、ホストが対応する転送レートで接続できなくてはならない。

また、シリアルインターフェース通信は、パラレルインターフェース通信のようにデータとクロックを使って転送するのではなく、差動のシリアル信号だけで通信を行う。シリアルインターフェース通信では、このシリアル信号にデータとクロックが埋め込まれているため、受信シリアルデータからデータとクロックを抽出する必要がある。

一般的に高速シリアルインターフェース通信では、クロックデータリカバリ回路（以下、ＣＤＲと言う。）により、受信シリアルデータからデータとクロックが抽出される。そして、Ｓｅｒｉａｌ−ＡＴＡのように、ネゴシエーション時の受信データレートから転送レートを決定するようなインターフェースでは、各世代の転送レート（周波数）を検知してホストとデバイスが対応している世代の転送レートで通信の確立をする必要がある。

Ｓｅｒｉａｌ−ＡＴＡのようにネゴシエーション時の受信データレートから転送レートを決定するようなインターフェースでは、特にＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ；位相ロックループ）構成のＣＤＲにおいて、ＰＬＬのキャプチャレンジ外の周波数でデータが入力された場合、ホストは入力データが動作許容範囲外であると判定して入力データへの追従動作を停止しなければならない。

特許文献１に開示されるＣＤＲでは、クロックを抽出する手段としてＰＬＬ回路を用い、参照クロックにロックしたことを検出する第１のロック検出器と、データに対して非ロック状態を検出する第２の検出器を設け、制御ループを切り替える構成になっている。この第２の検出器と呼ばれている位相ロック検出器内の遅延は、入力周波数が大きくなったときやプロセスのばらつきが大きいときにフリップフロップ間がよりクリティカルになるため、その制御が難しくなる。また、入力データのレートが参照クロックの整数倍であった場合、データと非同期な再生クロックでデータを受信するため、タイミングによっては位相ロックエラーとみなしたりみなさなかったりする可能性があり、精度良い位相ロック検出回路とならない。更に、Ｓｅｒｉａｌ−ＡＴＡにこの回路を適用する場合、ホスト及びデバイスの世代を検出するシーケンスでのみ動作すればよく、常に動作する必要はない。
特開平１１−３１７７２９号公報

そこで、以上の点に鑑みて、本発明は、ＰＬＬ回路を用いたクロックデータリカバリ制御回路において、高速なシリアルインターフェースであっても、周波数比較動作と位相比較動作の制御をより簡単にし、不必要な時は停止させることができる周波数検知回路を搭載することを目的とする。

本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載のクロックデータリカバリ制御回路は、
クロックデータリカバリ回路を制御するクロックデータリカバリ制御回路であって、
上記クロックデータリカバリ回路は、
第１のリファレンスクロックに追従して電圧又は電流制御発振器から出力するクロックの周波数を制御する周波数制御系と、受信するシリアルデータに追従して電圧又は電流制御発振器から出力するクロックの位相を制御する位相制御系とを有し、シリアル信号を用いて通信を行うインターフェースを利用して受信するシリアルデータからデータとクロックを抽出するものであり、
上記クロックデータリカバリ制御回路は、
上記周波数制御系と上記位相制御系とを一定周期で切り替える切り替え制御手段と、
上記位相制御系が動作しているときに、受信シリアルデータがクロックデータリカバリ回路の動作範囲内であることを検知する周波数検知回路と
を備え、
上記周波数検知回路が、上記位相制御系が動作しているときに、受信データから抽出したクロックを基に動作する第１のカウンタと、第２のリファレンスクロックを基に動作する第２のカウンタを含み、
上記位相制御系が動作しているときに、上記第１のカウンタのカウンタ値が、上記第２のカウンタのカウンタ値の所定のウィンドウ幅の内にあるか否かを判断して、周波数検知を行うことを特徴とする。

本発明に係る請求項２に記載のクロックデータリカバリ制御回路は、
上記第１のカウンタが、上記位相制御系が動作しているときに、上記第２のカウンタから遅延されてカウントを開始することを特徴とする請求項１に記載のクロックデータリカバリ制御回路である。

本発明に係る請求項３に記載のクロックデータリカバリ制御回路は、
上記周波数検知回路が、連続する複数の上記位相制御系の動作時に、上記第１のカウンタのカウンタ値が、上記第２のカウンタのカウンタ値の所定のウィンドウ内にあるか否かを判断して、周波数検知を行うことを特徴とする請求項１又は２に記載のクロックデータリカバリ制御回路である。

本発明に係る請求項４に記載のクロックデータリカバリ制御回路は、
上記周波数検知回路が、上記ウィンドウ幅を設定する比較部を備えることを特徴とする請求項１〜３のうちのいずれか一に記載のクロックデータリカバリ制御回路である。
本発明に係る請求項５に記載のクロックデータリカバリ制御回路は、
上記第１のリファレンスクロックが上記第２のリファレンスクロックに同期するものであることを特徴とする請求項１に記載のクロックデータリカバリ制御回路である。

本発明を利用することにより、高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供できる。

以下、図面を参照して本発明に係る好適な実施形態を説明する。

ネゴシエーション時の受信データレートから転送レートを決定する高速シリアルインターフェースとして、Ｓｅｒｉａｌ−ＡＴＡを取り上げる。この高速シリアルインターフェースの例は、本発明を限定するものではない。

図１は、Ｓｅｒｉａｌ−ＡＴＡインターフェースの構造の模式図である。Ｓｅｒｉａｌ−ＡＴＡインターフェースは、アプリケーション層（１２、２０）、トランスポート層（１０、１８）、リンク層（８、１６）、物理層（ＰＨＹ）（６、１４）という階層構造となっている。アプリケーション層１２は、パラレルＡＴＡのホストアダプタと等しいレジスタインターフェースを通してトランスポート層１０とのやり取りを行う。トランスポート層１０とリンク層８は、全体のオペレーションをコントロールするコアサブモジュールとなる。そして、物理層６は、ネットワークの物理的な接続・伝送方式や電気的特性を規定している層であり、高速シリアル信号を送受信することになる。特に、物理層６では、接続先との通信を確立させるためにＯＯＢ（ＯｕｔｏｆＢａｎｄ）というネゴシエーション動作が行われる。

図２は、一般的なホストコントローラ２における物理層６の構成図である。まず、送信側について以下に記す。リンク層８から送られてきたパラレルデータ（ＤＡＴＡＩＮ）がシリアライザ（ＳＥＲ）２２でシリアル化され、ドライバ２４によって差動（ＴＸ＋，ＴＸ−）で出力される。ここでＦＰＳ３２とは固定パターン源であり、コントロールブロック（ＣｏｎｔｒｏｌＢｌｏｃｋ）３２により制御される。

次に、受信側について以下に記す。ＲＸ＋、ＲＸ−から差動信号が入力され、レシーバ３８でシリアル化される。一方、スケルチレシーバ４０では、差動信号の電圧レベルを検知し、ある閾値を超えればデータを検出したとみなして、コントロールブロック３２にスケルチ信号を出力する。そして、レシーバ３８にてシリアル化された信号は、ＣＤＲ４２に入力されてデータとクロックが抽出される。抽出されたデータの一方は、デシリアライザ（ＤＥＳ）４４によってパラレル化されてリンク層８に出力され、もう一方は、ＦＰＤ（固定パターン検出器）４６によってコントロールキャラクタの検出を受ける。コントロールキャラクタとは、４バイトで構成されるプリミティブの先頭バイトのことであり、プリミティブとは、シリアルラインの制御やステータスの提供のためのＤｗｏｒｄ（ＤｏｕｂｌｅＷｏｒｄ；ダブルワード）エンティティである。

コントロールブロック３２は、主として物理層６の送受信に関係した制御をステートマシン構成で行っている。

ＳＹＳＣＬＫ４８は、ＰＬＬ５０の基準クロックを示す。また、ＰＨＹＲＥＳＥＴ５２は、物理層６のリセット信号である。ＰＨＹＲＥＡＤＹ５４は、通信を示す信号である。ＳＬＵＭＢＥＲ５６、ＰＡＲＴＩＡＬ５８は、低消費電力状態に移行するための信号である。ＲＸＣＬＯＣＫ６０は、受信信号である。ＴＸＣＬＯＣＫ６２は、送信信号である。更に、ＣＯＭＭＡ６４は、リンク層８に出力するコントロールキャラクタ検出信号である。その他のリンク層とのインターフェース信号は省略している。なお、一点破線は受信クロック系を示し、二点破線は送信クロック系を示している。

図３は、ＯＯＢシーケンスを説明するための模式図である。ＯＯＢとは、ホスト−デバイス間のネゴシエーション動作のことであり、ホスト又はデバイスから一定のアイドル（コモンモードレベル）間隔でＡＬＩＧＮプリミティブのバースト転送を行い、ネゴシエーションを行うというものである。ここで、ＡＬＩＧＮプリミティブとは、イニシャライズや受信データと同期をとるために用いるプリミティブであって、Ｋ２８．５コントロールキャラクタが先頭バイトにあるプリミティブである。

まず、物理層６は電源が入るとバスアイドル状態（ニュートラル）になり、ホスト２はＣＯＭＲＥＳＥＴを発行する。次に、デバイス４はＣＯＭＲＥＳＥＴを検出するとＣＯＭＩＮＩＴを発行する。そして、ホスト２がデバイス４からのＣＯＭＩＮＩＴを検出するとＣＯＭＷＡＫＥを発行する。デバイス４はこのＣＯＭＷＡＫＥを検出した後ＣＯＭＷＡＫＥを送信し、その後連続してＡＬＩＧＮプリミティブを継続的に送信する。デバイス４が５４．６μｓＡＬＩＧＮを送信するまでにホスト２から応答がなければ、スピードを落として再試行し、一番遅いスピードでも応答がなければエラー状態となる。

また、ホスト２はＣＯＭＷＡＫＥ発行後、Ｄ１０．２データキャラクタを送信し、ホスト２は受信したＡＬＩＧＮをロックし、同じスピードで連続してＡＬＩＧＮを送信する。デバイス４がこのＡＬＩＧＮを検出した後にＮｏｎ−ＡＬＩＧＮプリミティブを送信し、これをホスト２が検出すればＰＨＹＲＥＡＤＹ＝Ｈをリンク層８に通知し、通信確立状態となる。

ホスト２とデバイス４は、ステートマシンによりＯＯＢ制御が行われる。通信確立までに、ホスト２はＨＰ１〜ＨＰ８のステート遷移があり、デバイス４はＤＰ１〜ＤＰ７のステート遷移がある。

通信確立までのホスト２の状態遷移について、以下の表１に記す。

また、通信確立までのデバイス４の状態遷移について、以下の表２に記す。

ところで、図３に示す状態遷移は、ホスト２とデバイス４の対応している転送レートが同じ、又はデバイス４の対応している転送レートがホスト２のものより低い場合である。一方、図４に示す状態遷移は、ホスト２の対応している転送レートよりデバイス４の対応している転送レートが高い場合である。例えば、ホスト２が第一世代の転送レートのみに対応し、デバイス４が第二世代対応のＨＤＤである場合である。このような場合、図４に示すように、デバイス４がＣＯＭＷＡＫＥ送信後、デバイス４は３ＧｂｐｓでＡＬＩＧＮをホスト２に５４．６μｓ送信するが、このときホスト２は第一世代しか対応していないので、この３ＧｂｐｓのＡＬＩＧＮには応答しないように設定されなければならない。

デバイス４は、ＡＬＩＧＮを５４．６μｓ送信した後、ＤＰ６からＤＰ１０へ遷移し、スピードを落として再度ＤＰ６へ遷移しスピードダウンした転送レート（この場合１．５Ｇｂｐｓ）でＡＬＩＧＮを送信する。ここでのＤＰ１０は“ＤＲ＿ＲｅｄｕｃｅＳｐｅｅｄステート”と呼ばれるステート（状態）であり、インターフェースを休止しスピードを一世代落とす動作を行うステートである。

デバイス４が第二世代に対応していてホスト２が第一世代までに対応している場合に、本発明の好適な実施形態において、上記のようにデバイス４がＤＰ１０でスピードを一世代落とす動作をするとき、ホスト２の物理層６内のＣＤＲ４３と周波数検知回路９４の動作を、図５、図６、及び図７で説明する。この周波数検知回路９４は、本発明により新たに設定する回路である。

図５は、ＣＤＲ４３の回路図である。図６は、本発明の好適な実施形態に係る物理層６内の一部回路図であり、ＣＤＲ４３及び周波数検知回路９４を主として示す回路図である。図７は、本発明の好適な実施形態において、デバイス４がスピードを一世代落とす動作をするときのホスト状態、デバイス状態、及び各種信号の推移を示す図である。

まず、デバイス４が第二世代に対応しているので、図７に示すように、デバイス４はＣＯＭＷＡＫＥ送信後３ＧｂｐｓでＡＬＩＧＮを５４．６μｓの間ホスト２に送信する（デバイス状態・ＤＰ６）。このとき、ホスト状態（ステート）はＨＰ６である。

ここで、図５のＣＤＲ４３の構成を以下に示す。

図５に示すＣＤＲ４３では、ＦＬＯＣＫ、ＳＱＯ、Ｆｒ、及び、シリアルデータＩｎＤａｔａが入力され、ＣＫ、及び、復元データＯｕｔＤａｔａが出力される。ＣＤＲ４３は、位相比較器ＰＤ、位相周波数比較器ＰＦＤ、チャージポンプ（ＣＰ１、ＣＰ２）、ループフィルタＬＰＦ、電圧制御発振器ＶＣＯ、及び２分周器を含んでいる。ここで、ＦＬＯＣＫは、図６に示す（後述する）ＦＬＯＣＫ生成回路９６の生成する信号であり、ＣＤＲ４３の周波数比較動作と位相比較動作の切替を指示する信号である。ＳＱＯは、スケルチレシーバ４０がシリアルデータの電圧レベルを検知した結果、データであると検知すればＬとなり、アイドルであると検知すればＨとなる信号である。Ｆｒはリファレンスクロックであり、ここでは７５０ＭＨｚの周波数である。シリアルデータＩｎＤａｔａは、レシーバ３８にて２値化されたシリアルデータである。ＣＫは、出力クロック（出力ＣＫ）である。

図５に示すＣＤＲ４３では、まずＦＬＯＣＫ信号が“ＦＬＯＣＫ＝Ｌ”となってＰＤＥＮ＝Ｌとなり、リファレンスクロックＦｒに追従する周波数比較動作が位相周波数比較器ＰＦＤを介して行われる。（７５０ＭＨｚのリファレンスクロックＦｒ及び２分周器の作用により）ＣＤＲ４３の出力ＣＫが１．５ＧＨｚにロックすると、ＣＤＲ４３は周波数比較動作を一旦終える。そして、ＣＤＲ４３を制御している周波数検知回路９４内のＦＬＯＣＫ生成回路９６がＦＬＯＣＫ信号を“Ｈ”とする。これによりＣＤＲ４３及び周波数検知回路９４は位相比較器ＰＤを介する位相比較動作に移行する（図７・Ｆ１）。ＦＬＯＣＫ生成回路９６については後述する。

位相比較動作に移行すると、ＣＤＲ４３は（３Ｇｂｐｓである）入力データ（ＩｎＤａｔａ）に追従するように動作するので、ＣＤＲ４３の出力ＣＫの周波数は上昇してしまう。なお、出力ＣＫがキャプチャレンジを外れることがあるとその時点で誤ロック動作に陥ることになるが、この誤動作は後述のカウンタイネーブル信号のトルグにより抑えられる。

転送レートの検知のために、本発明の好適な実施形態では、周波数検知回路９４内部にて、位相比較動作時（ＦＬＯＣＫ＝Ｈ）にＣＤＲ４３の出力ＣＫとＰＬＬクロックとをカウントする２つのカウンタ（ＲＸカウンタ１００、ＴＸカウンタ１０２）を設定する。これらのカウンタは、カウンタイネーブル生成回路１０４によりイネーブル信号が供給され動作し、ＨＰ６以外ではリセットされるカウンタである。

まず、３Ｇｂｐｓの転送レート受信時のＣＤＲ４３の周波数比較動作から位相比較動作への移行直後は、ＣＤＲ４３の出力ＣＫの周波数が１．５ＧＨｚ付近にある。この状態をＲＸカウンタ１００がカウントしてしまうのを避けるために、第１のシフトレジスタ１０６と第１のＡＮＤ回路１０８によってＲＸカウンタ１００のイネーブル信号が遅延されている（図７・Ｒ１）。

ＲＸ、ＴＸカウンタ（１００、１０２）の動作クロックは、Ｎ（Ｎは整数）分周して周波数を落としてもよい。また、カウンタイネーブル生成回路１０４、ＦＬＯＣＫ生成回路９６、及びステートマシン１１２は、ＰＬＬクロック５０を使用する。これらの信号もＭ（Ｍは整数）分周してもよい。カウンタイネーブル生成回路は、カウンタイネーブル信号を、ＨＰ６のときに一定周期で生成し、各カウンタの精度、上記Ｎ、Ｍを考慮した周期でトグルさせる。図７の例では、５４．６μｓ÷８＝６．８２５μｓでトグルさせている。また、ＦＬＯＣＫ生成回路９６は、カウンタイネーブル信号がＨであるとき、又はステート（状態）がＨＰ６以降ＨＰ８までのとき、ＦＬＯＣＫ＝Ｈとなる回路である。

そして、ある時点（図７・Ｎ１）でのＲＸカウンタ１００のカウンタ値が、ＴＸカウンタ１０２の所定のウィンドウ内にあれば、１．５Ｇｂｐｓの転送レートが受信されているとみなされ、上記所定のウィンドウ外にあれば、１．５Ｇｂｐｓ以外の転送レートが受信されている（例えば、デバイス４が第二世代対応である）とみなされる。ここでのウィンドウ幅は、非同期信号を吸収するための誤差や入力データのジッタなどを考慮した値に設定される。更にウィンドウ幅の設定では、ＲＸカウンタ１００のイネーブル信号生成時に設けられる遅延も考慮される必要がある。図６に示す回路では、ウィンドウ幅は比較部１１８に設定される。

今、３Ｇｂｐｓの転送レートのＡＬＩＧＮが、デバイス４から送信されているので、その間のある時点（Ｎ１、Ｎ２、Ｎ３、Ｎ４）でのＲＸカウンタ１００のカウント値は、ＴＸカウンタ１０２のウィンドウ外となり、周波数検知回路９４では「１．５Ｇｂｐｓが検出されない」と判断される。図７に示す例では、３Ｇｂｐｓの転送レートのＡＬＩＧＮがデバイス４から送信される５４．６μｓの間に、４回、周波数検知動作が行われることになる。

デバイス４は次に１．５Ｇｂｐｓの転送レートのＡＬＩＧＮを、最大５４．６μｓの間送信する。図７のＦ５にて、１．５Ｇｂｐｓの転送レートによる位相比較動作が開始され、Ｔ５でＴＸカウンタ１０２がイネーブル状態に、Ｒ５でＲＸカウンタ１００がイネーブル状態になる。ここで、周波数検知回路９４は、Ｎ５にて、ＲＸカウンタ１００のカウント値がＴＸカウンタ１０２のウィンドウ内にあることを確認するものとする。そうすると周波数検知回路９４は、転送レートが１．５Ｇｂｐｓであることを検知することになる。

また、周波数検知回路９４が、検知を複数回連続したときのみ検知を確定するようにしてもよい。図７の例では、連続２回検知が必要な設定となっている（Ｎ５、Ｎ６）。この連続回数は、図６に示す第２のシフトレジスタ１１６で設定される。

図６に示すＡＬＩＧＮ検出回路１２０は、ＨＰ６で常に動作しているので、Ｎ６で連続２回１．５Ｇｂｐｓを検知すると、このＡＬＩＧＮ検出結果は正しいとして第２のＡＮＤ回路１２２に入力しているＡＬＩＧＮ検出信号を有効とする。これを受けたステートマシン１１２が、次のステートＨＰ７へ移行する。よって、３Ｇｂｐｓの転送レートのＡＬＩＧＮ受信時に、ＡＬＩＧＮを誤検出（図７のＧ１、Ｇ２）したとしても、ステートマシン１１２はＨＰ６を維持する。ここで、図６に示すＡＬＩＧＮ検出回路１２０は、図２に示すＦＰＤ４６を意味する。なお図６では、図２に示すＤＥＳ４４を示していない。また、ＦＬＯＣＫは、ＨＰ６から次のステートへ移行するとＨＰ８までＨに固定される。

ホスト２は、ＨＰ７へ移行するとデバイス４に１．５Ｇｂｐｓの転送レートでＡＬＩＧＮを送信し、それに応答したデバイス４は、Ｎｏｎ−ＡＬＩＧＮプリミティブを送信した後、ＤＰ７へ移行し通信を確立する（ＰＨＹＲＥＡＤＹ＝Ｈ）。ホスト２は、Ｎｏｎ−ＡＬＩＧＮプリミティブを受信した後、ＨＰ８へ移行し通信を確立する（ＰＨＹＲＥＡＤＹ＝Ｈ）。

従来のＳｅｒｉａｌ−ＡＴＡインターフェースの構造の模式図である。一般的なホストコントローラにおける物理層の構成図である。一般的なＯＯＢシーケンスを説明するための模式図である。ここで示す状態遷移は、ホストとデバイスの対応している転送レートが同じ、又はデバイスの対応している転送レートがホストのものより低い場合である。一般的なＯＯＢシーケンスを説明するための模式図である。ここで示す状態遷移は、ホストの対応している転送レートよりデバイスの対応している転送レートが高い場合である。ＣＤＲの回路図である。本発明の好適な実施形態に係る物理層内の一部回路図であり、ＣＤＲ及び周波数検知回路を主として示す回路図である。本発明の好適な実施形態において、デバイスがスピードを一世代落とす動作をするときのホスト状態、デバイス状態、及び各種信号の推移を示す図である。

符号の説明

２・・・ホスト（コントローラ）、４・・・デバイス、６、１４・・・物理層、８、１６・・・リンク層、３８・・・レシーバ、４０・・・スケルチレシーバ、４２、４３・・・ＣＤＲ（クロックデータリカバリ）、５０・・・ＰＬＬ、９４・・・周波数検知回路、９６・・・ＦＬＯＣＫ生成回路、１００・・・ＲＸカウンタ、１０２・・・ＴＸカウンタ、１０４・・・カウンタイネーブル生成回路、１１２・・・ステートマシン。

Claims

クロックデータリカバリ回路を制御するクロックデータリカバリ制御回路であって、
上記クロックデータリカバリ回路は、
第１のリファレンスクロックに追従して電圧又は電流制御発振器から出力するクロックの周波数を制御する周波数制御系と、受信するシリアルデータに追従して電圧又は電流制御発振器から出力するクロックの位相を制御する位相制御系とを有し、シリアル信号を用いて通信を行うインターフェースを利用して受信するシリアルデータからデータとクロックを抽出するものであり、
上記クロックデータリカバリ制御回路は、
上記周波数制御系と上記位相制御系とを一定周期で切り替える切り替え制御手段と、
上記位相制御系が動作しているときに、受信シリアルデータがクロックデータリカバリ回路の動作範囲内であることを検知する周波数検知回路と
を備え、
上記周波数検知回路が、上記位相制御系が動作しているときに、受信データから抽出したクロックを基に動作する第１のカウンタと、第２のリファレンスクロックを基に動作する第２のカウンタを含み、
上記位相制御系が動作しているときに、上記第１のカウンタのカウンタ値が、上記第２のカウンタのカウンタ値の所定のウィンドウ幅の内にあるか否かを判断して、周波数検知を行うことを特徴とするクロックデータリカバリ制御回路。
上記第１のカウンタが、上記位相制御系が動作しているときに、上記第２のカウンタから遅延されてカウントを開始することを特徴とする請求項１に記載のクロックデータリカバリ制御回路。
上記周波数検知回路が、連続する複数の上記位相制御系の動作時に、上記第１のカウンタのカウンタ値が、上記第２のカウンタのカウンタ値の所定のウィンドウ内にあるか否かを判断して、周波数検知を行うことを特徴とする請求項１又は２に記載のクロックデータリカバリ制御回路。
上記周波数検知回路が、上記ウィンドウ幅を設定する比較部を備えることを特徴とする請求項１〜３のうちのいずれか一に記載のクロックデータリカバリ制御回路。
上記第１のリファレンスクロックが上記第２のリファレンスクロックに同期するものであることを特徴とする請求項１に記載のクロックデータリカバリ制御回路。