JP4947899B2 - デジタル補正集積回路およびデジタルアナログコンバータ(dac) - Google Patents
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Description
本出願は、2002年11月4日(AD−332J)出願済み米国仮出願第60/413,909号、Dempseyらの表題DIGITAL−TO−ANALOG CONVERTER SYSTEM CALIBRATION、および2002年9月27日出願済み米国仮出願第60,414,166号、Dempseyらの表題DIGITAL−TO−ANALOG CONVERTER CALIBRATION ARCHITECTURE & SCHEMEに対して優先権を主張するものである。
Vref−=0v
DAC分解能、N=12
工程100×106→Voutfs=4.115v
各特徴は、本発明に係る他の特徴のいずれか、またはすべてと組み合わせてよいため、図面の一部のみで本発明の具体的な特徴を示しているが、これは単に便宜上のものである。本明細書における用語「含む」、「有する」、および「伴う」は、広義かつ包括的に解釈されるべきものであり、いかなる物理的相互接続にも限定されるものではない。さらに、掲題の用途に開示したいかなる実施形態も、考えうる唯一の実施形態として解釈されるべきではない。
Claims (17)
- 一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ(DAC)と、
デジタル補正回路であって、
前記デジタルアナログコンバータ(DAC)の所定のオフセット係数およびゲイン係数を格納するメモリと、
前記DACのゲインおよびオフセットを調整するための、前記DAC入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路と、前記DAC入力と前記ゲイン係数との積を前記オフセット係数に加算する前に、前記積を除算する除算回路とを有する演算回路を含む算術論理演算ユニットと
を含む前記デジタル補正回路と
を有することを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータ。 - 請求項1の一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記DACは、同じ集積回路チップ上にあるものである。
- 請求項1のデジタル補正回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
- 請求項1のデジタル補正回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
- 請求項1のデジタル補正回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
- 一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、
デジタルアナログコンバータ(DAC)と、
前記DACに応答するアナログ信号回路と、
デジタル補正回路であって、
前記DACおよび前記アナログ信号回路の所定のオフセット係数およびゲイン係数を格納するメモリと、
前記DACおよび前記アナログ信号回路のゲインおよびオフセットを調整するための、前記DAC入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路と、前記DAC入力と前記ゲイン係数との積を前記オフセット係数に加算する前に、前記積を除算する除算回路とを有する演算回路を含む算術論理演算ユニットと
を含む前記デジタル補正回路と
を有することを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システム。 - 請求項6のデジタル補正回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記DACは、同じ集積回路チップ上にあるものである。
- 請求項6のデジタル補正回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
- 請求項6のデジタル補正回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
- 請求項6のデジタル補正回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
- 一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ(DAC)と、
デジタル補正回路であって、
前記デジタルアナログコンバータの伝達関数の所定のエンドポイント係数を格納するメモリと、
前記エンドポイント係数を前記DACへの入力信号に適用して前記DACのエンドポイントを調整する算術論理演算ユニットと
を含む前記デジタル補正回路と
を有し、
前記エンドポイント係数はオフセット係数およびゲイン係数を含むものであり、
前記算術論理演算ユニットは、DAC入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路と、前記DAC入力と前記ゲイン係数との積を前記オフセット係数に加算する前に、前記積を除算する除算回路とを有する演算回路を含むものである
ことを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータ。 - 一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ(DAC)と、
デジタル補正回路であって、
前記デジタルアナログコンバータの伝達関数の所定のエンドポイント係数を格納するメモリと、
前記エンドポイント係数を前記DACへの入力信号に適用して前記DACのエンドポイントを調整する算術論理演算ユニットと
を含む前記デジタル補正回路と
を有し、
前記エンドポイント係数はオフセット係数およびゲイン係数を含むものであり、
前記算術論理演算ユニットは、DAC入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路と、前記ゲイン係数が前記DAC入力で乗算される前に、第2の定数を前記ゲイン係数に加算する第2の加算器とを有する演算回路を含むものである
ことを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータ。 - 一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ(DAC)と、
デジタル補正回路であって、
前記デジタルアナログコンバータ(DAC)の所定のオフセット係数およびゲイン係数を格納するメモリと、
前記DACのゲインおよびオフセットを調整するための、前記DAC入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路と、前記ゲイン係数が前記DAC入力で乗算される前に、第2の定数を前記ゲイン係数に加算する第2の加算器とを有する演算回路を含む算術論理演算ユニットと
を含む前記デジタル補正回路と
を有することを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータ。 - 一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、
デジタルアナログコンバータ(DAC)と、
前記DACに応答するアナログ信号回路と、
デジタル補正回路であって、
前記DACおよび前記アナログ信号回路の所定のオフセット係数およびゲイン係数を格納するメモリと、
前記DACおよび前記アナログ信号回路のゲインおよびオフセットを調整するための、前記DAC入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路と、前記ゲイン係数が前記DAC入力で乗算される前に、第2の定数を前記ゲイン係数に加算する第2の加算器とを有する演算回路を含む算術論理演算ユニットと
を含む前記デジタル補正回路と
を有することを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システム。 - 請求項1記載の一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータにおいて、
前記算術論理演算ユニットは、前記ゲイン係数が前記DAC入力で乗算される前に、第2の定数を前記ゲイン係数に加算する第2の加算器を有する演算回路を含むものである
ことを特徴とする一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータ。 - 請求項6記載のプログラム可能なデジタル補正システムにおいて、
前記算術論理演算ユニットは、前記ゲイン係数が前記DAC入力で乗算される前に、第2の定数を前記ゲイン係数に加算する第2の加算器を有する演算回路を含むものである
ことを特徴とするプログラム可能なデジタル補正システム。 - 請求項11記載の一体形のプログラム可能デジタル補正回路およびデジタルアナログコンバータにおいて、
前記算術論理演算ユニットは、前記ゲイン係数が前記DAC入力で乗算される前に、第2の定数を前記ゲイン係数に加算する第2の加算器を有する演算回路を含むものである
ことを特徴とするプログラム可能なデジタル補正システム。
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