JP4935075B2 - Nitride semiconductor device with integrated electrode - Google Patents
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Description
本発明は、ショットキバリアダイオード、pn接合ダイオード、pin接合ダイオードおよび縦型トランジスタといった電極一体形成型窒化物系半導体装置に関する。 The present invention relates to an electrode-integrated nitride semiconductor device such as a Schottky barrier diode, a pn junction diode, a pin junction diode, and a vertical transistor.
特許文献1には、素子の動作を安定化することが可能な半導体素子が記載されている。この半導体素子では、n型GaN基板は、少なくとも裏面の一部に転位の集中している領域を有する。窒化物系半導体各層は、n型GaN基板の表面上に形成されている。絶縁膜は、転位の集中している領域上に形成されている。n側電極は、転位の集中している領域以外のn型GaN基板の裏面の領域に接触するように形成されている。 Patent Document 1 describes a semiconductor element that can stabilize the operation of the element. In this semiconductor element, the n-type GaN substrate has a region where dislocations are concentrated on at least a part of the back surface. Each nitride-based semiconductor layer is formed on the surface of the n-type GaN substrate. The insulating film is formed on a region where dislocations are concentrated. The n-side electrode is formed so as to be in contact with the region on the back surface of the n-type GaN substrate other than the region where dislocations are concentrated.
特許文献2のGaN系半導体レーザ素子は、p側電極及びn側電極が積層構造側に設けられている。また、半導体レーザ素子は、サファイア基板に代えてGaN単結晶基板を使い、かつGaN−ELO構造層を設けることなくGaN系化合物半導体層の積層構造を直接にGaN単結晶基板上に形成している。GaN単結晶基板は、幅10マイクロメートルの連続帯状のコア部を有し、コア部とコア部との間隔は400マイクロメートル程度である。レーザストライプ、p側電極のパッドメタル、及びn側電極は、GaN単結晶基板のコア部以外の領域上の積層構造に設けられている。パッドメタルの側縁部とコア部の外周縁との間の水平距離は95マイクロメートルであり、またn側電極とコア部の外周縁との間の水平距離も95マイクロメートルである。GaN系半導体発光素子によれば、GaN単結晶基板上に形成され、かつ電流リークを小さくできる。 In the GaN-based semiconductor laser device of Patent Document 2, the p-side electrode and the n-side electrode are provided on the laminated structure side. The semiconductor laser device uses a GaN single crystal substrate instead of a sapphire substrate, and directly forms a stacked structure of GaN-based compound semiconductor layers on the GaN single crystal substrate without providing a GaN-ELO structure layer. . The GaN single crystal substrate has a continuous band-shaped core part having a width of 10 micrometers, and the distance between the core part and the core part is about 400 micrometers. The laser stripe, the pad metal of the p-side electrode, and the n-side electrode are provided in a laminated structure on a region other than the core portion of the GaN single crystal substrate. The horizontal distance between the side edge portion of the pad metal and the outer peripheral edge of the core portion is 95 micrometers, and the horizontal distance between the n-side electrode and the outer peripheral edge of the core portion is also 95 micrometers. According to the GaN-based semiconductor light emitting device, the current leakage can be reduced while being formed on the GaN single crystal substrate.
特許文献3の窒化物系化合物半導体素子は、高密度欠陥領域を周期的に有する半導体基板を利用している。GaN系半導体レーザ素子では、n型GaN層、n型AlGaNクラッド層、活性層、Mgドープp型GaN光導波層、p型AlGaNクラッド層及びp型GaNコンタクト層の積層構造は、n型GaN基板上に設けられている。GaN基板の高密度欠陥領域のコア部には、直径50マイクロメートルの貫通孔が設けられ、高抵抗層、例えばSiO2層又はSiNX層で埋め込まれている。n側電極を貫通孔の間に位置するように設けており、p側電極をn側電極上に設けている。高抵抗層が電流ブロック層となるので、電流が注入される領域は、高抵抗層で挟まれた領域に制限される。GaN系半導体レーザ素子の活性領域は、活性層のうち高抵抗層の延長方向線で挟まれた領域である。
The nitride-based compound semiconductor element of
特許文献4の窒化物系半導体レーザ素子では、n型AlGaNクラッド層、n型GaN第1光ガイド層、InGaN活性層、p型InGaN層、第2光ガイド層、p型AlGaNクラッド層、及びp型GaNコンタクト層を有する積層構造は、n型GaN基板上に設けられている。p型クラッド層の上層部及びp型コンタクト層は、一方向にリッジストライプ状に延びるリッジストライプ部として形成される。このリッジストライプ部の両脇は絶縁膜で被覆されており、リッジストライプ部は、高密度欠陥領域間に位置する。p側電極は高密度欠陥領域間にリッジストライプ部に沿って延在する。n側電極はGaN基板の裏面上のほぼ全面に設けられた電極層から高密度欠陥領域と接触しないように一部を切り欠いてなる電極層として形成される。これによれば、低密度欠陥領域内に高密度欠陥領域を周期的に有する半導体基板を利用して、リーク電流の発生を抑制できる。 In the nitride-based semiconductor laser device of Patent Document 4, an n-type AlGaN cladding layer, an n-type GaN first light guide layer, an InGaN active layer, a p-type InGaN layer, a second light guide layer, a p-type AlGaN cladding layer, and p The laminated structure having the type GaN contact layer is provided on the n-type GaN substrate. The upper layer portion of the p-type cladding layer and the p-type contact layer are formed as a ridge stripe portion extending in a ridge stripe shape in one direction. Both sides of the ridge stripe portion are covered with an insulating film, and the ridge stripe portion is located between the high-density defect regions. The p-side electrode extends along the ridge stripe portion between the high-density defect regions. The n-side electrode is formed as an electrode layer in which a part of the n-side electrode is cut out from an electrode layer provided on almost the entire back surface of the GaN substrate so as not to contact the high-density defect region. According to this, the generation of leakage current can be suppressed by using a semiconductor substrate that periodically has a high-density defect region in a low-density defect region.
特許文献5の窒化物半導体レーザ素子では、III族窒化物半導体の積層構造、並びに該積層構造上面および基板下面に設ける電極をそれぞれ次のように配置している。レーザ光導波領域は、基板を上下方向に貫通する転位集中領域の上方から外れた位置に設けられる。積層構造上面および基板下面に設ける電極は、転位集中領域の上方および下方から外れた位置に設けられる。この窒化物半導体レーザ素子は、動作特性に優れ、レーザ発振寿命が長い。 In the nitride semiconductor laser element of Patent Document 5, the stacked structure of the group III nitride semiconductor and the electrodes provided on the upper surface of the stacked structure and the lower surface of the substrate are arranged as follows. The laser light waveguide region is provided at a position off the dislocation concentration region penetrating the substrate in the vertical direction. The electrodes provided on the upper surface of the laminated structure and the lower surface of the substrate are provided at positions dislocated from above and below the dislocation concentration region. This nitride semiconductor laser device has excellent operating characteristics and a long laser oscillation life.
特許文献6の発光素子構造あるいは素子構造は、窒化物系III−V族化合物半導体基板1上に設けられている。窒化物系III−V族化合物半導体基板では、第1の平均転位密度を有する結晶からなる第1の領域中に第1の平均転位密度より高い第2の平均転位密度を有する複数の第2の領域が規則的に配列している。これら半導体発光素子あるいは半導体素子を製造する際に、第2の領域が実質的に含まれないように窒化物系III−V族化合物半導体基板上に素子領域を画定するか、発光領域あるいは活性領域に第2の領域が実質的に含まれないようにする。これによって、発光特性などの特性が良好で信頼性も高く長寿命の半導体発光素子や特性が良好で信頼性も高く長寿命の半導体素子が実現される。 The light-emitting element structure or element structure of Patent Document 6 is provided on a nitride-based III-V group compound semiconductor substrate 1. In the nitride-based III-V group compound semiconductor substrate, a plurality of second dislocation densities having a second average dislocation density higher than the first average dislocation density in the first region made of a crystal having the first average dislocation density. The areas are regularly arranged. When manufacturing these semiconductor light emitting devices or semiconductor devices, element regions are defined on the nitride-based III-V compound semiconductor substrate so that the second regions are not substantially included, or light emitting regions or active regions are formed. So that the second region is not substantially included. As a result, a semiconductor light-emitting element having good characteristics such as light emission characteristics and high reliability and a long life and a semiconductor element having good characteristics and high reliability and a long life are realized.
特許文献7では、低転位密度領域と高転位密度領域が短周期に交互に存在する窒化物半導体基板を用いて、両方の領域が各々複数含まれるような大面積に窒化物半導体発光ダイオード(LED)チップを形成する。p電極の下側に設けた電流障壁層により低転位密度領域に電流を集中させる。電流障壁層は、p電極とショットキ接合するAlGaN等によって形成する。この窒化物半導体発光ダイオードによれば、ELOG成長基板のように低転位密度領域と高転位密度領域が交互に存在する基板を用いながら、発光面積が十分に得られ、かつ、量子効率やリニアリティが優れる。 In Patent Document 7, using a nitride semiconductor substrate in which low dislocation density regions and high dislocation density regions are alternately present in a short period, a nitride semiconductor light emitting diode (LED) having a large area including a plurality of both regions is included. ) Form a chip. The current is concentrated in the low dislocation density region by the current barrier layer provided under the p-electrode. The current barrier layer is formed of AlGaN or the like that is in Schottky junction with the p electrode. According to this nitride semiconductor light emitting diode, while using a substrate in which low dislocation density regions and high dislocation density regions exist alternately like an ELOG growth substrate, a sufficient light emission area can be obtained, and quantum efficiency and linearity can be obtained. Excellent.
特許文献8のGaN系電界効果トランジスタは、複数のGaNエピタキシャル結晶層が積層されて成る積層構造を有する。積層構造の表面にはゲート電極およびソース電極(動作電極)が配置されており、裏面にはドレイン電極が配置されている。このGaN系電界効果トランジスタにおける積層構造は、動作時における電界集中領域が他の領域に比べて転位密度の低減されている。このGaN系電界効果トランジスタによれば、動作時に電界が集中する領域のGaN結晶が高品質であるので、優れた耐圧性を示す。
特許文献1〜7には、半導体レーザといった半導体光素子が記載されている。半導体光素子の構造は、例えばショットキバリアダイオード、pn接合ダイオード、pin接合ダイオード、縦型トランジスタのようなパワー用半導体装置の構造と異なる。また、半導体光素子の動作は、これらのパワー用半導体装置の動作と異なる。 Patent Documents 1 to 7 describe semiconductor optical devices such as semiconductor lasers. The structure of the semiconductor optical device is different from that of a power semiconductor device such as a Schottky barrier diode, a pn junction diode, a pin junction diode, or a vertical transistor. The operation of the semiconductor optical device is different from the operation of these power semiconductor devices.
高欠陥密度領域(コア部)がランダムに分布しており欠陥密度が制御されていないランダムコア基板と呼ばれるGaN基板がある。このGaN基板上に半導体積層構造を形成すると、GaN基板中の転位は貫通転位となって半導体積層構造に引き継がれる。このため、半導体積層構造の高欠陥密度領域の位置もランダムである。この領域上に、pn接合ダイオード、pinダイオード、MIS型電界効果トランジスタなどの電子走行素子が形成されると、貫通転位がリーク電流の経路となる。リーク電流は、素子の性能の低下やばらつきの原因となり、また素子の長期信頼性に影響を与える。特に、高パワー用縦型デバイスでは、該電子デバイスがオンのとき、縦方向に電子が走行する。該電子デバイスがオフのとき、高い逆バイアスが貫通転位に印加される。この逆バイアスのため、低抵抗であるコア部に電界集中が起こる。この電界集中は、大きな逆方向リーク電流が表面電極から裏面電極に流れてブレークダウン破壊を引き起こすなど、損失増大や耐圧不良を引き起こす。 There is a GaN substrate called a random core substrate in which high defect density regions (core portions) are randomly distributed and the defect density is not controlled. When a semiconductor multilayer structure is formed on this GaN substrate, dislocations in the GaN substrate become threading dislocations and are taken over by the semiconductor multilayer structure. For this reason, the position of the high defect density region of the semiconductor multilayer structure is also random. When an electron transit element such as a pn junction diode, a pin diode, or a MIS field effect transistor is formed on this region, threading dislocations become a leakage current path. Leakage current causes deterioration and variation in device performance, and affects long-term reliability of the device. In particular, in a high power vertical device, electrons travel in the vertical direction when the electronic device is on. A high reverse bias is applied to threading dislocations when the electronic device is off. Due to this reverse bias, electric field concentration occurs in the core portion having a low resistance. This electric field concentration causes an increase in loss and breakdown voltage failure, such as a large reverse leakage current flowing from the front electrode to the back electrode, causing breakdown breakdown.
これを回避するために、コア部の位置を制御したGaN基板を用いることができる。このGaN基板上に半導体層を成長して、コア部の位置が制御された半導体層をGaN基板上に形成することができる。また、コア部の位置が制御された半導体層をシリコン基板などの異種基板上に形成することができる。これらの基板上に、低欠陥密度領域の各々に選択的に電子デバイスを作成することができる。該基板では、低欠陥密度領域およびコア部は、以下のように配置されている。例えば、低欠陥密度領域は、その周囲にあるいくつかのコア部によって囲まれている。或いは、低欠陥密度領域は、コア部によって挟まれている。 In order to avoid this, a GaN substrate in which the position of the core part is controlled can be used. A semiconductor layer can be grown on the GaN substrate to form a semiconductor layer with a controlled core position on the GaN substrate. In addition, a semiconductor layer in which the position of the core portion is controlled can be formed over a different substrate such as a silicon substrate. On these substrates, electronic devices can be selectively created in each of the low defect density regions. In the substrate, the low defect density region and the core portion are arranged as follows. For example, the low defect density region is surrounded by several core portions around it. Alternatively, the low defect density region is sandwiched between the core portions.
しかしながら、低欠陥密度領域は単連結の領域ではないので、このGaN基板を用いることは素子レイアウトの設計における制約となるだけでなく、大面積の素子を作ることを難しくする。例えば、コア部がストライプ状に伸びるストライプコア基板では、ストライプコア基板の低転位領域の各々に素子を作成することはできるけれども、コア部を跨いで素子を配置することは難しく、このため、大電流、高出力の電子走行素子は実現できない。 However, since the low defect density region is not a single-connected region, the use of this GaN substrate is not only a limitation in the device layout design, but also makes it difficult to produce a large-area device. For example, in a stripe core substrate in which the core portion extends in a stripe shape, an element can be formed in each of the low dislocation regions of the stripe core substrate, but it is difficult to dispose the element across the core portion. An electric traveling element with high current and high output cannot be realized.
本発明は、このような事情を鑑みてなされたものであり、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のショットキバリアダイオード、pn接合ダイオード、pin接合ダイオード、縦型トランジスタ、および電極一体形成型窒化物系半導体装置を提供することこを目的とする。 The present invention has been made in view of such circumstances, and a Schottky barrier diode, a pn junction diode having a structure capable of reducing the influence of the arrangement of the core portion having a high threading dislocation density and increasing the element area, An object of the present invention is to provide a pin junction diode, a vertical transistor, and an electrode-integrated nitride semiconductor device.
本発明の一側面によれば、電極一体形成型窒化物系半導体装置はショットキバリアダイオードであり、該電極一体形成型窒化物系半導体装置は、(a)表面および裏面を有する導電性基板と、(b)第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、(c)前記第1導電型窒化ガリウム系半導体層の前記第1および第3の領域にショットキ接合を成す第1の電極層と、(d)前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、(e)前記導電性基板の前記裏面上に設けられた第2の電極層とを備え、前記第1導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、前記第1導電型窒化ガリウム系半導体領域の前記第2の領域は、前記第1の領域と前記第3の領域との間に設けられている。当該半導体装置は、前記第1及び第2の素子を含むショットキバリアダイオードである。 According to one aspect of the present invention, the electrode-integrated nitride semiconductor device is a Schottky barrier diode, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) From a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate and including a third region having a low threading dislocation density; and (c) the first conductivity type gallium nitride based semiconductor. A first electrode layer forming a Schottky junction in the first and third regions of the layer; and (d) the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer. 1st insulation provided between If, (e) a second electrode layer provided on the back surface of the conductive substrate, said first region of said first conductivity type gallium nitride based semiconductor layer in order of the first element The third region of the first conductivity type gallium nitride based semiconductor layer is provided for a second element, the first electrode layer is shared by the first and second elements, and The second region of the first conductivity type gallium nitride based semiconductor region is provided between the first region and the third region. The semiconductor device is a Schottky barrier diode including the first and second elements.
このショットキバリアダイオードによれば、第1導電型窒化ガリウム系半導体層の第1の領域には、ショットキバリアダイオードの第1の素子が設けられており、第1導電型窒化ガリウム系半導体層の第3の領域には、ショットキバリアダイオードの第2の素子が設けられている。第1および第2の素子は、第1および第3の領域にショットキ接合を成す第1の電極層を電極として共有している。第2の領域が第1の領域と第3の領域との間に設けられているけれども、第1の絶縁層が第2の領域と第1の電極層との間に設けられているので、第1の電極層は、第1の窒化ガリウム系半導体層の第2の領域に電気的に接続されない。ショットキバリアダイオードに逆バイアスが印加されるときでも、第1導電型窒化ガリウム系半導体層の第2の領域に高電界が直接に加わることがないので、第2の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to the Schottky barrier diode, the first element of the Schottky barrier diode is provided in the first region of the first conductivity type gallium nitride semiconductor layer, and the first element of the first conductivity type gallium nitride semiconductor layer is provided. In the
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置はpn接合ダイオードであり、該電極一体形成型窒化物系半導体装置は、(a)表面および裏面を有する導電性基板と、(b)第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、(c)第2の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第2の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第2の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記第1導電型窒化ガリウム系半導体層上に設けられた第2導電
型窒化ガリウム系半導体層と、(d)前記第2導電型窒化ガリウム系半導体層の前記第1および第3の領域にオーミック接合を成す第1の電極層と、(e)前記第2導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、(f)前記導電性基板の前記裏面上に設けられた第2の電極層とを備え、前記第1導電型窒化ガリウム系半導体層及び前記第2導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層及び前記第2導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、前記第1導電型窒化ガリウム系半導体層と前記第2導電型窒化ガリウム系半導体層とはpn接合構造を構成しており、前記第2導電型窒化ガリウム系半導体層の前記第1の領域は、前記第1導電型窒化ガリウム系半導体層の前記第1の領域上に設けられており、前記第2導電型窒化ガリウム系半導体層の前記第2の領域は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域上に設けられており、前記第2導電型窒化ガリウム系半導体層の前記第3の領域は、前記第1導電型窒化ガリウム系半導体層の前記第3の領域上に設けられる。当該半導体装置は、前記第1及び第2の素子を含むpn接合ダイオードである。
According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a pn junction diode, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A third region having a smaller threading dislocation density and provided on the surface of the conductive substrate; and (c) smaller than the second threading dislocation density. A first region having a threading dislocation density; a second region having a threading dislocation density greater than the second threading dislocation density; and a third region having a threading dislocation density smaller than the second threading dislocation density. Including the first A second conductive type gallium nitride based semiconductor layer provided on the conductive type gallium nitride based semiconductor layer; and (d) forming an ohmic junction in the first and third regions of the second conductive type gallium nitride based semiconductor layer. A first electrode layer; (e) a first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer; and (f). A second electrode layer provided on the back surface of the conductive substrate , wherein the first region of the first conductive type gallium nitride semiconductor layer and the second conductive type gallium nitride semiconductor layer is a first region. The third region of the first conductive type gallium nitride based semiconductor layer and the second conductive type gallium nitride based semiconductor layer is provided for the second device, and is provided for the first device. electrode layers share the first and second elements, the first conductive The gallium nitride based semiconductor layer and the second conductive gallium nitride based semiconductor layer form a pn junction structure, and the first region of the second conductive gallium nitride based semiconductor layer is the first conductive The second region of the second conductivity type gallium nitride semiconductor layer is provided on the first region of the first conductivity type gallium nitride semiconductor layer. The third region of the second conductivity type gallium nitride based semiconductor layer is provided on the third region of the first conductivity type gallium nitride based semiconductor layer. The semiconductor device is a pn junction diode including the first and second elements.
このpn接合ダイオードによれば、第1導電型および第2導電型の窒化ガリウム系半導体層の第1の領域には、pn接合ダイオードの第1の素子が設けられており、第1導電型および第2導電型の窒化ガリウム系半導体層の第3の領域には、pn接合ダイオードの第2の素子が設けられている。第1および第2の素子は、第1および第3の領域にオーミック接合を成す第1の電極層を電極として共有している。これら窒化ガリウム系半導体層の第2の領域が第1の領域と第3の領域との間に設けられているけれども、第1の絶縁層が第2の領域と第1の電極層との間に設けられているので、第1の電極層は、窒化ガリウム系半導体層の第2の領域に電気的に接続されない。pn接合ダイオードに逆バイアスが印加されるときでも、窒化ガリウム系半導体層の第2の領域に高電界が直接に加わらないので、第2の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。 According to the pn junction diode, the first element of the pn junction diode is provided in the first region of the gallium nitride based semiconductor layer of the first conductivity type and the second conductivity type. A second element of a pn junction diode is provided in the third region of the second conductivity type gallium nitride based semiconductor layer. The first and second elements share the first electrode layer forming an ohmic junction in the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Therefore, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a reverse bias is applied to the pn junction diode, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the breakdown voltage caused by the electric field in the second region is reduced. Can be suppressed.
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置はpin接合ダイオードであり、該電極一体形成型窒化物系半導体装置は、(a)表面および裏面を有する導電性基板と、(b)第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、(c)第2の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第2の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第2の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記第1導電型窒化ガリウム系半導体層上に設けられた第2導電型窒化ガリウム系半導体層と、(d)第3の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第3の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第3の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記第1導電型窒化ガリウム系半導体層と前記第2導電型窒化ガリウム系半導体層との間に設けられたi型窒化ガリウム系半導体層と、(e)前記第2導電型窒化ガリウム系半導体層の前記第1および第3の領域にオーミック接合を成す第1の電極層と、(f)前記第2導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、(g)前記導電性基板の前記裏面上に設けられた第2の電極層とを備え、前記第1導電型窒化ガリウム系半導体層、前記第2導電型窒化ガリウム系半導体層及び前記i型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層、前記第2導電型窒化ガリウム系半導体層及び前記i型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、前記第1導電型窒化ガリウム系半導体層、前記i型窒化ガリウム系半導体層および前記第2導電型窒化ガリウム系半導体層は、pin接合構造を構成しており、前記i型窒化ガリウム系半導体層の前記第1の領域は、前記第1導電型窒化ガリウム系半導体層の前記第1の領域と前記第2導電型窒化ガリウム系半導体層の前記第1の領域との間に設けられており、前記i型窒化ガリウム系半導体層の前記第2の領域は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第2導電型窒化ガリウム系半導体層の前記第2の領域との間に設けられており、前記i型窒化ガリウム系半導体層の前記第3の領域は、前記第1導電型窒化ガリウム系半導体層の前記第3の領域と前記第2導電型窒化ガリウム系半導体層の前記第3の領域との間に設けられている。当該半導体装置は、前記第1及び第2の素子を含むpin接合ダイオードである。 According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a pin junction diode, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A third region having a smaller threading dislocation density and provided on the surface of the conductive substrate; and (c) smaller than the second threading dislocation density. A first region having a threading dislocation density; a second region having a threading dislocation density greater than the second threading dislocation density; and a third region having a threading dislocation density smaller than the second threading dislocation density. Including A second conductivity type gallium nitride based semiconductor layer provided on the first conductivity type gallium nitride based semiconductor layer; (d) a first region having a threading dislocation density lower than a third threading dislocation density; A second region having a threading dislocation density greater than a threading dislocation density; and a third region having a threading dislocation density smaller than the third threading dislocation density; An i-type gallium nitride-based semiconductor layer provided between the second-conductivity-type gallium nitride-based semiconductor layer; and (e) an ohmic in the first and third regions of the second-conductivity-type gallium nitride-based semiconductor layer. A first electrode layer forming a junction; (f) a first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer ; (G) provided on the back surface of the conductive substrate; And a second electrode layer which was the first conductive type gallium nitride based semiconductor layer, the first region of the second conductivity type gallium nitride based semiconductor layer and the i-type gallium nitride based semiconductor layer is first The third region of the first conductivity type gallium nitride based semiconductor layer, the second conductivity type gallium nitride based semiconductor layer, and the i type gallium nitride based semiconductor layer is provided in the second device. The first electrode layer is shared by the first and second elements, and the first conductivity type gallium nitride based semiconductor layer, the i type gallium nitride based semiconductor layer, and the second conductivity type nitridation are provided. The gallium semiconductor layer has a pin junction structure, and the first region of the i-type gallium nitride semiconductor layer includes the first region of the first conductivity type gallium nitride semiconductor layer and the first region. Two-conductivity type gallium nitride semiconductor The second region of the i-type gallium nitride based semiconductor layer is provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first region of the body layer. The third region of the i-type gallium nitride semiconductor layer is provided between the second conductivity type gallium nitride semiconductor layer and the second region, and the third region of the i-type gallium nitride semiconductor layer is the first conductivity type gallium nitride semiconductor. And a third region of the second conductivity type gallium nitride based semiconductor layer. The semiconductor device is a pin junction diode including the first and second elements.
このpin接合ダイオードによれば、第1導電型、i型および第2導電型の窒化ガリウム系半導体層の第1の領域にはpin接合ダイオードの第1の素子が設けられており、第1導電型、i型および第2導電型の窒化ガリウム系半導体層の第3の領域にはpin接合ダイオードの第2の素子が設けられている。第1および第2の素子は、第1および第3の領域にオーミック接合を成す第1の電極層を電極として共有している。これら窒化ガリウム系半導体層の第2の領域が第1の領域と第3の領域との間に設けられているけれども、第1の絶縁層が第2の領域と第1の電極層との間に設けられているので、第1の電極層は、窒化ガリウム系半導体層の第2の領域に電気的に接続されない。pin接合ダイオードに逆バイアスが印加されるときでも、該窒化ガリウム系半導体層の第2の領域に高電界が直接に加わることがないので、第2の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。 According to this pin junction diode, the first element of the pin junction diode is provided in the first region of the gallium nitride based semiconductor layer of the first conductivity type, i-type and second conductivity type. The second element of the pin junction diode is provided in the third region of the gallium nitride based semiconductor layer of the type, i-type, and second conductivity type. The first and second elements share the first electrode layer forming an ohmic junction in the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Therefore, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a reverse bias is applied to the pin junction diode, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the dielectric breakdown voltage caused by the electric field in the second region Can be suppressed.
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置は縦型トランジスタであり、該電極一体形成型窒化物系半導体装置は、(a)表面および裏面を有する導電性基板と、(b)第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、(c)第1導電型窒化ガリウム系半導体からなる第1および第2の導電性領域と、(d)第2導電型窒化ガリウム系半導体から成っており前記第1導電型窒化ガリウム系半導体層の前記第1の領域と前記第1の導電性領域との間に設けられた第1のウエル領域と、(e)第2導電型窒化ガリウム系半導体から成っており前記第1導電型窒化ガリウム系半導体層の前記第3の領域と前記第2の導電性領域との間に設けられた第2のウエル領域と、(f)前記第1導電型窒化ガリウム系半導体層の前記第1の領域および前記第1のウエル領域上に設けられた第1のゲート絶縁層と、(g)前記第1導電型窒化ガリウム系半導体層の前記第3の領域および前記第2のウエル領域上に設けられた第2のゲート絶縁層と、(h)前記第1のゲート絶縁層上に設けられた第1のゲート電極と、(i)前記第2のゲート絶縁層上に設けられた第2のゲート電極と、(j)前記第1および第2の導電性領域並びに前記第1導電型窒化ガリウム系半導体層上に設けられており前記第1および第2の導電性領域にオーミック接合を成す第1の電極層と、(k)前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、(m)前記導電性基板の前記裏面上に設けられた第2の電極層とを備える。前記第1導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、当該半導体装置は、前記第1及び第2の素子を含む縦型トランジスタである。 According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a vertical transistor, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A first conductivity type gallium nitride semiconductor layer provided on the surface of the conductive substrate, and a third region having a lower threading dislocation density; and (c) a first conductivity type gallium nitride semiconductor. And (d) the first conductive type gallium nitride based semiconductor layer, and the first conductive type gallium nitride based semiconductor layer and the first conductive type. No. provided between the sex area And (e) the second conductive type gallium nitride based semiconductor, and is provided between the third region and the second conductive region of the first conductive type gallium nitride based semiconductor layer. A second well region; and (f) a first gate insulating layer provided on the first region and the first well region of the first conductivity type gallium nitride based semiconductor layer; and (g). A second gate insulating layer provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer; and (h) provided on the first gate insulating layer. A first gate electrode; (i) a second gate electrode provided on the second gate insulating layer; (j) the first and second conductive regions and the first conductivity type nitriding. The first and second conductive elements provided on the gallium-based semiconductor layer A first electrode layer having an ohmic junction in the region; and (k) a first insulation provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer. A layer , and (m) a second electrode layer provided on the back surface of the conductive substrate . The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements, and the semiconductor device is a vertical transistor including the first and second elements.
この縦型トランジスタによれば、第1導電型窒化ガリウム系半導体層の第1の領域には、縦型トランジスタの第1の素子が設けられており、第1導電型窒化ガリウム系半導体層の第3の領域には、縦型トランジスタの第2の素子が設けられている。第1および第2の素子は、第1および第3の領域にオーミック接合を成す第1の電極層を電極として共有している。第1導電型窒化ガリウム系半導体層の第2の領域が第1の領域と第3の領域との間に設けられているけれども、第1の絶縁層が第2の領域と第1の電極層との間に設けられているので、第1の電極層は、第1導電型窒化ガリウム系半導体層の第2の領域に電気的に接続されない。縦型トランジスタに逆バイアスが印加されるときでも、第1導電型窒化ガリウム系半導体層の第2の領域に高電界が直接に加わることがないので、第2の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。この構造によれば、MOS型トランジスタおよびMIS型トランジスタが提供される。
According to this vertical transistor, the first element of the vertical transistor is provided in the first region of the first conductivity type gallium nitride semiconductor layer, and the first transistor of the first conductivity type gallium nitride semiconductor layer is provided. In the
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置は、(a)表面および裏面を有する導電性基板と、(b)第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、(c)前記第1導電型窒化ガリウム系半導体層の前記第1および第3の領域に電気的に接続された第1の電極層と、(d)前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層とを備え、前記第1導電型窒化ガリウム系半導体層の前記第2の領域は、前記第1の領域と前記第3の領域との間に設けられている。 According to another aspect of the present invention, an electrode-integrated nitride-based semiconductor device has (a) a conductive substrate having a front surface and a back surface, and (b) a threading dislocation density lower than the first threading dislocation density. Including a first region, a second region having a threading dislocation density larger than the first threading dislocation density, and a third region having a threading dislocation density smaller than the first threading dislocation density. A first conductive type gallium nitride based semiconductor layer provided on the surface of the conductive substrate; and (c) electrically connected to the first and third regions of the first conductive type gallium nitride based semiconductor layer. A first electrode layer, and (d) a first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer, The second region of the first conductivity type gallium nitride based semiconductor layer is It is provided between the first region a third region.
この電極一体形成型窒化物系半導体装置によれば、窒化ガリウム系半導体層の第1の領域には、半導体装置の第1の素子が設けられており、窒化ガリウム系半導体層の第3の領域には、半導体装置の第2の素子が設けられている。第1および第2の素子は、第1および第3の領域に電気的に接続された第1の電極層を電極として共有している。窒化ガリウム系半導体層の第2の領域が第1の領域と第3の領域との間に設けられているけれども、第1の絶縁層が第2の領域と第1の電極層との間に設けられているので、第1の電極層は、窒化ガリウム系半導体層の第2の領域に電気的に接続されない。半導体装置に大きな電圧が印加されるときでも、窒化ガリウム系半導体層の第2の領域に高電界が直接に加わることがないので、第2の領域における電界に起因して生じる絶縁破壊の電圧の低下を抑制できる。 According to the electrode-integrated nitride semiconductor device, the first element of the semiconductor device is provided in the first region of the gallium nitride semiconductor layer, and the third region of the gallium nitride semiconductor layer is provided. Is provided with a second element of the semiconductor device. The first and second elements share the first electrode layer electrically connected to the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Since the first electrode layer is provided, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a large voltage is applied to the semiconductor device, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the breakdown voltage caused by the electric field in the second region can be reduced. Reduction can be suppressed.
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置は、縦型絶縁ゲートバイポーラトランジスタであって、この電極一体形成型窒化物系半導体装置は、(a)窒化ガリウム系半導体と異なる半導体材料からなり表面および裏面を有する半導体基板と、(b)第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、(c)第1導電型窒化ガリウム系半導体からなる第1および第2の導電性領域と、(d)前記第1導電型窒化ガリウム系半導体層の前記第1の領域と前記第1の導電性領域との間に設けられており第2導電型窒化ガリウム系半導体から成す第1のウエル領域と、(e)前記第1導電型窒化ガリウム系半導体層の前記第3の領域と前記第2の導電性領域との間に設けられており第2導電型窒化ガリウム系半導体から成る第2のウエル領域と、(f)前記第1導電型窒化ガリウム系半導体層の前記第1の領域および前記第1のウエル領域上に設けられている第1のゲート絶縁層と、(g)前記第1導電型窒化ガリウム系半導体層の前記第3の領域および前記第2のウエル領域上に設けられている第2のゲート絶縁層と、(h)前記第1のゲート絶縁層上に設けられた第1のゲート電極と、(i)前記第2のゲート絶縁層上に設けられた第2のゲート電極と、(j)前記第1および第2の導電性領域にオーミック接合を成しており前記第1および第2の導電性領域並びに前記第1導電型窒化ガリウム系半導体層上に設けられた第1の電極層と、(k)前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、(m)窒化ガリウム系半導体と異なる材料から成っており前記窒化ガリウム系半導体層の前記第1および第3の領域と前記導電性基板との間にそれぞれ設けられているマスクと、(n)前記導電性基板の前記裏面上に設けられた第2の電極層とを備え、前記第1導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、当該半導体装置は、前記第1及び第2の素子を含む縦型絶縁ゲートバイポーラトランジスタである。前記半導体基板は第2導電型を有している。
According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a vertical insulated gate bipolar transistor, and the electrode-integrated nitride semiconductor device includes (a) a gallium nitride-based semiconductor. A semiconductor substrate made of a different semiconductor material and having a front surface and a back surface, (b) a first region having a threading dislocation density smaller than the first threading dislocation density, and a threading dislocation density larger than the first threading dislocation density. A first-conductivity-type gallium nitride-based semiconductor provided on the surface of the conductive substrate, the second region having a third region having a threading dislocation density lower than the first threading dislocation density. A layer, (c) first and second conductive regions made of a first conductivity type gallium nitride semiconductor, (d) the first region of the first conductivity type gallium nitride semiconductor layer and the first Guidance A first well region made of a second conductivity type gallium nitride semiconductor and (e) the third region of the first conductivity type gallium nitride semiconductor layer and the second region. A second well region made of a second conductivity type gallium nitride semiconductor, (f) the first region of the first conductivity type gallium nitride semiconductor layer, and A first gate insulating layer provided on the first well region; and (g) provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer. A second gate insulating layer; (h) a first gate electrode provided on the first gate insulating layer; and (i) a second gate provided on the second gate insulating layer. An electrode; (j) ohmic contact with the first and second conductive regions; A first electrode layer formed on the first and second conductive regions and the first conductivity type gallium nitride semiconductor layer, and (k) the first conductivity type gallium nitride system. A first insulating layer provided between the second region of the semiconductor layer and the first electrode layer; and (m) made of a material different from the gallium nitride based semiconductor, comprising a mask provided respectively between said first and third regions and the conductive substrate, and a second electrode layer provided on the back surface of the (n) the conductive substrate, wherein The first region of the first conductivity type gallium nitride based semiconductor layer is provided for the first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for the second element. And the first electrode layer is shared by the first and second elements. The semiconductor device is a vertical insulated gate bipolar transistor including the first and second elements. The semiconductor substrate has a second conductivity type.
この絶縁ゲートバイポーラトランジスタによれば、窒化ガリウム系半導体層の第1の領域には半導体装置の第1の素子が設けられており、窒化ガリウム系半導体層の第3の領域には半導体装置の第2の素子が設けられている。第1および第2の素子は、第1および第3の領域に電気的に接続された第1の電極層を電極として共有している。窒化ガリウム系半導体層の第2の領域が第1の領域と第3の領域との間に設けられているけれども、第1の絶縁層が第2の領域と第1の電極層との間に設けられているので、第1の電極層は、窒化ガリウム系半導体層の第2の領域に電気的に接続されない。半導体装置に大きな電圧が印加されるときでも、窒化ガリウム系半導体層の第2の領域に高電界が直接に加わることがないので、第2の領域における電界に起因して生じる絶縁破壊の電圧の低下を抑制できる。また、導電性基板上にマスクが設けられているので、窒化ガリウム系半導体層の第1および第3の領域の貫通転位密度を低減できる。 According to this insulated gate bipolar transistor, the first element of the semiconductor device is provided in the first region of the gallium nitride based semiconductor layer, and the third region of the semiconductor device is provided in the third region of the gallium nitride based semiconductor layer. Two elements are provided. The first and second elements share the first electrode layer electrically connected to the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Since the first electrode layer is provided, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a large voltage is applied to the semiconductor device, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the breakdown voltage caused by the electric field in the second region can be reduced. Reduction can be suppressed. In addition, since the mask is provided over the conductive substrate, the threading dislocation density in the first and third regions of the gallium nitride based semiconductor layer can be reduced.
本発明に係る電極一体形成型窒化物系半導体装置は、前記導電性基板の前記裏面上に設けられた第2の電極層を更に備え、前記導電性基板は、所定の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記所定の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記所定の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含む窒化ガリウム系半導体支持基体を含んでおり、前記第1導電型窒化ガリウム系半導体層の前記第1の領域は前記窒化ガリウム系半導体支持基体の前記第1の領域上に設けられており、前記第1導電型窒化ガリウム系半導体層の前記第2の領域は前記窒化ガリウム系半導体支持基体の前記第2の領域上に設けらており、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は前記窒化ガリウム系半導体支持基体の前記第3の領域上に設けられており、前記第2の電極層は前記窒化ガリウム系半導体支持基体の裏面において前記第1および第3の領域にオーミック接合を成す。この半導体装置によれば、窒化ガリウム系半導体支持基体が利用されるので、その上に良好な結晶品質の窒化ガリウム系半導体層が成長される。 The electrode-integrated nitride semiconductor device according to the present invention further includes a second electrode layer provided on the back surface of the conductive substrate, and the conductive substrate has a penetration smaller than a predetermined threading dislocation density. Nitriding including a first region having a dislocation density, a second region having a threading dislocation density higher than the predetermined threading dislocation density, and a third region having a threading dislocation density smaller than the predetermined threading dislocation density. A gallium-based semiconductor support base, wherein the first region of the first conductivity type gallium nitride-based semiconductor layer is provided on the first region of the gallium nitride-based semiconductor support base; The second region of the conductive gallium nitride semiconductor layer is provided on the second region of the gallium nitride semiconductor support base, and the third region of the first conductive gallium nitride semiconductor layer. Before The gallium nitride-based semiconductor supporting base is provided on the third region, the second electrode layer forms an ohmic junction with the first and third regions in the back surface of the gallium nitride-based semiconductor supporting base. According to this semiconductor device, since the gallium nitride based semiconductor support base is used, a gallium nitride based semiconductor layer having a good crystal quality is grown thereon.
本発明に係る電極一体形成型窒化物系半導体装置は、前記窒化ガリウム系半導体支持基体の前記第2の領域と前記第2の電極層との間に設けられた第2の絶縁層を更に備える。この半導体装置によれば、第2の絶縁層が窒化ガリウム系半導体支持基体の第2の領域と第2の電極層との間に設けられているので、第2の電極層は、窒化ガリウム系半導体支持基体の第2の領域に直接に接続されない。半導体装置に大きな電圧が印加される時でも、高電界が窒化ガリウム系半導体支持基体の第2の領域に直接に加わることがないので、第2の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。 The electrode-integrated nitride semiconductor device according to the present invention further includes a second insulating layer provided between the second region and the second electrode layer of the gallium nitride semiconductor support base. . According to this semiconductor device, since the second insulating layer is provided between the second region of the gallium nitride based semiconductor support base and the second electrode layer, the second electrode layer is composed of the gallium nitride based base material. It is not directly connected to the second region of the semiconductor support substrate. Even when a large voltage is applied to the semiconductor device, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor support base, so that the breakdown voltage generated due to the electric field in the second region can be reduced. Reduction can be suppressed.
本発明に係る電極一体形成型窒化物系半導体装置では、前記窒化ガリウム系半導体支持基体は窒化ガリウムから成る。この縦型トランジスタによれば、優れた結晶品質の窒化ガリウム支持基体を用いて、絶縁破壊電圧の低下を抑制できる。 In the electrode-integrated nitride semiconductor device according to the present invention, the gallium nitride semiconductor support base is made of gallium nitride. According to this vertical transistor, a decrease in dielectric breakdown voltage can be suppressed using a gallium nitride supporting base having excellent crystal quality.
本発明に係る縦型トランジスタは、窒化ガリウム系半導体とは異なる材料も構成要素として含んでおり前記第1導電型窒化ガリウム系半導体層の前記第1および第3の領域と前記導電性基板との間にそれぞれ設けられているマスクを更に備え、前記導電性基板は窒化ガリウム系半導体と異なる半導体材料からなる。この半導体装置によれば、窒化ガリウム系半導体層は、半導体材料からなる導電性基板上に、マスクを用いて転位を制御しながら成長される。また、ショットキダイオード、pn接合ダイオード、pin接合ダイオード、MOS型トランジスタおよびMIS型トランジスタが提供される。 The vertical transistor according to the present invention includes a material different from a gallium nitride based semiconductor as a constituent element, and the first and third regions of the first conductive type gallium nitride based semiconductor layer and the conductive substrate Each of the conductive substrates is made of a semiconductor material different from that of the gallium nitride semiconductor. According to this semiconductor device, a gallium nitride based semiconductor layer is grown on a conductive substrate made of a semiconductor material while controlling dislocations using a mask. A Schottky diode, a pn junction diode, a pin junction diode, a MOS transistor, and a MIS transistor are also provided.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のショットキバリアダイオード、pn接合ダイオード、pin接合ダイオード、縦型トランジスタ、および電極一体形成型窒化物系半導体装置が提供される。 As described above, according to the present invention, the influence of the arrangement of the core portion having a high threading dislocation density can be reduced and the device area can be increased, and the Schottky barrier diode, the pn junction diode, the pin junction diode, the vertical Type transistor and electrode-integrated nitride semiconductor device are provided.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明に係る半導体装置に係る実施の形態(例えば、ショットキバリアダイオード、pn接合ダイオード、pin接合ダイオード、縦型トランジスタ)を説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, embodiments of the semiconductor device according to the present invention (for example, a Schottky barrier diode, a pn junction diode, a pin junction diode, and a vertical transistor) will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
(第1の実施の形態)
図1は、本発明の実施の形態に係る半導体装置のショットキバリアダイオードを示す図面である。ショットキバリアダイオード11は、導電性基板13と、第1導電型窒化ガリウム系半導体層15と、第1の電極層17と、第1の絶縁層19と、第2の電極層21とを備える。導電性基板13は、表面13aおよび裏面13bを有する。第1導電型窒化ガリウム系半導体層15は、導電性基板13の表面13a上に設けられている。第1導電型窒化ガリウム系半導体層15は、第1の領域15aと、第2の領域15bと、第3の領域15cとを含んでいる。第1の領域15aは、第1の貫通転位密度D1より小さい貫通転位密度D11を有する。第2の領域15b(以下の実施例において「コア」と呼ばれる)は、第1の貫通転位密度D1より大きい貫通転位密度D12を有する。第3の領域15cは、第1の貫通転位密度D1より小さい貫通転位密度D13を有する。第1の電極層17は、第1導電型窒化ガリウム系半導体層15の第1の領域15aおよび第3の領域15cにショットキ接合を成す。第1の絶縁層19は、第1導電型窒化ガリウム系半導体層15の第2の領域15bと第1の電極層17との間に設けられている。第2の電極層21は、導電性基板13の裏面13b上に設けられている。窒化ガリウム系半導体層15の第2の領域15bは、第1の領域15aと第3の領域15cとの間に設けられている。
(First embodiment)
FIG. 1 is a drawing showing a Schottky barrier diode of a semiconductor device according to an embodiment of the present invention. The
このショットキバリアダイオード11によれば、第1導電型窒化ガリウム系半導体層15の第1の領域15aには、ショットキバリアダイオード11の第1の素子SBD1が設けられており、第1導電型窒化ガリウム系半導体層15の第3の領域15cには、ショットキバリアダイオード11の第2の素子SBD2が設けられている。第1および第2の素子SBD1、SBD2は、第1および第3の領域15a、15cにそれぞれショットキ接合を成す第1の電極層17を電極として共有している。第1導電型窒化ガリウム系半導体層15の第2の領域15bが第1の領域15aと第3の領域15cとの間に設けられているけれども、第1の絶縁層19が第2の領域15bと第1の電極層17との間に設けられているので、第1の電極層17は、第1導電型窒化ガリウム系半導体層15の第2の領域15bに電気的に接続されない。ショットキバリアダイオード11に逆バイアスが印加されるときでも、第1導電型窒化ガリウム系半導体層15の第2の領域15bに高電界が直接に加わることがないので、第2の領域15bにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。窒化ガリウム系半導体層15の材料としては、例えばGaN、AlGaN、InGaN、InAlGaNがある。また、第1の貫通転位密度D1としては、例えば1×108cm−2であり、貫通転位密度D11、D13としては、例えば1×108cm−2以下であり、貫通転位密度D12としては、例えば1×108cm−2より大きい。第1の絶縁層19の材料としては、例えば窒化物、酸化物、フッ化物またはSOG等を単体もしくは多層膜として用いることができる。窒化物としては、例えばSiNXといったシリコン窒化物がある。酸化物としては、例えばSiO2、ZnO、TiO2、Ta2O5、Al2O3、Ga2O3、ZrO2、PbO、HfO2、CeO2、Y2O3、Cr2O3、Bi2O3、In2O3、Nd2O3、Sb2O3等がある。フッ化物としては、例えばMgF2といったマグネシウムフッ化物、AlF3、CeF2、CaF2、NdF3、PbF2、BaF2、SrF2等がある。
According to the
ショットキバリアダイオード11では、第1導電型窒化ガリウム系半導体層15の第2の領域15bの各々はX方向に伸びている。また、第1の領域15aおよび第3の領域15cの各々もX方向に伸びている。第1、第2および第3の領域15a、15b、15cは、Y方向に配列されている。第1、第2および第3の領域15a、15b、15cの各々は、第1導電型窒化ガリウム系半導体層15の一方の面から対向する他方の面にZ軸の方向に伸びている。第2の領域15bは、第1の領域15aおよび第3の領域15cの一方から他方を隔置している。また、第1の絶縁層19は、第2の領域15bを覆っている。
In the
ショットキバリアダイオード11では、第1導電型窒化ガリウム系半導体層15の表面には、第2の領域15bに合わせて設けられた溝15dが設けられている。溝15dはX軸の方向に伸びている。第1の絶縁層19は溝15d内に設けられており、これにより、素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。
In the
好適な一例のショットキバリアダイオード11では、導電性基板13は、例えば窒化ガリウム系半導体、AlNといったIII族窒化物からなることができ、窒化ガリウム系半導体としては、GaN、AlGaN、InGaN、AlInGaNがある。好ましくは、導電性基板13は、窒化ガリウム系半導体支持基体23を含んでいる。窒化ガリウム系半導体支持基体23は第1の領域23aと、第2の領域23bと、第3の領域23cとを含む。窒化ガリウム系半導体支持基体23では、第1の領域23aは、第2の貫通転位密度D2より小さい貫通転位密度D21を有する。第2の領域23bは、第2の貫通転位密度D2より大きい貫通転位密度D22を有する。第3の領域23cは、第2の貫通転位密度D2より小さい貫通転位密度D23を有する。第2の貫通転位密度D2としては、例えば1×108cm−2であり、貫通転位密度D21、D23としては、例えば1×108cm−2以下であり、貫通転位密度D22としては、例えば1×108cm−2より大きい。
In a preferred example of the
窒化ガリウム系半導体層15の第1の領域15aは、窒化ガリウム系半導体支持基体23の第1の領域23a上に設けられている。窒化ガリウム系半導体層15の第2の領域15bは、窒化ガリウム系半導体支持基体23の第2の領域23b上に設けられている。窒化ガリウム系半導体層15の第3の領域15cは、窒化ガリウム系半導体支持基体23の第3の領域23c上に設けられている。窒化ガリウム系半導体層15を窒化ガリウム系半導体支持基体23にエピタキシャル成長すれば、上記のような構造が得られる。
The
ショットキバリアダイオード11では、窒化ガリウム系半導体支持基体23の第2の領域23bの各々はX方向に伸びている。また、第1の領域23aおよび第3の領域23cの各々はX方向に伸びている。第1、第2および第3の領域23a、23b、23cは、Y方向に配列されている。第1、第2および第3の領域23a、23b、23cの各々は、支持基体23の一方の面から対向する他方の面にZ軸の方向に伸びている。第2の領域23bは、第1の領域23aおよび第3の領域23cの一方から他方を隔置している。
In the
第2の電極層21は、窒化ガリウム系半導体支持基体23の裏面23dにおいて第1および第3の領域23a、23cにオーミック接合を成す。
The
このショットキバリアダイオード11によれば、導電性基板13が窒化ガリウム系半導体支持基体23を含むので、窒化ガリウム系半導体層15の第1および第3の領域15a、15cの貫通転位密度を低減できる。
According to the
(実施例1)
ストライプ状コアを有する導電性n型GaN基板上にMOVPE法によりショットキーバリアダイオード用のエピタキシャル膜構造(n型GaN半導体層)を作製する。n型GaN半導体層は、n型GaN基板表面のコアを引き継いだコア部を有する。このコア部を反応性イオンエッチングで所定の深さにエッチングすると共に、このエッチング部分にSiN膜を埋め込み形成して電流障壁部を形成する。これにより素子分離が形成される。n型GaN半導体層の低欠陥密度領域には各素子共通のアノード電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。基板の裏面全面に各素子共通のカソード電極を蒸着法により形成する。
Example 1
An epitaxial film structure (n-type GaN semiconductor layer) for a Schottky barrier diode is formed on a conductive n-type GaN substrate having a striped core by MOVPE. The n-type GaN semiconductor layer has a core portion that inherits the core on the surface of the n-type GaN substrate. The core portion is etched to a predetermined depth by reactive ion etching, and an SiN film is buried in the etched portion to form a current barrier portion. Thereby, element isolation is formed. An anode electrode common to each element is integrally formed in the low defect density region of the n-type GaN semiconductor layer by an electron beam evaporation method and a lift-off method. A cathode electrode common to each element is formed on the entire back surface of the substrate by vapor deposition.
図2(A)は、本実施の形態に係るショットキバリアダイオードの変形例を示す図面である。図2(A)は、ショットキバリアダイオード11aの断面図であり、図1に示されたI−I線に対応する断面を示す。ショットキバリアダイオード11aでは、窒化ガリウム系半導体支持基体23の第2の領域23bと第2の電極層21との間に設けられた第2の絶縁層25を更に備える。第2の絶縁層25の材料としては、例えばシリコン窒化物等がある。
FIG. 2A is a diagram showing a modification of the Schottky barrier diode according to the present embodiment. FIG. 2A is a cross-sectional view of the
このショットキバリアダイオード11aによれば、第2の絶縁層25が窒化ガリウム系半導体支持基体23の第2の領域23bと第2の電極層21との間に設けられているので、第2の電極層21は、窒化ガリウム系半導体支持基体23の第2の領域23bに直接に接続されない。ショットキバリアダイオード11aに逆バイアスが印加されるときでも、窒化ガリウム系半導体支持基体23の第2の領域23bに高電界が直接に加わることがないので、第2の領域23bにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to this
ショットキバリアダイオード11aでは、窒化ガリウム系半導体支持基体23の裏面には、第2の領域23bに合わせて設けられた溝23eが設けられている。第2の絶縁層25は溝23e内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。溝23eは、X軸の方向に伸びている。溝23eの深さは、例えば0.01μm〜10μmであり、好ましくは0.1μm〜1μmである。
In the
ショットキバリアダイオード11aの一例では、
支持基体23:n型窒化ガリウム
第1導電型窒化ガリウム系半導体層15:n型窒化ガリウム
第1の電極層17:ショットキ電極、Ni(80nm)/Au(30nm)
第1の絶縁層19:シリコン窒化物、厚さ1000nm
第2の電極層21:オーミック電極、
Ti(20nm)/Al(100nm)/Ti(20nm)/Au(200nm)
第2の絶縁層25:シリコン窒化物、厚さ1000nm
である。このように、窒化ガリウム系半導体支持基体23が窒化ガリウムから成ると、優れた結晶品質のGaN支持基体を用いて絶縁破壊電圧の低下を抑制できる。窒化ガリウム系半導体支持基体23の第1の領域23aおよび第3の領域23cは単結晶であり、また第2の領域23bは単結晶であることが好ましい。さらに、窒化ガリウム系半導体支持基体23の第1の領域23aおよび第3の領域23cの各々の結晶軸は第2の領域23bの結晶軸とは反対向きであることができる。また、第1導電型窒化ガリウム系半導体層15が窒化ガリウムから成るとき、窒化ガリウム系半導体層15の第1の領域15aおよび第3の領域15cは単結晶であり、また第2の領域15bは単結晶であることが好ましい。さらに、窒化ガリウム系半導体層15の第1の領域15aおよび第3の領域15cの各々の結晶軸は第2の領域15bの結晶軸とは反対向きであることができる。例えば、第1の領域15aおよび第3の領域15cの表面はGa面およびN面の一方であり、第2の領域15bの表面はGa面およびN面の他方である。
In an example of the
Support base 23: n-type gallium nitride first conductivity type gallium nitride semiconductor layer 15: n-type gallium nitride first electrode layer 17: Schottky electrode, Ni (80 nm) / Au (30 nm)
First insulating layer 19: silicon nitride, thickness 1000 nm
Second electrode layer 21: ohmic electrode,
Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
Second insulating layer 25: silicon nitride, thickness 1000 nm
It is. As described above, when the gallium nitride based
(実施例2)
実施例1のダイオードにおいて、裏面のカソード電極を形成するに先立って、裏面のコア部分を反応性イオンエッチングで所定の深さの凹部を形成するとともに、電流障壁部のためのSiO2膜を埋め込み形成する。この後に、裏面全面に各素子共通のカソード電極を蒸着法により形成する。
(Example 2)
In the diode of Example 1, before forming the cathode electrode on the back surface, the core portion on the back surface is formed with a recess having a predetermined depth by reactive ion etching, and the SiO 2 film for the current barrier portion is embedded. Form. After this, a cathode electrode common to each element is formed on the entire back surface by vapor deposition.
図2(B)は、本実施の形態に係るショットキバリアダイオードの別の変形例を示す図面である。図2(B)は、ショットキバリアダイオード11bの断面図であり、図1に示されたI−I線に対応する断面を示す。ショットキバリアダイオード11bでは、導電性基板13は窒化ガリウム系半導体と異なる半導体材料からなる支持基体27であることができる。支持基体27としては、窒化ガリウム系半導体層15と同じ第1導電型を有する半導体からなり、例えばSi、SiC、GaAs等がある。ショットキバリアダイオード11bは、支持基体27に加えて、第1導電型窒化ガリウム系半導体層35と、第1の電極層37と、第1の絶縁層39と、第2の電極層31とを備える。ショットキバリアダイオード11bは、窒化ガリウム系半導体層35の第1および第3の領域35a、35cと支持基体27との間にそれぞれ設けられたマスク33を更に備える。このショットキバリアダイオード11bによれば、窒化ガリウム系半導体層35は、マスク33を用いて転位を制御しながら半導体支持基体27上に成長される。窒化ガリウム系半導体層35は、第1の領域35aと、第2の領域35bと、第3の領域35cとを含んでいる。第1の領域35aは、第1の貫通転位密度D1より小さい貫通転位密度D11を有する。第2の領域35bは、第1の貫通転位密度D1より大きい貫通転位密度D12を有する。第3の領域35cは、第1の貫通転位密度D1より小さい貫通転位密度D13を有する。窒化ガリウム系半導体層35は、支持基体27の表面27a上に設けられている。第1の電極層37は、第1の窒化ガリウム系半導体層35の第1の領域35aおよび第3の領域35cにショットキ接合を成す。第1の絶縁層39は、窒化ガリウム系半導体層35の第2の領域35bと第1の電極層37との間に設けられている。第2の電極層31は、支持基体27の裏面27b上に設けられている。窒化ガリウム系半導体層35の第2の領域35bは第1の領域35aと第3の領域35cとの間に設けられている。
FIG. 2B is a drawing showing another modification of the Schottky barrier diode according to the present embodiment. FIG. 2B is a cross-sectional view of the
ショットキバリアダイオード11bの一例は、
支持基体27:n型シリコン
第1導電型窒化ガリウム系半導体層35:n型窒化ガリウム
第1の電極層37:ショットキ電極、Pt(25nm)/Au(300nm)
第1の絶縁層39:シリコン窒化物
マスク33:SiO2
第2の電極層31:オーミック電極
Ti(20nm)/Al(100nm)/Ti(20nm)/Au(200nm)
である。このように、導電性基板13がn型シリコンから成るとき、マスク33はX軸の方向に伸びており、Y方向に配列されている。窒化ガリウム系半導体層35を半導体支持基体27にエピタキシャル成長すれば、上記のような構造が得られる。マスク33の幅Wは、例えば5μm以上500μm以下である。また、マスク33の間隔Dは、例えば1μm以上100μm以下である。
An example of the
Support base 27: n-type silicon first conductivity type gallium nitride based semiconductor layer 35: n-type gallium nitride first electrode layer 37: Schottky electrode, Pt (25 nm) / Au (300 nm)
First insulating layer 39: silicon nitride mask 33: SiO 2
Second electrode layer 31: Ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
It is. Thus, when the
(第2の実施の形態)
図3は、本発明の実施の形態に係る半導体装置のpn接合ダイオードを示す図面である。pn接合ダイオード41は、導電性基板13と、第1導電型窒化ガリウム系半導体層15と、第1の電極層45と、第1の絶縁層19と、第2導電型窒化ガリウム系半導体層43と、第2の電極層21とを備える。第2導電型窒化ガリウム系半導体層43は、第1の領域43aと、第2の領域43bと、第3の領域43cとを含んでいる。第1の領域43aは、第2の貫通転位密度D2より小さい貫通転位密度D21を有する。第2の領域43bは、第2の貫通転位密度D2より大きい貫通転位密度D22を有する。第3の領域43cは、第2の貫通転位密度D2より小さい貫通転位密度D23を有する。第2導電型窒化ガリウム系半導体層43は、第1導電型窒化ガリウム系半導体層15上に設けられている。第1の電極層45は、第2導電型窒化ガリウム系半導体層43の第1の領域43aおよび第3の領域43cにオーミック接合を成す。第1の絶縁層19は、第2導電型窒化ガリウム系半導体層43の第2の領域43bと第1の電極層45との間に設けられている。第1導電型窒化ガリウム系半導体層15と第2導電型窒化ガリウム系半導体層43とはpn接合構造J1を構成している。第2導電型窒化ガリウム系半導体層43の第1の領域43aは、第1導電型窒化ガリウム系半導体層15の第1の領域15a上に設けられている。第2導電型窒化ガリウム系半導体層43の第2の領域43bは第1導電型窒化ガリウム系半導体層15の第2の領域15b上に設けられている。第2導電型窒化ガリウム系半導体層43の第3の領域43cは第1導電型窒化ガリウム系半導体層15の第3の領域15c上に設けられている。
(Second Embodiment)
FIG. 3 is a drawing showing a pn junction diode of the semiconductor device according to the embodiment of the present invention. The
このpn接合ダイオード41によれば、窒化ガリウム系半導体層15、43の第1の領域15a、43aには、pn接合ダイオードの第1の素子PND1が設けられており、窒化ガリウム系半導体層15、43の第3の領域15c、43cにはpn接合ダイオードの第2の素子PND2が設けられている。第1および第2の素子PND1、PND2は、第2導電型窒化ガリウム系半導体層43の第1および第3の領域43a、43cにオーミック接合を成す第1の電極層45を電極として共有している。窒化ガリウム系半導体層43の第2の領域43bが第1の領域43aと第3の領域43cとの間に設けられているけれども、第1の絶縁層19が第2の領域43bと第1の電極層45との間に設けられているので、第1の電極層45は、窒化ガリウム系半導体層43の第2の領域43bに電気的に接触しない。pn接合ダイオード41に逆バイアスが印加されるときでも、窒化ガリウム系半導体層43の第2の領域43bに高電界が直接に加わらないので、第2の領域43bにおける電界に起因する絶縁破壊電圧の低下を抑制できる。
According to the
窒化ガリウム系半導体層43の材料としては、例えばGaN、AlGaN、InGaN、AlInGaNがある。また、第2の貫通転位密度D2としては、例えば1×108cm−2であり、貫通転位密度D21、D23としては、例えば1×102cm−2〜1×108cm−2であり、貫通転位密度D22としては、例えば1×108cm−2より大きく1×1012cm−2以下である。
Examples of the material of the gallium nitride based
pn接合ダイオード41では、第2導電型窒化ガリウム系半導体層43の第2の領域43bの各々はX方向に伸びている。また、第1の領域43aおよび第3の領域43cの各々はX方向に伸びている。第1、第2および第3の領域43a、43b、43cはY方向に配列されている。第1、第2および第3の領域43a、43b、43cの各々は第2導電型窒化ガリウム系半導体層43の一方の面から対向する他方の面にZ軸の方向に伸びている。第2の領域43bは、第1の領域43aおよび第3の領域43cの一方から他方を隔置している。また、第1の絶縁層19は、第2の領域43bを覆っている。
In the
pn接合ダイオード41では、第2導電型窒化ガリウム系半導体層43の表面には、第2の領域43bに合わせて設けられた溝43dが設けられている。溝43dはX軸の方向に伸びている。第1の絶縁層19は溝43d内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。pn接合ダイオード41では、ショットキバリアダイオード11と同様な材料の導電性基板13を使用できる。
In the
(実施例3)
実施例1のためのn型GaN基板上にMOVPE法によりn型GaN半導体層とp型GaN半導体層を有するエピタキシャル膜構造を形成する。n型およびp型GaN半導体層は、基板のコアを引き継いだコア部分を有する。p型GaN表面のコア部分を反応性イオンエッチングで所定の深さにエッチングするとともに、エッチング領域をSiN膜を埋め込み素子分離のための電流障壁部を形成する。また、低欠陥密度領域には各素子共通のアノード電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。基板の裏面の全面に各素子共通のカソード電極を蒸着法により形成する。
(Example 3)
An epitaxial film structure having an n-type GaN semiconductor layer and a p-type GaN semiconductor layer is formed on the n-type GaN substrate for Example 1 by the MOVPE method. The n-type and p-type GaN semiconductor layers have a core portion that takes over the core of the substrate. The core portion of the p-type GaN surface is etched to a predetermined depth by reactive ion etching, and a SiN film is embedded in the etching region to form a current barrier portion for element isolation. In the low defect density region, an anode electrode common to each element is integrally formed by an electron beam evaporation method and a lift-off method. A cathode electrode common to each element is formed on the entire back surface of the substrate by vapor deposition.
図4(A)は、本実施の形態に係るpn接合ダイオードの変形例を示す図面である。図4(A)は、pn接合ダイオード41aの断面図であり、図3に示されたII−II線に対応する断面を示す。pn接合ダイオード41aでは、窒化ガリウム系半導体支持基体23の第2の領域23bと第2の電極層21との間に設けられた第2の絶縁層25を更に備える。第2の絶縁層25の材料としては、第1の実施の形態と同様に、例えば窒化物、酸化物、フッ化物またはSOG等を単体もしくは多層膜として用いることができる。このpn接合ダイオード41aによれば、第2の絶縁層25が窒化ガリウム系半導体支持基体23の第2の領域23bと第2の電極層21との間に設けられているので、第2の電極層21は、窒化ガリウム系半導体支持基体23の第2の領域23bに直接に接続されない。pn接合ダイオード41aに逆バイアスが印加されるときでも、窒化ガリウム系半導体支持基体23の第2の領域23bに高電界が直接に加わることがないので、第2の領域23bにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
FIG. 4A is a diagram showing a modification of the pn junction diode according to the present embodiment. 4A is a cross-sectional view of the
pn接合ダイオード41では、窒化ガリウム系半導体支持基体23の裏面には、第2の領域23bに合わせて設けられた溝23eが設けられている。第2の絶縁層25は溝23e内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。溝23eは、X軸の方向に伸びている。
In the
pn接合ダイオード41aの一例を以下に示す:
支持基体23:n型窒化ガリウム
第1導電型窒化ガリウム系半導体層15:n型窒化ガリウム
第2導電型窒化ガリウム系半導体層43:p型窒化ガリウム
接合J1;ホモ接合
第1の電極層45:オーミック電極、Ni(5nm)/Au(100nm)
第1の絶縁層19:シリコン窒化物、厚さ1000nm
第2の電極層21:オーミック電極
Ti(20nm)/Al(100nm)/Ti(20nm)/Au(200nm)
第2の絶縁層25:シリコン窒化物、厚さ1000nm
An example of a
Support base 23: n-type gallium nitride first conductivity type gallium nitride based semiconductor layer 15: n-type gallium nitride second conductivity type gallium nitride based semiconductor layer 43: p-type gallium nitride junction J1; homojunction first electrode layer 45: Ohmic electrode, Ni (5 nm) / Au (100 nm)
First insulating layer 19: silicon nitride, thickness 1000 nm
Second electrode layer 21: Ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
Second insulating layer 25: silicon nitride, thickness 1000 nm
(実施例4)
実施例3のダイオードにおいて、裏面のカソード電極を形成するに先立って、裏面のコア部分に反応性イオンエッチングで所定の深さの凹部を形成するとともに、電流障壁部のためのSiO2膜を埋め込み形成する。この後に、裏面全面に各素子共通のカソード電極を蒸着法により形成する。
Example 4
In the diode of Example 3, before forming the cathode electrode on the back surface, a recess having a predetermined depth is formed in the core portion on the back surface by reactive ion etching, and an SiO 2 film for the current barrier portion is embedded. Form. After this, a cathode electrode common to each element is formed on the entire back surface by vapor deposition.
図4(B)は、本実施の形態に係るpn接合ダイオードの別の変形例を示す図面である。図4(B)は、pn接合ダイオード41bの断面図であり、図3に示されたII−II線に対応する断面を示す。pn接合ダイオード41bでは、導電性基板13は窒化ガリウム系半導体と異なる第1導電型半導体材料からなる支持基体27であることができる。pn接合ダイオード41bは、支持基体27に加えて、第1導電型窒化ガリウム系半導体層35と、第2導電型窒化ガリウム系半導体層47と、第1の電極層49と、第1の絶縁層39と、第2の電極層31と、マスク33とを備える。このpn接合ダイオード41bによれば、窒化ガリウム系半導体層35、43は、半導体材料からなる支持基体27上に、マスク33を用いて転位を制御しながら成長される。第2導電型窒化ガリウム系半導体層47は、第1の領域47aと、第2の領域47bと、第3の領域47cとを含んでいる。第1の領域47aは、第3の貫通転位密度D3より小さい貫通転位密度D31を有する。第2の領域47bは、第3の貫通転位密度D3より大きい貫通転位密度D32を有する。第3の領域47cは、第1の貫通転位密度D3より小さい貫通転位密度D33を有する。第2導電型窒化ガリウム系半導体層47は、半導体支持基体27の表面27a上に設けられている。第1の電極層49は、第2導電型窒化ガリウム系半導体層47の第1の領域47aおよび第3の領域47cにオーミック接合を成す。第1の絶縁層39は、第2導電型窒化ガリウム系半導体層47の第2の領域47bと第1の電極層49との間に設けられている。窒化ガリウム系半導体領域47の第2の領域47bは、第1の領域47aと第3の領域47cとの間に設けられている。
FIG. 4B is a drawing showing another modification of the pn junction diode according to the present embodiment. FIG. 4B is a cross-sectional view of the
(第3の実施の形態)
図5は、本発明の実施の形態に係る半導体装置のpin接合ダイオードを示す図面である。pin接合ダイオード51は、導電性基板13と、第1導電型窒化ガリウム系半導体層15と、第1の電極層45と、第1の絶縁層19と、第2導電型窒化ガリウム系半導体層43と、第2の電極層21と、i型窒化ガリウム系半導体層53とを備える。窒化ガリウム系半導体層53は、第1の領域53aと、第2の領域53bと、第3の領域53cとを含んでいる。第1の領域53aは、第4の貫通転位密度D4より小さい貫通転位密度D41を有する。第2の領域53bは、第4の貫通転位密度D4より大きい貫通転位密度D42を有する。第3の領域53cは、第3の貫通転位密度D4より小さい貫通転位密度D43を有する。窒化ガリウム系半導体層53は、第1導電型窒化ガリウム系半導体層15と第2導電型窒化ガリウム系半導体層43との間に設けられている。第1導電型窒化ガリウム系半導体層15、i型窒化ガリウム系半導体層53および第2導電型窒化ガリウム系半導体層43はpin接合構造J2を構成している。i型窒化ガリウム系半導体層53の第1の領域53aは第1導電型窒化ガリウム系半導体層15の第1の領域15aと第2導電型窒化ガリウム系半導体層43の第1の領域43aとの間に設けられている。i型窒化ガリウム系半導体層53の第2の領域53bは、第1導電型窒化ガリウム系半導体層15の第2の領域15bと第2導電型窒化ガリウム系半導体層43の第2の領域43bとの間に設けられている。i型窒化ガリウム系半導体層53の第3の領域53cは、第1導電型窒化ガリウム系半導体層15の第3の領域15cと第2導電型窒化ガリウム系半導体層43の第3の領域43cとの間に設けられている。
(Third embodiment)
FIG. 5 is a drawing showing a pin junction diode of a semiconductor device according to an embodiment of the present invention. The
このpin接合ダイオード51によれば、窒化ガリウム系半導体層15、43、53の第1の領域15a、43a、53aには、pin接合ダイオードの第1の素子PIND1が設けられており、窒化ガリウム系半導体層15、43、53の第3の領域15c、43c、53cには、pin接合ダイオードの第2の素子PIND2が設けられている。第1および第2の素子PIND1、PIND2は、第1の領域15a、43a、53aおよび第3の領域15c、43c、53cにオーミック接合を成す第1の電極層45を電極として共有している。窒化ガリウム系半導体層15、43、53の第2の領域15b、43b、53bが第1の領域15a、43a、53aと第3の領域15c、43c、53cとの間にそれぞれ設けられているけれども、第1の絶縁層19が第2の領域53bと第1の電極層45との間に設けられているので、第1の電極層45は、窒化ガリウム系半導体層43の第2の領域43bに電気的に接続されない。pin接合ダイオード51に逆バイアスが印加されるときでも、窒化ガリウム系半導体層15、43、53の第2の領域15b、43b、53bに高電界が直接に加わることがないので、第2の領域15b、43b、53bにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to the
pin接合ダイオード51では、i型窒化ガリウム系半導体層53の第2の領域53bの各々はX方向に伸びている。また、第1の領域53aおよび第3の領域53cの各々はX方向に伸びている。第1、第2および第3の領域53a、53b、53cはY方向に配列されている。第1、第2および第3の領域53a、53b、53cの各々はi型窒化ガリウム系半導体層53の一方の面から対向する他方の面にZ軸の方向に伸びている。第2の領域53bは、第1の領域53aおよび第3の領域53cの一方から他方を隔置している。
In the
(実施例5)
実施例1のためのn型GaN基板上にMOVPE法によりn型GaN半導体層、高抵抗GaN層およびp型GaN半導体層を有するエピタキシャル膜構造を形成する。p型GaN半導体および高抵抗GaNは、基板のコアを引き継いだコア部分を有する。このコア部分に反応性イオンエッチングで所定の深さの凹部を形成するとともに、エッチング領域をSiN膜を埋め込み素子分離のための電流障壁部を形成する。また、低欠陥密度領域には各素子共通のアノード電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。基板の裏面の全面に各素子共通のカソード電極を蒸着法により形成する。
(Example 5)
An epitaxial film structure having an n-type GaN semiconductor layer, a high-resistance GaN layer, and a p-type GaN semiconductor layer is formed on the n-type GaN substrate for Example 1 by the MOVPE method. The p-type GaN semiconductor and the high-resistance GaN have a core portion that takes over the core of the substrate. A concave portion having a predetermined depth is formed in the core portion by reactive ion etching, and an SiN film is embedded in the etching region to form a current barrier portion for element isolation. In the low defect density region, an anode electrode common to each element is integrally formed by an electron beam evaporation method and a lift-off method. A cathode electrode common to each element is formed on the entire back surface of the substrate by vapor deposition.
pin接合ダイオード51も、pn接合ダイオード41aと同様に基板の裏面に絶縁層を有することができる。また、pin接合ダイオード51も、pn接合ダイオード41bと同様に、異なる材料から成る基板を含むことができる。
Similarly to the
(第4の実施の形態)
図6は、本実施の形態に係る縦型トランジスタを示す図面である。縦型トランジスタとしては、例えばMIS型トランジスタ、MOS型トランジスタ等がある。縦型トランジスタ61は、導電性基板13と、第1導電型窒化ガリウム系半導体層63と、第1の導電性領域65aと、第2の導電性領域65bと、第1のウエル領域67aと、第2のウエル領域67bと、第1のゲート絶縁層69aと、第2のゲート絶縁層69bと、第1のゲート電極71aと、第2のゲート電極71bと、第1の電極層73と、第1の絶縁層75と、第2の電極層21とを備える。第1導電型窒化ガリウム系半導体層63は、導電性基板13の表面13a上に設けられており、また第1の領域63aと、第2の領域63bと、第3の領域63cとを含む。第1の領域63aは、第1の貫通転位密度D5より小さい貫通転位密度D51を有する。第2の領域63bは、第1の貫通転位密度D5より大きい貫通転位密度D52を有する。第3の領域63cは、第1の貫通転位密度D5より小さい貫通転位密度D53を有する。第1および第2の導電性領域65a、65bは、第1導電型窒化ガリウム系半導体からなる。第1のウエル領域67aは、第2導電型窒化ガリウム系半導体から成っており、また第1導電型窒化ガリウム系半導体層63の第1の領域63aと第1の導電性領域65aとの間に設けられている。第2のウエル領域67bは、第2導電型窒化ガリウム系半導体から成っており、また第1導電型窒化ガリウム系半導体層63の第3の領域63cと第2の導電性領域65bとの間に設けられている。
(Fourth embodiment)
FIG. 6 is a drawing showing a vertical transistor according to the present embodiment. Examples of the vertical transistor include a MIS transistor and a MOS transistor. The
第1のゲート絶縁層69aは、第1導電型窒化ガリウム系半導体層63の第1の領域63aおよび第1のウエル領域67a上に設けられている。第2のゲート絶縁層69bは、第1導電型窒化ガリウム系半導体層63の第3の領域63cおよび第2のウエル領域67b上に設けられている。第1のゲート電極71aは、第1のゲート絶縁層69a上に位置している。また、第1のゲート電極71aは、当該縦型トランジスタのチャネルCH1を制御するように設けられており、ウエル領域67aの表面導電率はゲート電極71aの電圧に応じて変調される。第2のゲート電極71bは第2のゲート絶縁層69b上に位置している。また、第2のゲート電極71bは当該縦型トランジスタのチャネルCH2を制御するように設けられており、ウエル領域67bの表面導電率はゲート電極71bの電圧に応じて変調される。第1の電極層73は、第1導電型窒化ガリウム系半導体層63並びに第1および第2の導電性領域65a、65b上に設けられている。また、第1の電極層73は、第1および第2の導電性領域65a、65bにオーミック接合を成しており、ゲート電極71a、71bの電圧に応じた変調に応答して当該縦型トランジスタに流れるキャリアを供給し、ソース電極として作用する。第1の絶縁層75は、第1導電型窒化ガリウム系半導体層63の第2の領域63bと第1の電極層73との間に設けられている。
The first
この縦型トランジスタ61によれば、窒化ガリウム系半導体層63の第1の領域63aは、縦型トランジスタ61の第1の素子TRA1のために設けられており、窒化ガリウム系半導体層63の第3の領域63cは縦型トランジスタ61の第2の素子TRA2のために設けられている。第1および第2の素子TRA1、TRA2は、第1および第3の領域63a、63cにオーミック接合を成す第1の電極層73を電極として共有している。窒化ガリウム系半導体層63の第2の領域63bが第1の領域63aと第3の領域63cとの間に設けられているけれども、第1の絶縁層75が第2の領域63bと第1の電極層73との間に設けられているので、第1の電極層73は、窒化ガリウム系半導体層63の第2の領域63bに接続されない。縦型トランジスタ61に逆バイアスが印加されるときでも、窒化ガリウム系半導体層63の第2の領域63bに高電界が直接に加わることがないので、第2の領域63bにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to the
既に説明された実施の形態と同様に、縦型トランジスタ61では、導電性基板13は、例えばGaN、AlNといったIII族窒化物からなることができる。好ましくは、導電性基板13は、窒化ガリウム系半導体支持基体23を含んでいる。この縦型トランジスタ61によれば、導電性基板13が窒化ガリウム系半導体支持基体23を含むので、窒化ガリウム系半導体層63の第1および第3の領域63a、63cの貫通転位密度を低減できる。
Similar to the embodiment already described, in the
また、既に説明された実施の形態と同様に、縦型トランジスタ61では、第1導電型窒化ガリウム系半導体層63の表面には、第2の領域63bの位置に合わせて溝63dが設けられている。溝63dはX軸の方向に伸びている。第1の絶縁層75は溝63d内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。
Similarly to the embodiment already described, in the
図7(A)は、本実施の形態に係る縦型トランジスタの変形例を示す図面である。図7(A)は、縦型トランジスタ61aの断面図であり、図6に示されたIII−III線に対応する断面を示す。縦型トランジスタ61aでは、窒化ガリウム系半導体支持基体23の第2の領域23bと第2の電極層21との間に設けられた第2の絶縁層25を更に備えることができる。この縦型トランジスタ61aによれば、第2の絶縁層25が窒化ガリウム系半導体支持基体23の第2の領域23bと第2の電極層21との間に設けられているので、第2の電極層21は、窒化ガリウム系半導体支持基体23の第2の領域23bに直接に接続されない。縦型トランジスタ61aに逆バイアスが印加されるときでも、高電界が窒化ガリウム系半導体支持基体23の第2の領域23bに直接に加わることがないので、第2の領域23bにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
FIG. 7A illustrates a modification of the vertical transistor according to this embodiment. FIG. 7A is a cross-sectional view of the
(実施例6)
実施例1のためのn型GaN基板上にMOVPE法によりn型GaN半導体層、p型ウエルGaN領域およびn型GaN半導体領域を有するエピタキシャル膜構造を形成する。n型GaN半導体層の表面には、基板のコアを引き継いだコア部分を有する。このコア部分に反応性イオンエッチングで所定の深さの凹部を形成するとともに、エッチング領域をSiN膜を埋め込んで素子分離のための電流障壁部を形成する。また、コア領域と異なる低欠陥密度領域上に反転層形成のためのGa2O3膜を成膜後、各素子共通のソース電極及びゲート電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。次いで、配線取り出しの窓を開けた保護膜を形成する。基板の裏面の全面に各素子共通のドレイン電極を蒸着法により形成する。これにより、MOS型トランジスタが提供される。
(実施例7)
実施例6と同様に、エピタキシャル膜構造および電流障壁部を形成する。低欠陥密度領域に反転層形成のためのSiN膜を成膜した後に、各素子共通のソース電極及びゲート電極並びに各素子共通のドレイン電極を形成する。これにより、MIS型トランジスタが提供される。
(Example 6)
An epitaxial film structure having an n-type GaN semiconductor layer, a p-type well GaN region, and an n-type GaN semiconductor region is formed on the n-type GaN substrate for Example 1 by the MOVPE method. The surface of the n-type GaN semiconductor layer has a core portion that takes over the core of the substrate. A concave portion having a predetermined depth is formed in the core portion by reactive ion etching, and a current barrier portion for element isolation is formed by embedding an SiN film in the etching region. Further, after forming a Ga 2 O 3 film for forming an inversion layer on a low defect density region different from the core region, a source electrode and a gate electrode common to each element are integrally formed by an electron beam evaporation method and a lift-off method. Next, a protective film having a wiring extraction window is formed. A drain electrode common to each element is formed on the entire back surface of the substrate by vapor deposition. Thereby, a MOS transistor is provided.
(Example 7)
Similar to Example 6, an epitaxial film structure and a current barrier portion are formed. After forming a SiN film for forming an inversion layer in the low defect density region, a source electrode and a gate electrode common to each element and a drain electrode common to each element are formed. Thereby, a MIS transistor is provided.
縦型トランジスタ61aの一例を以下に示す:
支持基体23:n型窒化ガリウム
第1導電型窒化ガリウム系半導体層63:n型窒化ガリウム
導電性領域65a、65b:n型窒化ガリウム
ウエル領域67a、67b:p型窒化ガリウム
第1のゲート電極71a、71b:Ni、Pt、ポリシリコン、Al、Ti、W、Ir、遷移金属シリサイド
ゲート絶縁層69a、69b:Ga2O3、SiN、MgO、SiO2、Sc2O3、Gd2O3
第1の絶縁層75:シリコン窒化物
第1の電極層73:オーミック電極
Ti(20nm)/Al(100nm)/Ti(20nm)/Au(200nm)
第2の電極層21:オーミック電極
Ti(20nm)/Al(100nm)/Ti(20nm)/Au(200nm)
An example of the
Support base 23: n-type gallium nitride first conductivity type gallium nitride based semiconductor layer 63: n-type gallium nitride
First insulating layer 75: silicon nitride First electrode layer 73: ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
Second electrode layer 21: Ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
(実施例8)
実施例6または7のトランジスタにおいて、裏面のドレイン電極を形成するに先立って、反応性イオンエッチングで裏面のコア部分に所定の深さの凹部を形成するとともに、電流障壁部のためのSiO2膜を埋め込み形成する。この後に、裏面全面上に各素子共通のドレイン電極を蒸着法により形成する。
(Example 8)
In the transistor of Example 6 or 7, before forming the drain electrode on the back surface, a recess having a predetermined depth is formed in the core portion on the back surface by reactive ion etching, and the SiO 2 film for the current barrier portion Embedded. Thereafter, a drain electrode common to each element is formed on the entire back surface by vapor deposition.
図7(B)は、本実施の形態に係る縦型トランジスタの別の変形例を示す図面である。図7(B)は、縦型トランジスタ61bの断面図であり、図6に示されたIII−III線に対応する断面を示す。縦型トランジスタ61bでは、既に説明された実施の形態と同様に、導電性基板13は窒化ガリウム系半導体と異なる第1導電型半導体からなる支持基体27であることができる。縦型トランジスタ61bは、支持基体27に加えて、第1導電型窒化ガリウム系半導体層35と、第1の導電性領域65aと、第2の導電性領域65bと、第1のウエル領域67aと、第2のウエル領域67bと、第1のゲート絶縁層69aと、第2のゲート絶縁層69bと、第1のゲート電極71aと、第2のゲート電極71bと、第1の電極層73と、第1の絶縁層75と、第2の電極層31と、マスク33とを備える。
FIG. 7B is a drawing showing another modification of the vertical transistor according to the present exemplary embodiment. FIG. 7B is a cross-sectional view of the
(第5の実施の形態)
図8は、本実施の形態に係る縦型トランジスタを示す図面である。縦型トランジスタとしては、例えばIGBT型トランジスタ等がある。IGBT型トランジスタ81は、第1導電型窒化ガリウム系半導体層77と、第1の導電性領域65aと、第2の導電性領域65bと、第1のウエル領域67aと、第2のウエル領域67bと、第1のゲート絶縁層69aと、第2のゲート絶縁層69bと、第1のゲート電極71aと、第2のゲート電極71bと、第1の電極層73と、第1の絶縁層75と、第2の電極層31と、第2導電型半導体支持基体83と、マスク33とを備える。第1導電型窒化ガリウム系半導体層77は、第1の実施の形態に記載された第1導電型窒化ガリウム系半導体層35に対応しており、同様に、第1の領域77aと、第2の領域77bと、第3の領域77cとを含んでいる。第1の領域77aは、第6の貫通転位密度D6より小さい貫通転位密度D61を有する。第2の領域67bは、第6の貫通転位密度D6より大きい貫通転位密度D62を有する。第3の領域67cは、第1の貫通転位密度D6より小さい貫通転位密度D63を有する。IGBT型トランジスタ81では、第2導電型半導体支持基体83としては、例えばp型Si、p型SiC、p型GaAs等を使用できる。
(Fifth embodiment)
FIG. 8 is a view showing a vertical transistor according to the present embodiment. Examples of the vertical transistor include an IGBT transistor. The
IGBT型トランジスタ81の一例を以下に示す:
支持基体83:p型シリコン
第1導電型窒化ガリウム系半導体層77:n型窒化ガリウム
導電性領域65a、65b:n型窒化ガリウム
ウエル領域67a、67b:p型窒化ガリウム
第1のゲート電極71a、71b:Ni、Pt、ポリシリコン、Al、Ti、W、Ir、遷移金属シリサイド
ゲート絶縁層69a、69b:Ga2O3、SiN、MgO、SiO2、Sc2O3、Gd2O3
第1の絶縁層75:シリコン窒化物、厚さ1000nm
第1の電極層73:オーミック電極、Al、遷移金属シリサイド、Cu
第2の電極層31:オーミック電極
An example of an
Support base 83: p-type silicon first conductivity type gallium nitride semiconductor layer 77: n-type gallium nitride
First insulating layer 75: silicon nitride, thickness 1000 nm
First electrode layer 73: ohmic electrode, Al, transition metal silicide, Cu
Second electrode layer 31: Ohmic electrode
(第6の実施の形態)
図9、図10、図11を参照しながら、2端子を有する半導体装置を作製する方法を説明する。図9に示されるように、n型窒化ガリウム基板91を準備する。n型窒化ガリウム基板91は第1の領域91aと第2の領域91bとを含む。第1の領域91aおよび第2の領域91bはX軸の方向に伸びており、第1の領域91aおよび第2の領域91bは交互に配列されている。第1の領域91aの各々は窒化ガリウム単結晶からなり、また第2の領域91bの各々は窒化ガリウム単結晶からなる。第1の領域91aの貫通転位密度DA1は第2の領域91bの貫通転位密度DB1より小さく、第1の領域91aの貫通転位密度DA1は半導体素子を形成するために十分に良好な値である。これ故に、第1の領域91aは低欠陥密度領域と呼ばれ、第2の領域91bは高欠陥密度領域と呼ばれる。例えば、第1の領域91aの窒化ガリウム単結晶のC軸は第2の領域91bの窒化ガリウム単結晶のC軸と反対向きである。
(Sixth embodiment)
A method for manufacturing a semiconductor device having two terminals will be described with reference to FIGS. As shown in FIG. 9, an n-type
n型窒化ガリウム基板91の表面91d上にn型窒化ガリウム半導体膜93を形成する。この形成は、例えば有機金属気相成長法を用いて行われる。n型窒化ガリウム半導体膜93は、例えばn型窒化ガリウム基板91の第1の領域91a上に堆積された第1の領域93aと、n型窒化ガリウム基板91の第2の領域93b上に堆積された第2の領域93bとを含む。第1の領域93aおよび第2の領域93bは、それぞれ、第1の領域91aおよび第2の領域91bに沿ってX軸の方向に伸びており、Y軸の方向に交互に配列されている。n型窒化ガリウム半導体膜93は、例えば1μm〜50μm、好ましく5μm程度である。
An n-type gallium
次いで、n型窒化ガリウム半導体膜93に溝93cを形成する。溝93cは、第2の領域93bに沿ってX軸の方向に伸びており、Y軸の方向に交互に配列されている。n型窒化ガリウム半導体膜93の溝93cの深さは、例えば0.01μm〜10μm、好ましく1μm以下である。溝93cは、例えばフォトリソグラフィおよびエッチングにより形成される。
Next, a
図10に示されるように、シリコン窒化膜95を第2の領域93bを覆うように形成する。シリコン窒化膜95は第2の領域93bおよび溝93cに沿ってX軸方向に伸びており、第2の領域93bの配置に合わせてn型窒化ガリウム半導体膜93上に配列されている。シリコン窒化膜95は、例えば気相成長法によりSiN膜を堆積した後に、フォトリソグラフィ法を用いて該SiN膜にパターンを形成することにより得られる。SiN膜の膜厚は、例えば0.01μm〜10μm、好ましく1μm以下である。溝93内にシリコン窒化膜95が形成されると、シリコン窒化膜95を設けることにより生じる段差を小さくでき、段差の近傍に設けられた電極による電界が局所的に大きくなることを防ぐことができる。
As shown in FIG. 10, a
図11に示されるように、n型窒化ガリウム基板91の裏面91e上にオーミック電極99を形成する。尚、必要に応じて合金化処理を行う。ショットキ電極97をn型窒化ガリウム半導体膜93上に形成する。これらの工程により、第2の領域91b、93bにより区切られた窒化ガリウム領域91a、93aの各々に素子Diode1、Diode2が形成される。これらの素子Diode1、Diode2は、絶縁膜95を乗り越える導電層97により並列に接続される。素子Diode1、Diode2は、高欠陥密度領域上に直接に形成されないので、高い欠陥密度に起因する耐圧低下が起こりにくい。
As shown in FIG. 11, an
シリコン窒化膜95のために窒化膜成長に先立って、p型窒化ガリウム半導体膜を成長すれば、pnダイオードの作製法が提供される。また、シリコン窒化膜95のために窒化膜成長に先立って、i型窒化ガリウム半導体膜およびp型窒化ガリウム半導体膜を順に成長すれば、pinダイオードの作製法が提供される。
If a p-type gallium nitride semiconductor film is grown for the
以上説明したように、本発明の実施の形態によれば、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のダイオードを作製する方法が提供される。 As described above, according to the embodiment of the present invention, there is provided a method for manufacturing a diode having a structure capable of reducing the influence of the arrangement of the core portion having a high threading dislocation density and increasing the element area. .
(第7の実施の形態)
図12〜図18を参照しながら、3端子を有する半導体装置を作製する方法を説明する。図12に示されるように、n型窒化ガリウム基板101を準備する。n型窒化ガリウム基板101は第1の領域101aと第2の領域101bとを含む。第1の領域101aおよび第2の領域101bはX軸の方向に伸びており、第1の領域101aおよび第2の領域101bは交互に配列されている。第1の領域101aの各々は窒化ガリウム単結晶からなり、また第2の領域101bの各々は窒化ガリウム単結晶からなる。第1の領域101aの貫通転位密度DA2は第2の領域101bの貫通転位密度DB2より小さく、第1の領域101aの貫通転位密度DA2は半導体素子を形成するために十分に良好な値である。これ故に、第1の領域101aは低欠陥密度領域と呼ばれ、第2の領域101bは高欠陥密度領域と呼ばれる。例えば、第1の領域101aの窒化ガリウム単結晶のC軸は第2の領域101bの窒化ガリウム単結晶のC軸と反対向きである。
(Seventh embodiment)
A method for manufacturing a semiconductor device having three terminals will be described with reference to FIGS. As shown in FIG. 12, an n-type
n型窒化ガリウム基板101の表面101d上にn型窒化ガリウム半導体膜103を形成する。この形成は、例えば有機金属気相成長法を用いて行われる。n型窒化ガリウム半導体膜103は、例えばn型窒化ガリウム基板101の第1の領域101a上に堆積された第1の領域103aと、n型窒化ガリウム基板101の第2の領域101b上に堆積された第2の領域103bとを含む。第1の領域103aおよび第2の領域103bは、それぞれ、第1の領域101aおよび第2の領域101bに沿ってX軸の方向に伸び、Y軸の方向に交互に配列される。
An n-type gallium
図13に示されるように、n型窒化ガリウム半導体膜103に溝103cを形成する。溝103cは、第2の領域103bに沿ってX軸の方向に伸びており、Y軸の方向に交互に配列されている。n型窒化ガリウム半導体膜103の溝103cの深さは、例えば0.01μm〜10μm、好ましく1μm以下である。溝103cは、例えばフォトリソグラフィおよびエッチングにより形成される。
As shown in FIG. 13, a
次いで、シリコン窒化膜105を第2の領域103bを覆うように溝103c内に形成する。シリコン窒化膜105は第2の領域103bに沿ってX軸方向に伸びており、第2の領域103bの配置に合わせてn型窒化ガリウム半導体膜103上に配列されている。シリコン窒化膜105は、例えば気相成長法によりSiN膜を堆積した後に、フォトリソグラフィ法を用いて該SiN膜にパターンを形成することにより得られる。SiN膜の厚さは例えば0.01μm〜10μm、好ましく1μm以下である。
Next, a
図14に示されるように、n型窒化ガリウム半導体膜103の表層にウエル領域107を形成する。ウエル領域107は、例えばn型窒化ガリウム半導体膜103の第1の領域103aに凹部を形成すると共に、この凹部にp型窒化ガリウム系半導体を堆積することにより形成される。凹部の形成は、例えばフォトリソグラフィを用いた絶縁膜マスクの形成とこの絶縁膜マスクを用いたエッチングとにより行われる。また、p型窒化ガリウム系半導体は、絶縁膜マスクを用いた有機金属気相成長法による選択成長により成長される。この選択成長により、凹部にウエル領域107が形成される。ウエル領域107は、第2の領域103bに沿って伸びている。2つのウエル領域107の間には、窒化ガリウム半導体膜103の第1の領域103aが位置している。ウエル領域107の深さは例えば0.5μm〜5μm程度である。
As shown in FIG. 14, a
図15に示されるように、ウエル領域107の表層にn型窒化ガリウム半導体領域109を形成する。n型窒化ガリウム半導体領域109は、例えばウエル領域107に凹部を形成すると共に、この凹部にn型窒化ガリウム系半導体を堆積することにより形成される。凹部の形成は、例えばフォトリソグラフィを用いた絶縁膜マスクの形成およびこの絶縁膜マスクを用いたエッチングにより行われる。また、n型窒化ガリウム系半導体は、絶縁膜マスクを用いた有機金属気相成長法による選択成長により成長される。この選択成長により、凹部にn型窒化ガリウム半導体領域109が形成される。n型窒化ガリウム半導体領域109は、第2の領域103bに沿って伸びている。n型窒化ガリウム半導体領域109の各々は、ウエル領域107によって窒化ガリウム半導体膜103の第1の領域103aから離されており、このウエル領域107の導電率が変調されることにより、n型窒化ガリウム半導体領域109は窒化ガリウム半導体膜103の第1の領域103aに電気的に接続される。n型窒化ガリウム半導体領域109の深さは例えば0.1μm〜1μm程度である。
As shown in FIG. 15, an n-type gallium
図16に示されるように、ゲート絶縁膜111を形成する。ゲート絶縁膜111としては、例えばガリウム酸化物、SiO2、SiN、MgO等を用いることができる。ゲート絶縁膜111のための絶縁膜を例えば気相成長法により堆積した後に、この絶縁膜にパターン形成して、ゲート絶縁膜111は形成される。パターニングにより、ゲート絶縁膜111は、ウエル領域107上に、ウエル領域107間のn型窒化ガリウム半導体膜103の第1の領域103a上に、n型窒化ガリウム半導体領域109上に位置する。
As shown in FIG. 16, a
図17に示されるように、裏面には第2の導電膜113bを蒸着法やスパッタ法などで形成し、必要に応じて合金化処理を行う。更に、第1の導電膜113aを形成する。第1の導電膜113aは、例えば電子ビーム蒸着法およびリフトオフ法を用いて堆積される。第1の導電膜113aは、n型窒化ガリウム半導体領域109上に形成され、必要に応じて合金化処理を行うことにより、窒化ガリウム半導体膜103には接触すること無くn型窒化ガリウム半導体領域109にオーミック接触を成す。第1の導電膜113aは、ウエル領域107上に形成され、ウエル領域107に電気的接触を成す。第1の導電膜113aは、絶縁膜105を乗り越えて、該絶縁膜105の両側のn型窒化ガリウム半導体膜103の第1の領域103aに位置するn型窒化ガリウム半導体領域109を接続している。
As shown in FIG. 17, a second
図18に示されるように、ゲート電極115をゲート絶縁膜111上に形成する。ゲート電極115は、ウエル領域107の表面の導電率を変調できるように、ウエル領域107、該ウエル領域107間のn型窒化ガリウム半導体膜103の第1の領域103a上に、n型窒化ガリウム半導体領域109上に位置する。
As shown in FIG. 18, the
これにより、縦型トランジスタの作製の主要な工程を説明した。必要な場合には、n型窒化ガリウム基板101に替えて、窒化ガリウム系半導体と異なる半導体基板を準備すると共に、この基板の主面上にマスクを形成した後に、基板およびマスク上にn型窒化ガリウム半導体膜を堆積することができる。このn型窒化ガリウム半導体膜は、n型窒化ガリウム半導体膜103に対応する。また、半導体基板がp型導電性を有するようにしてもよい。
Thus, the main process of manufacturing the vertical transistor has been described. If necessary, in place of the n-type
以上説明したように、本発明の実施の形態によれば、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造の、MIS型トランジスタ、MOS型トランジスタおよび絶縁ゲートバイポーラトランジスタといった縦型トランジスタを作製する方法が提供される。 As described above, according to the embodiment of the present invention, it is possible to reduce the influence of the arrangement of the core portion having a high threading dislocation density, and to increase the element area. A method is provided for making a vertical transistor, such as an insulated gate bipolar transistor.
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。例えば、実施の形態において説明された個々の成膜法およびエッチング法は例示であり、本発明は特定の例示に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. For example, the individual film formation methods and etching methods described in the embodiments are examples, and the present invention is not limited to specific examples. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
11、11a、11b…ショットキバリアダイオード、13…導電性基板、15…第1導電型窒化ガリウム系半導体層、17…第1の電極層、19…第1の絶縁層、21…第2の電極層、15a、15b、15c…第1導電型窒化ガリウム系半導体層の領域、23…窒化ガリウム系半導体支持基体、23e…溝、25…第2の絶縁層、27…支持基体、31…第2の電極層、33…マスク、35…第1導電型窒化ガリウム系半導体層、37…第1の電極層、39…第1の絶縁層、41、41a、41b…pn接合ダイオード、43…第2導電型窒化ガリウム系半導体層、45…第1の電極層、47…第2導電型窒化ガリウム系半導体層、49…第1の電極層、51…pin接合ダイオード、53…i型窒化ガリウム系半導体層、61、61a、61b…縦型トランジスタ、63…第1導電型窒化ガリウム系半導体層、65a…第1の導電性領域、65b…第2の導電性領域、67a…第1のウエル領域、67b…第2のウエル領域、69a…第1のゲート絶縁層、69b…第2のゲート絶縁層、71a…第1のゲート電極、71b…第2のゲート電極、73…第1の電極層、75…第1の絶縁層、77…第1導電型窒化ガリウム系半導体層、81…IGBT型トランジスタ、83…第2導電型半導体支持基体、D1、D11、D12、D13…貫通転位密度、D2、D21、D22、D23…貫通転位密度、D3、D31、D32、D33…貫通転位密度、D4、D41、D42、D43…貫通転位密度、D5、D51、D52、D53…貫通転位密度、D6、D61、D62、D63…貫通転位密度、J2…pin接合構造、J1…pn接合構造、SBD1、SBD2…ショットキ接合ダイオードの素子、PND1、PND2…pn接合ダイオードの素子、PIND1、PIND2…pin接合ダイオードの素子、TRAN1、TRAN2…縦型トランジスタ、IGBT1、IGBT2…縦型絶縁ゲートバイポーラトランジスタ
DESCRIPTION OF
Claims (10)
表面および裏面を有する導電性基板と、
第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、
前記第1導電型窒化ガリウム系半導体層の前記第1および第3の領域にショットキ接合を成す第1の電極層と、
前記導電性基板の前記裏面上に設けられた第2の電極層と、
前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層とを備え、
前記第1導電型窒化ガリウム系半導体層の表面は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域に合わせて設けられた溝を有し、前記第1の絶縁層は前記溝に設けられており、
前記第1導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、
前記第1導電型窒化ガリウム系半導体層の前記第2の領域は、前記第1の領域と前記第3の領域との間に設けられており、
当該半導体装置は、前記第1及び第2の素子を含むショットキバリアダイオードである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
A first electrode layer forming a Schottky junction in the first and third regions of the first conductivity type gallium nitride based semiconductor layer;
A second electrode layer provided on the back surface of the conductive substrate;
A first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer;
The surface of the first conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the first conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements,
The second region of the first conductivity type gallium nitride based semiconductor layer is provided between the first region and the third region;
The semiconductor device is a Schottky barrier diode including the first and second elements, and is an electrode-integrated nitride-based semiconductor device.
表面および裏面を有する導電性基板と、
第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、
第2の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第2の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第2の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記第1導電型窒化ガリウム系半導体層上に設けられた第2導電型窒化ガリウム系半導体層と、
前記第2導電型窒化ガリウム系半導体層の前記第1および第3の領域にオーミック接合を成す第1の電極層と、
前記第2導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、
前記導電性基板の前記裏面上に設けられた第2の電極層と、
を備え、
前記第2導電型窒化ガリウム系半導体層の表面は、前記第2導電型窒化ガリウム系半導体層の前記第2の領域に合わせて設けられた溝を有し、前記第1の絶縁層は前記溝に設けられており、
前記第1導電型窒化ガリウム系半導体層及び前記第2導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層及び前記第2導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、
前記第1導電型窒化ガリウム系半導体層と前記第2導電型窒化ガリウム系半導体層とはpn接合構造を構成しており、
前記第2導電型窒化ガリウム系半導体層の前記第1の領域は、前記第1導電型窒化ガリウム系半導体層の前記第1の領域上に設けられており、
前記第2導電型窒化ガリウム系半導体層の前記第2の領域は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域上に設けられており、
前記第2導電型窒化ガリウム系半導体層の前記第3の領域は、前記第1導電型窒化ガリウム系半導体層の前記第3の領域上に設けられており、
当該半導体装置は、前記第1及び第2の素子を含むpn接合ダイオードである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
A first region having a threading dislocation density smaller than a second threading dislocation density; a second region having a threading dislocation density larger than the second threading dislocation density; and a threading dislocation smaller than the second threading dislocation density. A second region having a density, and a second conductivity type gallium nitride based semiconductor layer provided on the first conductivity type gallium nitride based semiconductor layer,
A first electrode layer forming an ohmic junction with the first and third regions of the second conductivity type gallium nitride based semiconductor layer;
A first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the second conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the second conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first regions of the first conductivity type gallium nitride semiconductor layer and the second conductivity type gallium nitride semiconductor layer are provided for a first element, and the first conductivity type gallium nitride semiconductor layer and the The third region of the second conductivity type gallium nitride based semiconductor layer is provided for the second element, the first electrode layer is shared by the first and second elements,
The first conductivity type gallium nitride based semiconductor layer and the second conductivity type gallium nitride based semiconductor layer constitute a pn junction structure,
The first region of the second conductivity type gallium nitride based semiconductor layer is provided on the first region of the first conductivity type gallium nitride based semiconductor layer;
The second region of the second conductivity type gallium nitride based semiconductor layer is provided on the second region of the first conductivity type gallium nitride based semiconductor layer,
The third region of the second conductivity type gallium nitride based semiconductor layer is provided on the third region of the first conductivity type gallium nitride based semiconductor layer;
The semiconductor device is a pn junction diode including the first and second elements, and is an electrode-integrated nitride semiconductor device characterized by the above-mentioned.
表面および裏面を有する導電性基板と、
第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、
第2の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第2の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第2の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記第1導電型窒化ガリウム系半導体層上に設けられた第2導電型窒化ガリウム系半導体層と、
第3の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第3の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第3の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記第1導電型窒化ガリウム系半導体層と前記第2導電型窒化ガリウム系半導体層との間に設けられたi型窒化ガリウム系半導体層と、
前記第2導電型窒化ガリウム系半導体層の前記第1および第3の領域にオーミック接合を成す第1の電極層と、
前記第2導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、
前記導電性基板の前記裏面上に設けられた第2の電極層と、
を備え、
前記第2導電型窒化ガリウム系半導体層の表面は、前記第2導電型窒化ガリウム系半導体層の前記第2の領域に合わせて設けられた溝を有し、前記第1の絶縁層は前記溝に設けられており、
前記第1導電型窒化ガリウム系半導体層、前記第2導電型窒化ガリウム系半導体層及び前記i型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層、前記第2導電型窒化ガリウム系半導体層及び前記i型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、
前記第1導電型窒化ガリウム系半導体層、前記i型窒化ガリウム系半導体層および前記第2導電型窒化ガリウム系半導体層はpin接合構造を構成しており、
前記i型窒化ガリウム系半導体層の前記第1の領域は、前記第1導電型窒化ガリウム系半導体層の前記第1の領域と前記第2導電型窒化ガリウム系半導体層の前記第1の領域との間に設けられており、
前記i型窒化ガリウム系半導体層の前記第2の領域は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第2導電型窒化ガリウム系半導体層の前記第2の領域との間に設けられており、
前記i型窒化ガリウム系半導体層の前記第3の領域は、前記第1導電型窒化ガリウム系半導体層の前記第3の領域と前記第2導電型窒化ガリウム系半導体層の前記第3の領域との間に設けられており、
当該半導体装置は、前記第1及び第2の素子を含むpin接合ダイオードである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
A first region having a threading dislocation density smaller than a second threading dislocation density; a second region having a threading dislocation density larger than the second threading dislocation density; and a threading dislocation smaller than the second threading dislocation density. A second region having a density, and a second conductivity type gallium nitride based semiconductor layer provided on the first conductivity type gallium nitride based semiconductor layer,
A first region having a threading dislocation density smaller than a third threading dislocation density; a second region having a threading dislocation density larger than the third threading dislocation density; and a threading dislocation smaller than the third threading dislocation density. A third region having a density, and an i-type gallium nitride semiconductor layer provided between the first conductivity type gallium nitride semiconductor layer and the second conductivity type gallium nitride semiconductor layer;
A first electrode layer forming an ohmic junction with the first and third regions of the second conductivity type gallium nitride based semiconductor layer;
A first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the second conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the second conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first regions of the first conductivity type gallium nitride based semiconductor layer, the second conductivity type gallium nitride based semiconductor layer, and the i type gallium nitride based semiconductor layer are provided for a first element, and The third region of the conductive gallium nitride based semiconductor layer, the second conductive gallium nitride based semiconductor layer, and the i-type gallium nitride based semiconductor layer is provided for a second element, and the first electrode layer Is shared by the first and second elements,
The first conductivity type gallium nitride based semiconductor layer, the i type gallium nitride based semiconductor layer and the second conductivity type gallium nitride based semiconductor layer constitute a pin junction structure,
The first region of the i-type gallium nitride semiconductor layer includes the first region of the first conductivity type gallium nitride semiconductor layer and the first region of the second conductivity type gallium nitride semiconductor layer. It is provided between
The second region of the i-type gallium nitride semiconductor layer includes the second region of the first conductivity type gallium nitride semiconductor layer and the second region of the second conductivity type gallium nitride semiconductor layer. It is provided between
The third region of the i-type gallium nitride semiconductor layer includes the third region of the first conductivity type gallium nitride semiconductor layer and the third region of the second conductivity type gallium nitride semiconductor layer. It is provided between
The semiconductor device is a pin junction diode including the first and second elements, and is an electrode-integrated nitride-based semiconductor device.
表面および裏面を有する導電性基板と、
第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、
第1導電型窒化ガリウム系半導体からなる第1および第2の導電性領域と、
第2導電型窒化ガリウム系半導体から成っており前記第1導電型窒化ガリウム系半導体層の前記第1の領域と前記第1の導電性領域との間に設けられた第1のウエル領域と、
第2導電型窒化ガリウム系半導体から成っており前記第1導電型窒化ガリウム系半導体層の前記第3の領域と前記第2の導電性領域との間に設けられた第2のウエル領域と、
前記第1導電型窒化ガリウム系半導体層の前記第1の領域および前記第1のウエル領域上に設けられた第1のゲート絶縁層と、
前記第1導電型窒化ガリウム系半導体層の前記第3の領域および前記第2のウエル領域上に設けられた第2のゲート絶縁層と、
前記第1のゲート絶縁層上に設けられた第1のゲート電極と、
前記第2のゲート絶縁層上に設けられた第2のゲート電極と、
前記第1および第2の導電性領域並びに前記第1導電型窒化ガリウム系半導体層上に設けられており前記第1および第2の導電性領域にオーミック接合を成す第1の電極層と、
前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、
前記導電性基板の前記裏面上に設けられた第2の電極層と、
を備え、
前記第1導電型窒化ガリウム系半導体層の表面は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域に合わせて設けられた溝を有し、前記第1の絶縁層は前記溝に設けられており、
前記第1導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、
当該半導体装置は、前記第1及び第2の素子を含む縦型トランジスタである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
First and second conductive regions made of a first conductivity type gallium nitride based semiconductor;
A first well region made of a second conductivity type gallium nitride semiconductor and provided between the first region and the first conductivity region of the first conductivity type gallium nitride semiconductor layer;
A second well region made of a second conductivity type gallium nitride semiconductor and provided between the third region and the second conductivity region of the first conductivity type gallium nitride semiconductor layer;
A first gate insulating layer provided on the first region and the first well region of the first conductivity type gallium nitride based semiconductor layer;
A second gate insulating layer provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer;
A first gate electrode provided on the first gate insulating layer;
A second gate electrode provided on the second gate insulating layer;
A first electrode layer provided on the first and second conductive regions and the first conductive type gallium nitride based semiconductor layer and forming an ohmic junction with the first and second conductive regions;
A first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the first conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the first conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements,
The integrated semiconductor nitride-based semiconductor device, wherein the semiconductor device is a vertical transistor including the first and second elements.
窒化ガリウム系半導体と異なる半導体材料からなり表面および裏面を有する導電性基板と、
第1の貫通転位密度より小さい貫通転位密度を有する第1の領域と、前記第1の貫通転位密度より大きい貫通転位密度を有する第2の領域と、前記第1の貫通転位密度より小さい貫通転位密度を有する第3の領域とを含んでおり前記導電性基板の前記表面上に設けられた第1導電型窒化ガリウム系半導体層と、
第1導電型窒化ガリウム系半導体からなる第1および第2の導電性領域と、
第2導電型窒化ガリウム系半導体から成っており前記第1導電型窒化ガリウム系半導体層の前記第1の領域と前記第1の導電性領域との間に設けられた第1のウエル領域と、
第2導電型窒化ガリウム系半導体から成っており前記第1導電型窒化ガリウム系半導体層の前記第3の領域と前記第2の導電性領域との間に設けられた第2のウエル領域と、
前記第1導電型窒化ガリウム系半導体層の前記第1の領域および前記第1のウエル領域上に設けられている第1のゲート絶縁層と、
前記第1導電型窒化ガリウム系半導体層の前記第3の領域および前記第2のウエル領域上に設けられている第2のゲート絶縁層と、
前記第1のゲート絶縁層上に設けられた第1のゲート電極と、
前記第2のゲート絶縁層上に設けられた第2のゲート電極と、
前記第1および第2の導電性領域並びに前記第1導電型窒化ガリウム系半導体層上に設けられており前記第1および第2の導電性領域にオーミック接合を成す第1の電極層と、
前記第1導電型窒化ガリウム系半導体層の前記第2の領域と前記第1の電極層との間に設けられた第1の絶縁層と、
窒化ガリウム系半導体と異なる材料から成っており前記第1導電型窒化ガリウム系半導体層の前記第1および第3の領域と前記導電性基板との間にそれぞれ設けられているマスクと、
前記導電性基板の前記裏面上に設けられた第2の電極層と、
を備え、
前記第1導電型窒化ガリウム系半導体層の表面は、前記第1導電型窒化ガリウム系半導体層の前記第2の領域に合わせて設けられた溝を有し、前記第1の絶縁層は前記溝に設けられており、
前記第1導電型窒化ガリウム系半導体層の前記第1の領域は第1の素子のために設けられ、前記第1導電型窒化ガリウム系半導体層の前記第3の領域は第2の素子のために設けられ、前記第1の電極層は前記第1及び第2の素子が共有し、
前記導電性基板は第2導電型を有しており、当該半導体装置は、前記第1及び第2の素子を含む縦型絶縁ゲートバイポーラトランジスタである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate made of a semiconductor material different from a gallium nitride based semiconductor and having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate and including a third region having a density;
First and second conductive regions made of a first conductivity type gallium nitride based semiconductor;
A first well region made of a second conductivity type gallium nitride semiconductor and provided between the first region and the first conductivity region of the first conductivity type gallium nitride semiconductor layer;
A second well region made of a second conductivity type gallium nitride semiconductor and provided between the third region and the second conductivity region of the first conductivity type gallium nitride semiconductor layer;
A first gate insulating layer provided on the first region and the first well region of the first conductivity type gallium nitride based semiconductor layer;
A second gate insulating layer provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer;
A first gate electrode provided on the first gate insulating layer;
A second gate electrode provided on the second gate insulating layer;
A first electrode layer provided on the first and second conductive regions and the first conductive type gallium nitride based semiconductor layer and forming an ohmic junction with the first and second conductive regions;
A first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A mask made of a material different from that of the gallium nitride based semiconductor and provided between the first and third regions of the first conductivity type gallium nitride based semiconductor layer and the conductive substrate,
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the first conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the first conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements,
The electrode-integrated nitride, wherein the conductive substrate has a second conductivity type, and the semiconductor device is a vertical insulated gate bipolar transistor including the first and second elements. Semiconductor device.
前記第1導電型窒化ガリウム系半導体層の前記第1〜第3の領域は前記第1の方向に交差する第2の方向に配列される、請求項1〜請求項5のいずれか一項に記載された電極一体形成型窒化物系半導体装置。 The first to third regions of the first conductivity type gallium nitride based semiconductor layer extend in a first direction;
The said 1st-3rd area | region of a said 1st conductivity type gallium nitride semiconductor layer is arranged in the 2nd direction which cross | intersects the said 1st direction, It is any one of Claims 1-5. The electrode-integrated nitride semiconductor device described.
前記第1導電型窒化ガリウム系半導体層の前記第1の領域は、前記窒化ガリウム系半導体支持基体の前記第1の領域上に設けられており、
前記第1導電型窒化ガリウム系半導体層の前記第2の領域は、前記窒化ガリウム系半導体支持基体の前記第2の領域上に設けられており、
前記第1導電型窒化ガリウム系半導体層の前記第3の領域は、前記窒化ガリウム系半導体支持基体の前記第3の領域上に設けられており、
前記第2の電極層は、前記窒化ガリウム系半導体支持基体の裏面において前記第1および第3の領域にオーミック接合を成す、ことを特徴とする請求項1〜請求項5のいずれか一項に記載された電極一体形成型窒化物系半導体装置。 The conductive substrate includes a first region having a threading dislocation density smaller than a predetermined threading dislocation density, a second region having a threading dislocation density larger than the predetermined threading dislocation density, and the predetermined threading dislocation density. A gallium nitride based semiconductor support substrate including a third region having a low threading dislocation density;
The first region of the first conductivity type gallium nitride based semiconductor layer is provided on the first region of the gallium nitride based semiconductor support base;
The second region of the first conductivity type gallium nitride based semiconductor layer is provided on the second region of the gallium nitride based semiconductor support base;
The third region of the first conductivity type gallium nitride based semiconductor layer is provided on the third region of the gallium nitride based semiconductor support base;
The said 2nd electrode layer forms ohmic junction in the said 1st and 3rd area | region in the back surface of the said gallium nitride type semiconductor support base | substrate, The Claim 1 characterized by the above-mentioned. The electrode-integrated nitride semiconductor device described.
前記導電性基板は窒化ガリウム系半導体と異なる半導体材料からなる、ことを特徴とする請求項1〜請求項4のいずれか一項に記載された電極一体形成型窒化物系半導体装置。 Further comprising a mask made of a material different from that of the gallium nitride based semiconductor and provided between the first and third regions of the first conductivity type gallium nitride based semiconductor layer and the conductive substrate,
The electrode-integrated nitride semiconductor device according to claim 1, wherein the conductive substrate is made of a semiconductor material different from a gallium nitride semiconductor.
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