JP4935075B2 - Nitride semiconductor device with integrated electrode - Google Patents
Nitride semiconductor device with integrated electrode Download PDFInfo
- Publication number
- JP4935075B2 JP4935075B2 JP2006000835A JP2006000835A JP4935075B2 JP 4935075 B2 JP4935075 B2 JP 4935075B2 JP 2006000835 A JP2006000835 A JP 2006000835A JP 2006000835 A JP2006000835 A JP 2006000835A JP 4935075 B2 JP4935075 B2 JP 4935075B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gallium nitride
- type gallium
- semiconductor layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
本発明は、ショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオードおよび縦型トランジスタといった電極一体形成型窒化物系半導体装置に関する。 The present invention relates to an electrode-integrated nitride semiconductor device such as a Schottky barrier diode, a pn junction diode, a pin junction diode, and a vertical transistor.
特許文献１には、素子の動作を安定化することが可能な半導体素子が記載されている。この半導体素子では、ｎ型ＧａＮ基板は、少なくとも裏面の一部に転位の集中している領域を有する。窒化物系半導体各層は、ｎ型ＧａＮ基板の表面上に形成されている。絶縁膜は、転位の集中している領域上に形成されている。ｎ側電極は、転位の集中している領域以外のｎ型ＧａＮ基板の裏面の領域に接触するように形成されている。 Patent Document 1 describes a semiconductor element that can stabilize the operation of the element. In this semiconductor element, the n-type GaN substrate has a region where dislocations are concentrated on at least a part of the back surface. Each nitride-based semiconductor layer is formed on the surface of the n-type GaN substrate. The insulating film is formed on a region where dislocations are concentrated. The n-side electrode is formed so as to be in contact with the region on the back surface of the n-type GaN substrate other than the region where dislocations are concentrated.
特許文献２のＧａＮ系半導体レーザ素子は、ｐ側電極及びｎ側電極が積層構造側に設けられている。また、半導体レーザ素子は、サファイア基板に代えてＧａＮ単結晶基板を使い、かつＧａＮ−ＥＬＯ構造層を設けることなくＧａＮ系化合物半導体層の積層構造を直接にＧａＮ単結晶基板上に形成している。ＧａＮ単結晶基板は、幅１０マイクロメートルの連続帯状のコア部を有し、コア部とコア部との間隔は４００マイクロメートル程度である。レーザストライプ、ｐ側電極のパッドメタル、及びｎ側電極は、ＧａＮ単結晶基板のコア部以外の領域上の積層構造に設けられている。パッドメタルの側縁部とコア部の外周縁との間の水平距離は９５マイクロメートルであり、またｎ側電極とコア部の外周縁との間の水平距離も９５マイクロメートルである。ＧａＮ系半導体発光素子によれば、ＧａＮ単結晶基板上に形成され、かつ電流リークを小さくできる。 In the GaN-based semiconductor laser device of Patent Document 2, the p-side electrode and the n-side electrode are provided on the laminated structure side. The semiconductor laser device uses a GaN single crystal substrate instead of a sapphire substrate, and directly forms a stacked structure of GaN-based compound semiconductor layers on the GaN single crystal substrate without providing a GaN-ELO structure layer. . The GaN single crystal substrate has a continuous band-shaped core part having a width of 10 micrometers, and the distance between the core part and the core part is about 400 micrometers. The laser stripe, the pad metal of the p-side electrode, and the n-side electrode are provided in a laminated structure on a region other than the core portion of the GaN single crystal substrate. The horizontal distance between the side edge portion of the pad metal and the outer peripheral edge of the core portion is 95 micrometers, and the horizontal distance between the n-side electrode and the outer peripheral edge of the core portion is also 95 micrometers. According to the GaN-based semiconductor light emitting device, the current leakage can be reduced while being formed on the GaN single crystal substrate.
特許文献３の窒化物系化合物半導体素子は、高密度欠陥領域を周期的に有する半導体基板を利用している。ＧａＮ系半導体レーザ素子では、ｎ型ＧａＮ層、ｎ型ＡｌＧａＮクラッド層、活性層、Ｍｇドープｐ型ＧａＮ光導波層、ｐ型ＡｌＧａＮクラッド層及びｐ型ＧａＮコンタクト層の積層構造は、ｎ型ＧａＮ基板上に設けられている。ＧａＮ基板の高密度欠陥領域のコア部には、直径５０マイクロメートルの貫通孔が設けられ、高抵抗層、例えばＳｉＯ２層又はＳｉＮＸ層で埋め込まれている。ｎ側電極を貫通孔の間に位置するように設けており、ｐ側電極をｎ側電極上に設けている。高抵抗層が電流ブロック層となるので、電流が注入される領域は、高抵抗層で挟まれた領域に制限される。ＧａＮ系半導体レーザ素子の活性領域は、活性層のうち高抵抗層の延長方向線で挟まれた領域である。
The nitride-based compound semiconductor element of
特許文献４の窒化物系半導体レーザ素子では、ｎ型ＡｌＧａＮクラッド層、ｎ型ＧａＮ第１光ガイド層、ＩｎＧａＮ活性層、ｐ型ＩｎＧａＮ層、第２光ガイド層、ｐ型ＡｌＧａＮクラッド層、及びｐ型ＧａＮコンタクト層を有する積層構造は、ｎ型ＧａＮ基板上に設けられている。ｐ型クラッド層の上層部及びｐ型コンタクト層は、一方向にリッジストライプ状に延びるリッジストライプ部として形成される。このリッジストライプ部の両脇は絶縁膜で被覆されており、リッジストライプ部は、高密度欠陥領域間に位置する。ｐ側電極は高密度欠陥領域間にリッジストライプ部に沿って延在する。ｎ側電極はＧａＮ基板の裏面上のほぼ全面に設けられた電極層から高密度欠陥領域と接触しないように一部を切り欠いてなる電極層として形成される。これによれば、低密度欠陥領域内に高密度欠陥領域を周期的に有する半導体基板を利用して、リーク電流の発生を抑制できる。 In the nitride-based semiconductor laser device of Patent Document 4, an n-type AlGaN cladding layer, an n-type GaN first light guide layer, an InGaN active layer, a p-type InGaN layer, a second light guide layer, a p-type AlGaN cladding layer, and p The laminated structure having the type GaN contact layer is provided on the n-type GaN substrate. The upper layer portion of the p-type cladding layer and the p-type contact layer are formed as a ridge stripe portion extending in a ridge stripe shape in one direction. Both sides of the ridge stripe portion are covered with an insulating film, and the ridge stripe portion is located between the high-density defect regions. The p-side electrode extends along the ridge stripe portion between the high-density defect regions. The n-side electrode is formed as an electrode layer in which a part of the n-side electrode is cut out from an electrode layer provided on almost the entire back surface of the GaN substrate so as not to contact the high-density defect region. According to this, the generation of leakage current can be suppressed by using a semiconductor substrate that periodically has a high-density defect region in a low-density defect region.
特許文献５の窒化物半導体レーザ素子では、III族窒化物半導体の積層構造、並びに該積層構造上面および基板下面に設ける電極をそれぞれ次のように配置している。レーザ光導波領域は、基板を上下方向に貫通する転位集中領域の上方から外れた位置に設けられる。積層構造上面および基板下面に設ける電極は、転位集中領域の上方および下方から外れた位置に設けられる。この窒化物半導体レーザ素子は、動作特性に優れ、レーザ発振寿命が長い。 In the nitride semiconductor laser element of Patent Document 5, the stacked structure of the group III nitride semiconductor and the electrodes provided on the upper surface of the stacked structure and the lower surface of the substrate are arranged as follows. The laser light waveguide region is provided at a position off the dislocation concentration region penetrating the substrate in the vertical direction. The electrodes provided on the upper surface of the laminated structure and the lower surface of the substrate are provided at positions dislocated from above and below the dislocation concentration region. This nitride semiconductor laser device has excellent operating characteristics and a long laser oscillation life.
特許文献６の発光素子構造あるいは素子構造は、窒化物系III−Ｖ族化合物半導体基板１上に設けられている。窒化物系III−Ｖ族化合物半導体基板では、第１の平均転位密度を有する結晶からなる第１の領域中に第１の平均転位密度より高い第２の平均転位密度を有する複数の第２の領域が規則的に配列している。これら半導体発光素子あるいは半導体素子を製造する際に、第２の領域が実質的に含まれないように窒化物系III−Ｖ族化合物半導体基板上に素子領域を画定するか、発光領域あるいは活性領域に第２の領域が実質的に含まれないようにする。これによって、発光特性などの特性が良好で信頼性も高く長寿命の半導体発光素子や特性が良好で信頼性も高く長寿命の半導体素子が実現される。 The light-emitting element structure or element structure of Patent Document 6 is provided on a nitride-based III-V group compound semiconductor substrate 1. In the nitride-based III-V group compound semiconductor substrate, a plurality of second dislocation densities having a second average dislocation density higher than the first average dislocation density in the first region made of a crystal having the first average dislocation density. The areas are regularly arranged. When manufacturing these semiconductor light emitting devices or semiconductor devices, element regions are defined on the nitride-based III-V compound semiconductor substrate so that the second regions are not substantially included, or light emitting regions or active regions are formed. So that the second region is not substantially included. As a result, a semiconductor light-emitting element having good characteristics such as light emission characteristics and high reliability and a long life and a semiconductor element having good characteristics and high reliability and a long life are realized.
特許文献７では、低転位密度領域と高転位密度領域が短周期に交互に存在する窒化物半導体基板を用いて、両方の領域が各々複数含まれるような大面積に窒化物半導体発光ダイオード（ＬＥＤ）チップを形成する。ｐ電極の下側に設けた電流障壁層により低転位密度領域に電流を集中させる。電流障壁層は、ｐ電極とショットキ接合するＡｌＧａＮ等によって形成する。この窒化物半導体発光ダイオードによれば、ＥＬＯＧ成長基板のように低転位密度領域と高転位密度領域が交互に存在する基板を用いながら、発光面積が十分に得られ、かつ、量子効率やリニアリティが優れる。 In Patent Document 7, using a nitride semiconductor substrate in which low dislocation density regions and high dislocation density regions are alternately present in a short period, a nitride semiconductor light emitting diode (LED) having a large area including a plurality of both regions is included. ) Form a chip. The current is concentrated in the low dislocation density region by the current barrier layer provided under the p-electrode. The current barrier layer is formed of AlGaN or the like that is in Schottky junction with the p electrode. According to this nitride semiconductor light emitting diode, while using a substrate in which low dislocation density regions and high dislocation density regions exist alternately like an ELOG growth substrate, a sufficient light emission area can be obtained, and quantum efficiency and linearity can be obtained. Excellent.
特許文献８のＧａＮ系電界効果トランジスタは、複数のＧａＮエピタキシャル結晶層が積層されて成る積層構造を有する。積層構造の表面にはゲート電極およびソース電極（動作電極）が配置されており、裏面にはドレイン電極が配置されている。このＧａＮ系電界効果トランジスタにおける積層構造は、動作時における電界集中領域が他の領域に比べて転位密度の低減されている。このＧａＮ系電界効果トランジスタによれば、動作時に電界が集中する領域のＧａＮ結晶が高品質であるので、優れた耐圧性を示す。
特許文献１〜７には、半導体レーザといった半導体光素子が記載されている。半導体光素子の構造は、例えばショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、縦型トランジスタのようなパワー用半導体装置の構造と異なる。また、半導体光素子の動作は、これらのパワー用半導体装置の動作と異なる。 Patent Documents 1 to 7 describe semiconductor optical devices such as semiconductor lasers. The structure of the semiconductor optical device is different from that of a power semiconductor device such as a Schottky barrier diode, a pn junction diode, a pin junction diode, or a vertical transistor. The operation of the semiconductor optical device is different from the operation of these power semiconductor devices.
高欠陥密度領域（コア部）がランダムに分布しており欠陥密度が制御されていないランダムコア基板と呼ばれるＧａＮ基板がある。このＧａＮ基板上に半導体積層構造を形成すると、ＧａＮ基板中の転位は貫通転位となって半導体積層構造に引き継がれる。このため、半導体積層構造の高欠陥密度領域の位置もランダムである。この領域上に、ｐｎ接合ダイオード、ｐｉｎダイオード、ＭＩＳ型電界効果トランジスタなどの電子走行素子が形成されると、貫通転位がリーク電流の経路となる。リーク電流は、素子の性能の低下やばらつきの原因となり、また素子の長期信頼性に影響を与える。特に、高パワー用縦型デバイスでは、該電子デバイスがオンのとき、縦方向に電子が走行する。該電子デバイスがオフのとき、高い逆バイアスが貫通転位に印加される。この逆バイアスのため、低抵抗であるコア部に電界集中が起こる。この電界集中は、大きな逆方向リーク電流が表面電極から裏面電極に流れてブレークダウン破壊を引き起こすなど、損失増大や耐圧不良を引き起こす。 There is a GaN substrate called a random core substrate in which high defect density regions (core portions) are randomly distributed and the defect density is not controlled. When a semiconductor multilayer structure is formed on this GaN substrate, dislocations in the GaN substrate become threading dislocations and are taken over by the semiconductor multilayer structure. For this reason, the position of the high defect density region of the semiconductor multilayer structure is also random. When an electron transit element such as a pn junction diode, a pin diode, or a MIS field effect transistor is formed on this region, threading dislocations become a leakage current path. Leakage current causes deterioration and variation in device performance, and affects long-term reliability of the device. In particular, in a high power vertical device, electrons travel in the vertical direction when the electronic device is on. A high reverse bias is applied to threading dislocations when the electronic device is off. Due to this reverse bias, electric field concentration occurs in the core portion having a low resistance. This electric field concentration causes an increase in loss and breakdown voltage failure, such as a large reverse leakage current flowing from the front electrode to the back electrode, causing breakdown breakdown.
これを回避するために、コア部の位置を制御したＧａＮ基板を用いることができる。このＧａＮ基板上に半導体層を成長して、コア部の位置が制御された半導体層をＧａＮ基板上に形成することができる。また、コア部の位置が制御された半導体層をシリコン基板などの異種基板上に形成することができる。これらの基板上に、低欠陥密度領域の各々に選択的に電子デバイスを作成することができる。該基板では、低欠陥密度領域およびコア部は、以下のように配置されている。例えば、低欠陥密度領域は、その周囲にあるいくつかのコア部によって囲まれている。或いは、低欠陥密度領域は、コア部によって挟まれている。 In order to avoid this, a GaN substrate in which the position of the core part is controlled can be used. A semiconductor layer can be grown on the GaN substrate to form a semiconductor layer with a controlled core position on the GaN substrate. In addition, a semiconductor layer in which the position of the core portion is controlled can be formed over a different substrate such as a silicon substrate. On these substrates, electronic devices can be selectively created in each of the low defect density regions. In the substrate, the low defect density region and the core portion are arranged as follows. For example, the low defect density region is surrounded by several core portions around it. Alternatively, the low defect density region is sandwiched between the core portions.
しかしながら、低欠陥密度領域は単連結の領域ではないので、このＧａＮ基板を用いることは素子レイアウトの設計における制約となるだけでなく、大面積の素子を作ることを難しくする。例えば、コア部がストライプ状に伸びるストライプコア基板では、ストライプコア基板の低転位領域の各々に素子を作成することはできるけれども、コア部を跨いで素子を配置することは難しく、このため、大電流、高出力の電子走行素子は実現できない。 However, since the low defect density region is not a single-connected region, the use of this GaN substrate is not only a limitation in the device layout design, but also makes it difficult to produce a large-area device. For example, in a stripe core substrate in which the core portion extends in a stripe shape, an element can be formed in each of the low dislocation regions of the stripe core substrate, but it is difficult to dispose the element across the core portion. An electric traveling element with high current and high output cannot be realized.
本発明は、このような事情を鑑みてなされたものであり、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、縦型トランジスタ、および電極一体形成型窒化物系半導体装置を提供することこを目的とする。 The present invention has been made in view of such circumstances, and a Schottky barrier diode, a pn junction diode having a structure capable of reducing the influence of the arrangement of the core portion having a high threading dislocation density and increasing the element area, An object of the present invention is to provide a pin junction diode, a vertical transistor, and an electrode-integrated nitride semiconductor device.
本発明の一側面によれば、電極一体形成型窒化物系半導体装置はショットキバリアダイオードであり、該電極一体形成型窒化物系半導体装置は、（ａ）表面および裏面を有する導電性基板と、（ｂ）第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、（ｃ）前記第１導電型窒化ガリウム系半導体層の前記第１および第３の領域にショットキ接合を成す第１の電極層と、（ｄ）前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、（ｅ）前記導電性基板の前記裏面上に設けられた第２の電極層とを備え、前記第１導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、前記第１導電型窒化ガリウム系半導体領域の前記第２の領域は、前記第１の領域と前記第３の領域との間に設けられている。当該半導体装置は、前記第１及び第２の素子を含むショットキバリアダイオードである。 According to one aspect of the present invention, the electrode-integrated nitride semiconductor device is a Schottky barrier diode, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) From a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate and including a third region having a low threading dislocation density; and (c) the first conductivity type gallium nitride based semiconductor. A first electrode layer forming a Schottky junction in the first and third regions of the layer; and (d) the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer. 1st insulation provided between If, (e) a second electrode layer provided on the back surface of the conductive substrate, said first region of said first conductivity type gallium nitride based semiconductor layer in order of the first element The third region of the first conductivity type gallium nitride based semiconductor layer is provided for a second element, the first electrode layer is shared by the first and second elements, and The second region of the first conductivity type gallium nitride based semiconductor region is provided between the first region and the third region. The semiconductor device is a Schottky barrier diode including the first and second elements.
このショットキバリアダイオードによれば、第１導電型窒化ガリウム系半導体層の第１の領域には、ショットキバリアダイオードの第１の素子が設けられており、第１導電型窒化ガリウム系半導体層の第３の領域には、ショットキバリアダイオードの第２の素子が設けられている。第１および第２の素子は、第１および第３の領域にショットキ接合を成す第１の電極層を電極として共有している。第２の領域が第１の領域と第３の領域との間に設けられているけれども、第１の絶縁層が第２の領域と第１の電極層との間に設けられているので、第１の電極層は、第１の窒化ガリウム系半導体層の第２の領域に電気的に接続されない。ショットキバリアダイオードに逆バイアスが印加されるときでも、第１導電型窒化ガリウム系半導体層の第２の領域に高電界が直接に加わることがないので、第２の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to the Schottky barrier diode, the first element of the Schottky barrier diode is provided in the first region of the first conductivity type gallium nitride semiconductor layer, and the first element of the first conductivity type gallium nitride semiconductor layer is provided. In the
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置はｐｎ接合ダイオードであり、該電極一体形成型窒化物系半導体装置は、（ａ）表面および裏面を有する導電性基板と、（ｂ）第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、（ｃ）第２の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第２の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第２の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記第１導電型窒化ガリウム系半導体層上に設けられた第２導電
型窒化ガリウム系半導体層と、（ｄ）前記第２導電型窒化ガリウム系半導体層の前記第１および第３の領域にオーミック接合を成す第１の電極層と、（ｅ）前記第２導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、（ｆ）前記導電性基板の前記裏面上に設けられた第２の電極層とを備え、前記第１導電型窒化ガリウム系半導体層及び前記第２導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層及び前記第２導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、前記第１導電型窒化ガリウム系半導体層と前記第２導電型窒化ガリウム系半導体層とはｐｎ接合構造を構成しており、前記第２導電型窒化ガリウム系半導体層の前記第１の領域は、前記第１導電型窒化ガリウム系半導体層の前記第１の領域上に設けられており、前記第２導電型窒化ガリウム系半導体層の前記第２の領域は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域上に設けられており、前記第２導電型窒化ガリウム系半導体層の前記第３の領域は、前記第１導電型窒化ガリウム系半導体層の前記第３の領域上に設けられる。当該半導体装置は、前記第１及び第２の素子を含むｐｎ接合ダイオードである。
According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a pn junction diode, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A third region having a smaller threading dislocation density and provided on the surface of the conductive substrate; and (c) smaller than the second threading dislocation density. A first region having a threading dislocation density; a second region having a threading dislocation density greater than the second threading dislocation density; and a third region having a threading dislocation density smaller than the second threading dislocation density. Including the first A second conductive type gallium nitride based semiconductor layer provided on the conductive type gallium nitride based semiconductor layer; and (d) forming an ohmic junction in the first and third regions of the second conductive type gallium nitride based semiconductor layer. A first electrode layer; (e) a first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer; and (f). A second electrode layer provided on the back surface of the conductive substrate , wherein the first region of the first conductive type gallium nitride semiconductor layer and the second conductive type gallium nitride semiconductor layer is a first region. The third region of the first conductive type gallium nitride based semiconductor layer and the second conductive type gallium nitride based semiconductor layer is provided for the second device, and is provided for the first device. electrode layers share the first and second elements, the first conductive The gallium nitride based semiconductor layer and the second conductive gallium nitride based semiconductor layer form a pn junction structure, and the first region of the second conductive gallium nitride based semiconductor layer is the first conductive The second region of the second conductivity type gallium nitride semiconductor layer is provided on the first region of the first conductivity type gallium nitride semiconductor layer. The third region of the second conductivity type gallium nitride based semiconductor layer is provided on the third region of the first conductivity type gallium nitride based semiconductor layer. The semiconductor device is a pn junction diode including the first and second elements.
このｐｎ接合ダイオードによれば、第１導電型および第２導電型の窒化ガリウム系半導体層の第１の領域には、ｐｎ接合ダイオードの第１の素子が設けられており、第１導電型および第２導電型の窒化ガリウム系半導体層の第３の領域には、ｐｎ接合ダイオードの第２の素子が設けられている。第１および第２の素子は、第１および第３の領域にオーミック接合を成す第１の電極層を電極として共有している。これら窒化ガリウム系半導体層の第２の領域が第１の領域と第３の領域との間に設けられているけれども、第１の絶縁層が第２の領域と第１の電極層との間に設けられているので、第１の電極層は、窒化ガリウム系半導体層の第２の領域に電気的に接続されない。ｐｎ接合ダイオードに逆バイアスが印加されるときでも、窒化ガリウム系半導体層の第２の領域に高電界が直接に加わらないので、第２の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。 According to the pn junction diode, the first element of the pn junction diode is provided in the first region of the gallium nitride based semiconductor layer of the first conductivity type and the second conductivity type. A second element of a pn junction diode is provided in the third region of the second conductivity type gallium nitride based semiconductor layer. The first and second elements share the first electrode layer forming an ohmic junction in the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Therefore, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a reverse bias is applied to the pn junction diode, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the breakdown voltage caused by the electric field in the second region is reduced. Can be suppressed.
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置はｐｉｎ接合ダイオードであり、該電極一体形成型窒化物系半導体装置は、（ａ）表面および裏面を有する導電性基板と、（ｂ）第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、（ｃ）第２の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第２の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第２の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記第１導電型窒化ガリウム系半導体層上に設けられた第２導電型窒化ガリウム系半導体層と、（ｄ）第３の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第３の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第３の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記第１導電型窒化ガリウム系半導体層と前記第２導電型窒化ガリウム系半導体層との間に設けられたｉ型窒化ガリウム系半導体層と、（ｅ）前記第２導電型窒化ガリウム系半導体層の前記第１および第３の領域にオーミック接合を成す第１の電極層と、（ｆ）前記第２導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、（ｇ）前記導電性基板の前記裏面上に設けられた第２の電極層とを備え、前記第１導電型窒化ガリウム系半導体層、前記第２導電型窒化ガリウム系半導体層及び前記ｉ型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層、前記第２導電型窒化ガリウム系半導体層及び前記ｉ型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、前記第１導電型窒化ガリウム系半導体層、前記ｉ型窒化ガリウム系半導体層および前記第２導電型窒化ガリウム系半導体層は、ｐｉｎ接合構造を構成しており、前記ｉ型窒化ガリウム系半導体層の前記第１の領域は、前記第１導電型窒化ガリウム系半導体層の前記第１の領域と前記第２導電型窒化ガリウム系半導体層の前記第１の領域との間に設けられており、前記ｉ型窒化ガリウム系半導体層の前記第２の領域は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第２導電型窒化ガリウム系半導体層の前記第２の領域との間に設けられており、前記ｉ型窒化ガリウム系半導体層の前記第３の領域は、前記第１導電型窒化ガリウム系半導体層の前記第３の領域と前記第２導電型窒化ガリウム系半導体層の前記第３の領域との間に設けられている。当該半導体装置は、前記第１及び第２の素子を含むｐｉｎ接合ダイオードである。 According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a pin junction diode, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A third region having a smaller threading dislocation density and provided on the surface of the conductive substrate; and (c) smaller than the second threading dislocation density. A first region having a threading dislocation density; a second region having a threading dislocation density greater than the second threading dislocation density; and a third region having a threading dislocation density smaller than the second threading dislocation density. Including A second conductivity type gallium nitride based semiconductor layer provided on the first conductivity type gallium nitride based semiconductor layer; (d) a first region having a threading dislocation density lower than a third threading dislocation density; A second region having a threading dislocation density greater than a threading dislocation density; and a third region having a threading dislocation density smaller than the third threading dislocation density; An i-type gallium nitride-based semiconductor layer provided between the second-conductivity-type gallium nitride-based semiconductor layer; and (e) an ohmic in the first and third regions of the second-conductivity-type gallium nitride-based semiconductor layer. A first electrode layer forming a junction; (f) a first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer ; (G) provided on the back surface of the conductive substrate; And a second electrode layer which was the first conductive type gallium nitride based semiconductor layer, the first region of the second conductivity type gallium nitride based semiconductor layer and the i-type gallium nitride based semiconductor layer is first The third region of the first conductivity type gallium nitride based semiconductor layer, the second conductivity type gallium nitride based semiconductor layer, and the i type gallium nitride based semiconductor layer is provided in the second device. The first electrode layer is shared by the first and second elements, and the first conductivity type gallium nitride based semiconductor layer, the i type gallium nitride based semiconductor layer, and the second conductivity type nitridation are provided. The gallium semiconductor layer has a pin junction structure, and the first region of the i-type gallium nitride semiconductor layer includes the first region of the first conductivity type gallium nitride semiconductor layer and the first region. Two-conductivity type gallium nitride semiconductor The second region of the i-type gallium nitride based semiconductor layer is provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first region of the body layer. The third region of the i-type gallium nitride semiconductor layer is provided between the second conductivity type gallium nitride semiconductor layer and the second region, and the third region of the i-type gallium nitride semiconductor layer is the first conductivity type gallium nitride semiconductor. And a third region of the second conductivity type gallium nitride based semiconductor layer. The semiconductor device is a pin junction diode including the first and second elements.
このｐｉｎ接合ダイオードによれば、第１導電型、ｉ型および第２導電型の窒化ガリウム系半導体層の第１の領域にはｐｉｎ接合ダイオードの第１の素子が設けられており、第１導電型、ｉ型および第２導電型の窒化ガリウム系半導体層の第３の領域にはｐｉｎ接合ダイオードの第２の素子が設けられている。第１および第２の素子は、第１および第３の領域にオーミック接合を成す第１の電極層を電極として共有している。これら窒化ガリウム系半導体層の第２の領域が第１の領域と第３の領域との間に設けられているけれども、第１の絶縁層が第２の領域と第１の電極層との間に設けられているので、第１の電極層は、窒化ガリウム系半導体層の第２の領域に電気的に接続されない。ｐｉｎ接合ダイオードに逆バイアスが印加されるときでも、該窒化ガリウム系半導体層の第２の領域に高電界が直接に加わることがないので、第２の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。 According to this pin junction diode, the first element of the pin junction diode is provided in the first region of the gallium nitride based semiconductor layer of the first conductivity type, i-type and second conductivity type. The second element of the pin junction diode is provided in the third region of the gallium nitride based semiconductor layer of the type, i-type, and second conductivity type. The first and second elements share the first electrode layer forming an ohmic junction in the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Therefore, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a reverse bias is applied to the pin junction diode, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the dielectric breakdown voltage caused by the electric field in the second region Can be suppressed.
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置は縦型トランジスタであり、該電極一体形成型窒化物系半導体装置は、（ａ）表面および裏面を有する導電性基板と、（ｂ）第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、（ｃ）第１導電型窒化ガリウム系半導体からなる第１および第２の導電性領域と、（ｄ）第２導電型窒化ガリウム系半導体から成っており前記第１導電型窒化ガリウム系半導体層の前記第１の領域と前記第１の導電性領域との間に設けられた第１のウエル領域と、（ｅ）第２導電型窒化ガリウム系半導体から成っており前記第１導電型窒化ガリウム系半導体層の前記第３の領域と前記第２の導電性領域との間に設けられた第２のウエル領域と、（ｆ）前記第１導電型窒化ガリウム系半導体層の前記第１の領域および前記第１のウエル領域上に設けられた第１のゲート絶縁層と、（ｇ）前記第１導電型窒化ガリウム系半導体層の前記第３の領域および前記第２のウエル領域上に設けられた第２のゲート絶縁層と、（ｈ）前記第１のゲート絶縁層上に設けられた第１のゲート電極と、（ｉ）前記第２のゲート絶縁層上に設けられた第２のゲート電極と、（ｊ）前記第１および第２の導電性領域並びに前記第１導電型窒化ガリウム系半導体層上に設けられており前記第１および第２の導電性領域にオーミック接合を成す第１の電極層と、（ｋ）前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、（ｍ）前記導電性基板の前記裏面上に設けられた第２の電極層とを備える。前記第１導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、当該半導体装置は、前記第１及び第２の素子を含む縦型トランジスタである。 According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a vertical transistor, and the electrode-integrated nitride semiconductor device includes: (a) a conductive substrate having a front surface and a back surface; (B) a first region having a threading dislocation density smaller than the first threading dislocation density, a second region having a threading dislocation density larger than the first threading dislocation density, and the first threading dislocation density. A first conductivity type gallium nitride semiconductor layer provided on the surface of the conductive substrate, and a third region having a lower threading dislocation density; and (c) a first conductivity type gallium nitride semiconductor. And (d) the first conductive type gallium nitride based semiconductor layer, and the first conductive type gallium nitride based semiconductor layer and the first conductive type. No. provided between the sex area And (e) the second conductive type gallium nitride based semiconductor, and is provided between the third region and the second conductive region of the first conductive type gallium nitride based semiconductor layer. A second well region; and (f) a first gate insulating layer provided on the first region and the first well region of the first conductivity type gallium nitride based semiconductor layer; and (g). A second gate insulating layer provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer; and (h) provided on the first gate insulating layer. A first gate electrode; (i) a second gate electrode provided on the second gate insulating layer; (j) the first and second conductive regions and the first conductivity type nitriding. The first and second conductive elements provided on the gallium-based semiconductor layer A first electrode layer having an ohmic junction in the region; and (k) a first insulation provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer. A layer , and (m) a second electrode layer provided on the back surface of the conductive substrate . The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements, and the semiconductor device is a vertical transistor including the first and second elements.
この縦型トランジスタによれば、第１導電型窒化ガリウム系半導体層の第１の領域には、縦型トランジスタの第１の素子が設けられており、第１導電型窒化ガリウム系半導体層の第３の領域には、縦型トランジスタの第２の素子が設けられている。第１および第２の素子は、第１および第３の領域にオーミック接合を成す第１の電極層を電極として共有している。第１導電型窒化ガリウム系半導体層の第２の領域が第１の領域と第３の領域との間に設けられているけれども、第１の絶縁層が第２の領域と第１の電極層との間に設けられているので、第１の電極層は、第１導電型窒化ガリウム系半導体層の第２の領域に電気的に接続されない。縦型トランジスタに逆バイアスが印加されるときでも、第１導電型窒化ガリウム系半導体層の第２の領域に高電界が直接に加わることがないので、第２の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。この構造によれば、ＭＯＳ型トランジスタおよびＭＩＳ型トランジスタが提供される。
According to this vertical transistor, the first element of the vertical transistor is provided in the first region of the first conductivity type gallium nitride semiconductor layer, and the first transistor of the first conductivity type gallium nitride semiconductor layer is provided. In the
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置は、（ａ）表面および裏面を有する導電性基板と、（ｂ）第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、（ｃ）前記第１導電型窒化ガリウム系半導体層の前記第１および第３の領域に電気的に接続された第１の電極層と、（ｄ）前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層とを備え、前記第１導電型窒化ガリウム系半導体層の前記第２の領域は、前記第１の領域と前記第３の領域との間に設けられている。 According to another aspect of the present invention, an electrode-integrated nitride-based semiconductor device has (a) a conductive substrate having a front surface and a back surface, and (b) a threading dislocation density lower than the first threading dislocation density. Including a first region, a second region having a threading dislocation density larger than the first threading dislocation density, and a third region having a threading dislocation density smaller than the first threading dislocation density. A first conductive type gallium nitride based semiconductor layer provided on the surface of the conductive substrate; and (c) electrically connected to the first and third regions of the first conductive type gallium nitride based semiconductor layer. A first electrode layer, and (d) a first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer, The second region of the first conductivity type gallium nitride based semiconductor layer is It is provided between the first region a third region.
この電極一体形成型窒化物系半導体装置によれば、窒化ガリウム系半導体層の第１の領域には、半導体装置の第１の素子が設けられており、窒化ガリウム系半導体層の第３の領域には、半導体装置の第２の素子が設けられている。第１および第２の素子は、第１および第３の領域に電気的に接続された第１の電極層を電極として共有している。窒化ガリウム系半導体層の第２の領域が第１の領域と第３の領域との間に設けられているけれども、第１の絶縁層が第２の領域と第１の電極層との間に設けられているので、第１の電極層は、窒化ガリウム系半導体層の第２の領域に電気的に接続されない。半導体装置に大きな電圧が印加されるときでも、窒化ガリウム系半導体層の第２の領域に高電界が直接に加わることがないので、第２の領域における電界に起因して生じる絶縁破壊の電圧の低下を抑制できる。 According to the electrode-integrated nitride semiconductor device, the first element of the semiconductor device is provided in the first region of the gallium nitride semiconductor layer, and the third region of the gallium nitride semiconductor layer is provided. Is provided with a second element of the semiconductor device. The first and second elements share the first electrode layer electrically connected to the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Since the first electrode layer is provided, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a large voltage is applied to the semiconductor device, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the breakdown voltage caused by the electric field in the second region can be reduced. Reduction can be suppressed.
本発明の別の側面によれば、電極一体形成型窒化物系半導体装置は、縦型絶縁ゲートバイポーラトランジスタであって、この電極一体形成型窒化物系半導体装置は、（ａ）窒化ガリウム系半導体と異なる半導体材料からなり表面および裏面を有する半導体基板と、（ｂ）第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、（ｃ）第１導電型窒化ガリウム系半導体からなる第１および第２の導電性領域と、（ｄ）前記第１導電型窒化ガリウム系半導体層の前記第１の領域と前記第１の導電性領域との間に設けられており第２導電型窒化ガリウム系半導体から成す第１のウエル領域と、（ｅ）前記第１導電型窒化ガリウム系半導体層の前記第３の領域と前記第２の導電性領域との間に設けられており第２導電型窒化ガリウム系半導体から成る第２のウエル領域と、（ｆ）前記第１導電型窒化ガリウム系半導体層の前記第１の領域および前記第１のウエル領域上に設けられている第１のゲート絶縁層と、（ｇ）前記第１導電型窒化ガリウム系半導体層の前記第３の領域および前記第２のウエル領域上に設けられている第２のゲート絶縁層と、（ｈ）前記第１のゲート絶縁層上に設けられた第１のゲート電極と、（ｉ）前記第２のゲート絶縁層上に設けられた第２のゲート電極と、（ｊ）前記第１および第２の導電性領域にオーミック接合を成しており前記第１および第２の導電性領域並びに前記第１導電型窒化ガリウム系半導体層上に設けられた第１の電極層と、（ｋ）前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、（ｍ）窒化ガリウム系半導体と異なる材料から成っており前記窒化ガリウム系半導体層の前記第１および第３の領域と前記導電性基板との間にそれぞれ設けられているマスクと、（ｎ）前記導電性基板の前記裏面上に設けられた第２の電極層とを備え、前記第１導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、当該半導体装置は、前記第１及び第２の素子を含む縦型絶縁ゲートバイポーラトランジスタである。前記半導体基板は第２導電型を有している。
According to another aspect of the present invention, the electrode-integrated nitride semiconductor device is a vertical insulated gate bipolar transistor, and the electrode-integrated nitride semiconductor device includes (a) a gallium nitride-based semiconductor. A semiconductor substrate made of a different semiconductor material and having a front surface and a back surface, (b) a first region having a threading dislocation density smaller than the first threading dislocation density, and a threading dislocation density larger than the first threading dislocation density. A first-conductivity-type gallium nitride-based semiconductor provided on the surface of the conductive substrate, the second region having a third region having a threading dislocation density lower than the first threading dislocation density. A layer, (c) first and second conductive regions made of a first conductivity type gallium nitride semiconductor, (d) the first region of the first conductivity type gallium nitride semiconductor layer and the first Guidance A first well region made of a second conductivity type gallium nitride semiconductor and (e) the third region of the first conductivity type gallium nitride semiconductor layer and the second region. A second well region made of a second conductivity type gallium nitride semiconductor, (f) the first region of the first conductivity type gallium nitride semiconductor layer, and A first gate insulating layer provided on the first well region; and (g) provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer. A second gate insulating layer; (h) a first gate electrode provided on the first gate insulating layer; and (i) a second gate provided on the second gate insulating layer. An electrode; (j) ohmic contact with the first and second conductive regions; A first electrode layer formed on the first and second conductive regions and the first conductivity type gallium nitride semiconductor layer, and (k) the first conductivity type gallium nitride system. A first insulating layer provided between the second region of the semiconductor layer and the first electrode layer; and (m) made of a material different from the gallium nitride based semiconductor, comprising a mask provided respectively between said first and third regions and the conductive substrate, and a second electrode layer provided on the back surface of the (n) the conductive substrate, wherein The first region of the first conductivity type gallium nitride based semiconductor layer is provided for the first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for the second element. And the first electrode layer is shared by the first and second elements. The semiconductor device is a vertical insulated gate bipolar transistor including the first and second elements. The semiconductor substrate has a second conductivity type.
この絶縁ゲートバイポーラトランジスタによれば、窒化ガリウム系半導体層の第１の領域には半導体装置の第１の素子が設けられており、窒化ガリウム系半導体層の第３の領域には半導体装置の第２の素子が設けられている。第１および第２の素子は、第１および第３の領域に電気的に接続された第１の電極層を電極として共有している。窒化ガリウム系半導体層の第２の領域が第１の領域と第３の領域との間に設けられているけれども、第１の絶縁層が第２の領域と第１の電極層との間に設けられているので、第１の電極層は、窒化ガリウム系半導体層の第２の領域に電気的に接続されない。半導体装置に大きな電圧が印加されるときでも、窒化ガリウム系半導体層の第２の領域に高電界が直接に加わることがないので、第２の領域における電界に起因して生じる絶縁破壊の電圧の低下を抑制できる。また、導電性基板上にマスクが設けられているので、窒化ガリウム系半導体層の第１および第３の領域の貫通転位密度を低減できる。 According to this insulated gate bipolar transistor, the first element of the semiconductor device is provided in the first region of the gallium nitride based semiconductor layer, and the third region of the semiconductor device is provided in the third region of the gallium nitride based semiconductor layer. Two elements are provided. The first and second elements share the first electrode layer electrically connected to the first and third regions as an electrode. Although the second region of the gallium nitride based semiconductor layer is provided between the first region and the third region, the first insulating layer is provided between the second region and the first electrode layer. Since the first electrode layer is provided, the first electrode layer is not electrically connected to the second region of the gallium nitride based semiconductor layer. Even when a large voltage is applied to the semiconductor device, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor layer, so that the breakdown voltage caused by the electric field in the second region can be reduced. Reduction can be suppressed. In addition, since the mask is provided over the conductive substrate, the threading dislocation density in the first and third regions of the gallium nitride based semiconductor layer can be reduced.
本発明に係る電極一体形成型窒化物系半導体装置は、前記導電性基板の前記裏面上に設けられた第２の電極層を更に備え、前記導電性基板は、所定の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記所定の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記所定の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含む窒化ガリウム系半導体支持基体を含んでおり、前記第１導電型窒化ガリウム系半導体層の前記第１の領域は前記窒化ガリウム系半導体支持基体の前記第１の領域上に設けられており、前記第１導電型窒化ガリウム系半導体層の前記第２の領域は前記窒化ガリウム系半導体支持基体の前記第２の領域上に設けらており、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は前記窒化ガリウム系半導体支持基体の前記第３の領域上に設けられており、前記第２の電極層は前記窒化ガリウム系半導体支持基体の裏面において前記第１および第３の領域にオーミック接合を成す。この半導体装置によれば、窒化ガリウム系半導体支持基体が利用されるので、その上に良好な結晶品質の窒化ガリウム系半導体層が成長される。 The electrode-integrated nitride semiconductor device according to the present invention further includes a second electrode layer provided on the back surface of the conductive substrate, and the conductive substrate has a penetration smaller than a predetermined threading dislocation density. Nitriding including a first region having a dislocation density, a second region having a threading dislocation density higher than the predetermined threading dislocation density, and a third region having a threading dislocation density smaller than the predetermined threading dislocation density. A gallium-based semiconductor support base, wherein the first region of the first conductivity type gallium nitride-based semiconductor layer is provided on the first region of the gallium nitride-based semiconductor support base; The second region of the conductive gallium nitride semiconductor layer is provided on the second region of the gallium nitride semiconductor support base, and the third region of the first conductive gallium nitride semiconductor layer. Before The gallium nitride-based semiconductor supporting base is provided on the third region, the second electrode layer forms an ohmic junction with the first and third regions in the back surface of the gallium nitride-based semiconductor supporting base. According to this semiconductor device, since the gallium nitride based semiconductor support base is used, a gallium nitride based semiconductor layer having a good crystal quality is grown thereon.
本発明に係る電極一体形成型窒化物系半導体装置は、前記窒化ガリウム系半導体支持基体の前記第２の領域と前記第２の電極層との間に設けられた第２の絶縁層を更に備える。この半導体装置によれば、第２の絶縁層が窒化ガリウム系半導体支持基体の第２の領域と第２の電極層との間に設けられているので、第２の電極層は、窒化ガリウム系半導体支持基体の第２の領域に直接に接続されない。半導体装置に大きな電圧が印加される時でも、高電界が窒化ガリウム系半導体支持基体の第２の領域に直接に加わることがないので、第２の領域における電界に起因して生じる絶縁破壊電圧の低下を抑制できる。 The electrode-integrated nitride semiconductor device according to the present invention further includes a second insulating layer provided between the second region and the second electrode layer of the gallium nitride semiconductor support base. . According to this semiconductor device, since the second insulating layer is provided between the second region of the gallium nitride based semiconductor support base and the second electrode layer, the second electrode layer is composed of the gallium nitride based base material. It is not directly connected to the second region of the semiconductor support substrate. Even when a large voltage is applied to the semiconductor device, a high electric field is not directly applied to the second region of the gallium nitride based semiconductor support base, so that the breakdown voltage generated due to the electric field in the second region can be reduced. Reduction can be suppressed.
本発明に係る電極一体形成型窒化物系半導体装置では、前記窒化ガリウム系半導体支持基体は窒化ガリウムから成る。この縦型トランジスタによれば、優れた結晶品質の窒化ガリウム支持基体を用いて、絶縁破壊電圧の低下を抑制できる。 In the electrode-integrated nitride semiconductor device according to the present invention, the gallium nitride semiconductor support base is made of gallium nitride. According to this vertical transistor, a decrease in dielectric breakdown voltage can be suppressed using a gallium nitride supporting base having excellent crystal quality.
本発明に係る縦型トランジスタは、窒化ガリウム系半導体とは異なる材料も構成要素として含んでおり前記第１導電型窒化ガリウム系半導体層の前記第１および第３の領域と前記導電性基板との間にそれぞれ設けられているマスクを更に備え、前記導電性基板は窒化ガリウム系半導体と異なる半導体材料からなる。この半導体装置によれば、窒化ガリウム系半導体層は、半導体材料からなる導電性基板上に、マスクを用いて転位を制御しながら成長される。また、ショットキダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ＭＯＳ型トランジスタおよびＭＩＳ型トランジスタが提供される。 The vertical transistor according to the present invention includes a material different from a gallium nitride based semiconductor as a constituent element, and the first and third regions of the first conductive type gallium nitride based semiconductor layer and the conductive substrate Each of the conductive substrates is made of a semiconductor material different from that of the gallium nitride semiconductor. According to this semiconductor device, a gallium nitride based semiconductor layer is grown on a conductive substrate made of a semiconductor material while controlling dislocations using a mask. A Schottky diode, a pn junction diode, a pin junction diode, a MOS transistor, and a MIS transistor are also provided.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、縦型トランジスタ、および電極一体形成型窒化物系半導体装置が提供される。 As described above, according to the present invention, the influence of the arrangement of the core portion having a high threading dislocation density can be reduced and the device area can be increased, and the Schottky barrier diode, the pn junction diode, the pin junction diode, the vertical Type transistor and electrode-integrated nitride semiconductor device are provided.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明に係る半導体装置に係る実施の形態（例えば、ショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、縦型トランジスタ）を説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, embodiments of the semiconductor device according to the present invention (for example, a Schottky barrier diode, a pn junction diode, a pin junction diode, and a vertical transistor) will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
（第１の実施の形態）
図１は、本発明の実施の形態に係る半導体装置のショットキバリアダイオードを示す図面である。ショットキバリアダイオード１１は、導電性基板１３と、第１導電型窒化ガリウム系半導体層１５と、第１の電極層１７と、第１の絶縁層１９と、第２の電極層２１とを備える。導電性基板１３は、表面１３ａおよび裏面１３ｂを有する。第１導電型窒化ガリウム系半導体層１５は、導電性基板１３の表面１３ａ上に設けられている。第１導電型窒化ガリウム系半導体層１５は、第１の領域１５ａと、第２の領域１５ｂと、第３の領域１５ｃとを含んでいる。第１の領域１５ａは、第１の貫通転位密度Ｄ１より小さい貫通転位密度Ｄ１１を有する。第２の領域１５ｂ（以下の実施例において「コア」と呼ばれる）は、第１の貫通転位密度Ｄ１より大きい貫通転位密度Ｄ１２を有する。第３の領域１５ｃは、第１の貫通転位密度Ｄ１より小さい貫通転位密度Ｄ１３を有する。第１の電極層１７は、第１導電型窒化ガリウム系半導体層１５の第１の領域１５ａおよび第３の領域１５ｃにショットキ接合を成す。第１の絶縁層１９は、第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂと第１の電極層１７との間に設けられている。第２の電極層２１は、導電性基板１３の裏面１３ｂ上に設けられている。窒化ガリウム系半導体層１５の第２の領域１５ｂは、第１の領域１５ａと第３の領域１５ｃとの間に設けられている。
(First embodiment)
FIG. 1 is a drawing showing a Schottky barrier diode of a semiconductor device according to an embodiment of the present invention. The
このショットキバリアダイオード１１によれば、第１導電型窒化ガリウム系半導体層１５の第１の領域１５ａには、ショットキバリアダイオード１１の第１の素子ＳＢＤ１が設けられており、第１導電型窒化ガリウム系半導体層１５の第３の領域１５ｃには、ショットキバリアダイオード１１の第２の素子ＳＢＤ２が設けられている。第１および第２の素子ＳＢＤ１、ＳＢＤ２は、第１および第３の領域１５ａ、１５ｃにそれぞれショットキ接合を成す第１の電極層１７を電極として共有している。第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂが第１の領域１５ａと第３の領域１５ｃとの間に設けられているけれども、第１の絶縁層１９が第２の領域１５ｂと第１の電極層１７との間に設けられているので、第１の電極層１７は、第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂに電気的に接続されない。ショットキバリアダイオード１１に逆バイアスが印加されるときでも、第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂに高電界が直接に加わることがないので、第２の領域１５ｂにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。窒化ガリウム系半導体層１５の材料としては、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮがある。また、第１の貫通転位密度Ｄ１としては、例えば１×１０８ｃｍ−２であり、貫通転位密度Ｄ１１、Ｄ１３としては、例えば１×１０８ｃｍ−２以下であり、貫通転位密度Ｄ１２としては、例えば１×１０８ｃｍ−２より大きい。第１の絶縁層１９の材料としては、例えば窒化物、酸化物、フッ化物またはＳＯＧ等を単体もしくは多層膜として用いることができる。窒化物としては、例えばＳｉＮＸといったシリコン窒化物がある。酸化物としては、例えばＳｉＯ２、ＺｎＯ、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、ＰｂＯ、ＨｆＯ２、ＣｅＯ２、Ｙ２Ｏ３、Ｃｒ２Ｏ３、Ｂｉ２Ｏ３、Ｉｎ２Ｏ３、Ｎｄ２Ｏ３、Ｓｂ２Ｏ３等がある。フッ化物としては、例えばＭｇＦ２といったマグネシウムフッ化物、ＡｌＦ３、ＣｅＦ２、ＣａＦ２、ＮｄＦ３、ＰｂＦ２、ＢａＦ２、ＳｒＦ２等がある。
According to the
ショットキバリアダイオード１１では、第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂの各々はＸ方向に伸びている。また、第１の領域１５ａおよび第３の領域１５ｃの各々もＸ方向に伸びている。第１、第２および第３の領域１５ａ、１５ｂ、１５ｃは、Ｙ方向に配列されている。第１、第２および第３の領域１５ａ、１５ｂ、１５ｃの各々は、第１導電型窒化ガリウム系半導体層１５の一方の面から対向する他方の面にＺ軸の方向に伸びている。第２の領域１５ｂは、第１の領域１５ａおよび第３の領域１５ｃの一方から他方を隔置している。また、第１の絶縁層１９は、第２の領域１５ｂを覆っている。
In the
ショットキバリアダイオード１１では、第１導電型窒化ガリウム系半導体層１５の表面には、第２の領域１５ｂに合わせて設けられた溝１５ｄが設けられている。溝１５ｄはＸ軸の方向に伸びている。第１の絶縁層１９は溝１５ｄ内に設けられており、これにより、素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。
In the
好適な一例のショットキバリアダイオード１１では、導電性基板１３は、例えば窒化ガリウム系半導体、ＡｌＮといったIII族窒化物からなることができ、窒化ガリウム系半導体としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮがある。好ましくは、導電性基板１３は、窒化ガリウム系半導体支持基体２３を含んでいる。窒化ガリウム系半導体支持基体２３は第１の領域２３ａと、第２の領域２３ｂと、第３の領域２３ｃとを含む。窒化ガリウム系半導体支持基体２３では、第１の領域２３ａは、第２の貫通転位密度Ｄ２より小さい貫通転位密度Ｄ２１を有する。第２の領域２３ｂは、第２の貫通転位密度Ｄ２より大きい貫通転位密度Ｄ２２を有する。第３の領域２３ｃは、第２の貫通転位密度Ｄ２より小さい貫通転位密度Ｄ２３を有する。第２の貫通転位密度Ｄ２としては、例えば１×１０８ｃｍ−２であり、貫通転位密度Ｄ２１、Ｄ２３としては、例えば１×１０８ｃｍ−２以下であり、貫通転位密度Ｄ２２としては、例えば１×１０８ｃｍ−２より大きい。
In a preferred example of the
窒化ガリウム系半導体層１５の第１の領域１５ａは、窒化ガリウム系半導体支持基体２３の第１の領域２３ａ上に設けられている。窒化ガリウム系半導体層１５の第２の領域１５ｂは、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂ上に設けられている。窒化ガリウム系半導体層１５の第３の領域１５ｃは、窒化ガリウム系半導体支持基体２３の第３の領域２３ｃ上に設けられている。窒化ガリウム系半導体層１５を窒化ガリウム系半導体支持基体２３にエピタキシャル成長すれば、上記のような構造が得られる。
The
ショットキバリアダイオード１１では、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂの各々はＸ方向に伸びている。また、第１の領域２３ａおよび第３の領域２３ｃの各々はＸ方向に伸びている。第１、第２および第３の領域２３ａ、２３ｂ、２３ｃは、Ｙ方向に配列されている。第１、第２および第３の領域２３ａ、２３ｂ、２３ｃの各々は、支持基体２３の一方の面から対向する他方の面にＺ軸の方向に伸びている。第２の領域２３ｂは、第１の領域２３ａおよび第３の領域２３ｃの一方から他方を隔置している。
In the
第２の電極層２１は、窒化ガリウム系半導体支持基体２３の裏面２３ｄにおいて第１および第３の領域２３ａ、２３ｃにオーミック接合を成す。
The
このショットキバリアダイオード１１によれば、導電性基板１３が窒化ガリウム系半導体支持基体２３を含むので、窒化ガリウム系半導体層１５の第１および第３の領域１５ａ、１５ｃの貫通転位密度を低減できる。
According to the
（実施例１）
ストライプ状コアを有する導電性ｎ型ＧａＮ基板上にＭＯＶＰＥ法によりショットキーバリアダイオード用のエピタキシャル膜構造（ｎ型ＧａＮ半導体層）を作製する。ｎ型ＧａＮ半導体層は、ｎ型ＧａＮ基板表面のコアを引き継いだコア部を有する。このコア部を反応性イオンエッチングで所定の深さにエッチングすると共に、このエッチング部分にＳｉＮ膜を埋め込み形成して電流障壁部を形成する。これにより素子分離が形成される。ｎ型ＧａＮ半導体層の低欠陥密度領域には各素子共通のアノード電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。基板の裏面全面に各素子共通のカソード電極を蒸着法により形成する。
Example 1
An epitaxial film structure (n-type GaN semiconductor layer) for a Schottky barrier diode is formed on a conductive n-type GaN substrate having a striped core by MOVPE. The n-type GaN semiconductor layer has a core portion that inherits the core on the surface of the n-type GaN substrate. The core portion is etched to a predetermined depth by reactive ion etching, and an SiN film is buried in the etched portion to form a current barrier portion. Thereby, element isolation is formed. An anode electrode common to each element is integrally formed in the low defect density region of the n-type GaN semiconductor layer by an electron beam evaporation method and a lift-off method. A cathode electrode common to each element is formed on the entire back surface of the substrate by vapor deposition.
図２（Ａ）は、本実施の形態に係るショットキバリアダイオードの変形例を示す図面である。図２（Ａ）は、ショットキバリアダイオード１１ａの断面図であり、図１に示されたI−I線に対応する断面を示す。ショットキバリアダイオード１１ａでは、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂと第２の電極層２１との間に設けられた第２の絶縁層２５を更に備える。第２の絶縁層２５の材料としては、例えばシリコン窒化物等がある。
FIG. 2A is a diagram showing a modification of the Schottky barrier diode according to the present embodiment. FIG. 2A is a cross-sectional view of the
このショットキバリアダイオード１１ａによれば、第２の絶縁層２５が窒化ガリウム系半導体支持基体２３の第２の領域２３ｂと第２の電極層２１との間に設けられているので、第２の電極層２１は、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂに直接に接続されない。ショットキバリアダイオード１１ａに逆バイアスが印加されるときでも、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂに高電界が直接に加わることがないので、第２の領域２３ｂにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to this
ショットキバリアダイオード１１ａでは、窒化ガリウム系半導体支持基体２３の裏面には、第２の領域２３ｂに合わせて設けられた溝２３ｅが設けられている。第２の絶縁層２５は溝２３ｅ内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。溝２３ｅは、Ｘ軸の方向に伸びている。溝２３ｅの深さは、例えば０．０１μｍ〜１０μｍであり、好ましくは０．１μｍ〜１μｍである。
In the
ショットキバリアダイオード１１ａの一例では、
支持基体２３：ｎ型窒化ガリウム
第１導電型窒化ガリウム系半導体層１５：ｎ型窒化ガリウム
第１の電極層１７：ショットキ電極、Ｎｉ（８０ｎｍ）／Ａｕ（３０ｎｍ）
第１の絶縁層１９：シリコン窒化物、厚さ１０００ｎｍ
第２の電極層２１：オーミック電極、
Ｔｉ（２０ｎｍ）／Ａｌ（１００ｎｍ）／Ｔｉ（２０ｎｍ）／Ａｕ（２００ｎｍ）
第２の絶縁層２５：シリコン窒化物、厚さ１０００ｎｍ
である。このように、窒化ガリウム系半導体支持基体２３が窒化ガリウムから成ると、優れた結晶品質のＧａＮ支持基体を用いて絶縁破壊電圧の低下を抑制できる。窒化ガリウム系半導体支持基体２３の第１の領域２３ａおよび第３の領域２３ｃは単結晶であり、また第２の領域２３ｂは単結晶であることが好ましい。さらに、窒化ガリウム系半導体支持基体２３の第１の領域２３ａおよび第３の領域２３ｃの各々の結晶軸は第２の領域２３ｂの結晶軸とは反対向きであることができる。また、第１導電型窒化ガリウム系半導体層１５が窒化ガリウムから成るとき、窒化ガリウム系半導体層１５の第１の領域１５ａおよび第３の領域１５ｃは単結晶であり、また第２の領域１５ｂは単結晶であることが好ましい。さらに、窒化ガリウム系半導体層１５の第１の領域１５ａおよび第３の領域１５ｃの各々の結晶軸は第２の領域１５ｂの結晶軸とは反対向きであることができる。例えば、第１の領域１５ａおよび第３の領域１５ｃの表面はＧａ面およびＮ面の一方であり、第２の領域１５ｂの表面はＧａ面およびＮ面の他方である。
In an example of the
Support base 23: n-type gallium nitride first conductivity type gallium nitride semiconductor layer 15: n-type gallium nitride first electrode layer 17: Schottky electrode, Ni (80 nm) / Au (30 nm)
First insulating layer 19: silicon nitride, thickness 1000 nm
Second electrode layer 21: ohmic electrode,
Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
Second insulating layer 25: silicon nitride, thickness 1000 nm
It is. As described above, when the gallium nitride based
（実施例２）
実施例１のダイオードにおいて、裏面のカソード電極を形成するに先立って、裏面のコア部分を反応性イオンエッチングで所定の深さの凹部を形成するとともに、電流障壁部のためのＳｉＯ２膜を埋め込み形成する。この後に、裏面全面に各素子共通のカソード電極を蒸着法により形成する。
(Example 2)
In the diode of Example 1, before forming the cathode electrode on the back surface, the core portion on the back surface is formed with a recess having a predetermined depth by reactive ion etching, and the SiO 2 film for the current barrier portion is embedded. Form. After this, a cathode electrode common to each element is formed on the entire back surface by vapor deposition.
図２（Ｂ）は、本実施の形態に係るショットキバリアダイオードの別の変形例を示す図面である。図２（B）は、ショットキバリアダイオード１１ｂの断面図であり、図１に示されたI−I線に対応する断面を示す。ショットキバリアダイオード１１ｂでは、導電性基板１３は窒化ガリウム系半導体と異なる半導体材料からなる支持基体２７であることができる。支持基体２７としては、窒化ガリウム系半導体層１５と同じ第１導電型を有する半導体からなり、例えばＳｉ、ＳｉＣ、ＧａＡｓ等がある。ショットキバリアダイオード１１ｂは、支持基体２７に加えて、第１導電型窒化ガリウム系半導体層３５と、第１の電極層３７と、第１の絶縁層３９と、第２の電極層３１とを備える。ショットキバリアダイオード１１ｂは、窒化ガリウム系半導体層３５の第１および第３の領域３５ａ、３５ｃと支持基体２７との間にそれぞれ設けられたマスク３３を更に備える。このショットキバリアダイオード１１ｂによれば、窒化ガリウム系半導体層３５は、マスク３３を用いて転位を制御しながら半導体支持基体２７上に成長される。窒化ガリウム系半導体層３５は、第１の領域３５ａと、第２の領域３５ｂと、第３の領域３５ｃとを含んでいる。第１の領域３５ａは、第１の貫通転位密度Ｄ１より小さい貫通転位密度Ｄ１１を有する。第２の領域３５ｂは、第１の貫通転位密度Ｄ１より大きい貫通転位密度Ｄ１２を有する。第３の領域３５ｃは、第１の貫通転位密度Ｄ１より小さい貫通転位密度Ｄ１３を有する。窒化ガリウム系半導体層３５は、支持基体２７の表面２７ａ上に設けられている。第１の電極層３７は、第１の窒化ガリウム系半導体層３５の第１の領域３５ａおよび第３の領域３５ｃにショットキ接合を成す。第１の絶縁層３９は、窒化ガリウム系半導体層３５の第２の領域３５ｂと第１の電極層３７との間に設けられている。第２の電極層３１は、支持基体２７の裏面２７ｂ上に設けられている。窒化ガリウム系半導体層３５の第２の領域３５ｂは第１の領域３５ａと第３の領域３５ｃとの間に設けられている。
FIG. 2B is a drawing showing another modification of the Schottky barrier diode according to the present embodiment. FIG. 2B is a cross-sectional view of the
ショットキバリアダイオード１１ｂの一例は、
支持基体２７：ｎ型シリコン
第１導電型窒化ガリウム系半導体層３５：ｎ型窒化ガリウム
第１の電極層３７：ショットキ電極、Ｐｔ（２５ｎｍ）／Ａｕ（３００ｎｍ）
第１の絶縁層３９：シリコン窒化物
マスク３３：ＳｉＯ２
第２の電極層３１：オーミック電極
Ｔｉ（２０ｎｍ）／Ａｌ（１００ｎｍ）／Ｔｉ（２０ｎｍ）／Ａｕ（２００ｎｍ）
である。このように、導電性基板１３がｎ型シリコンから成るとき、マスク３３はＸ軸の方向に伸びており、Ｙ方向に配列されている。窒化ガリウム系半導体層３５を半導体支持基体２７にエピタキシャル成長すれば、上記のような構造が得られる。マスク３３の幅Ｗは、例えば５μｍ以上５００μｍ以下である。また、マスク３３の間隔Ｄは、例えば１μｍ以上１００μｍ以下である。
An example of the
Support base 27: n-type silicon first conductivity type gallium nitride based semiconductor layer 35: n-type gallium nitride first electrode layer 37: Schottky electrode, Pt (25 nm) / Au (300 nm)
First insulating layer 39: silicon nitride mask 33: SiO 2
Second electrode layer 31: Ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
It is. Thus, when the
（第２の実施の形態）
図３は、本発明の実施の形態に係る半導体装置のｐｎ接合ダイオードを示す図面である。ｐｎ接合ダイオード４１は、導電性基板１３と、第１導電型窒化ガリウム系半導体層１５と、第１の電極層４５と、第１の絶縁層１９と、第２導電型窒化ガリウム系半導体層４３と、第２の電極層２１とを備える。第２導電型窒化ガリウム系半導体層４３は、第１の領域４３ａと、第２の領域４３ｂと、第３の領域４３ｃとを含んでいる。第１の領域４３ａは、第２の貫通転位密度Ｄ２より小さい貫通転位密度Ｄ２１を有する。第２の領域４３ｂは、第２の貫通転位密度Ｄ２より大きい貫通転位密度Ｄ２２を有する。第３の領域４３ｃは、第２の貫通転位密度Ｄ２より小さい貫通転位密度Ｄ２３を有する。第２導電型窒化ガリウム系半導体層４３は、第１導電型窒化ガリウム系半導体層１５上に設けられている。第１の電極層４５は、第２導電型窒化ガリウム系半導体層４３の第１の領域４３ａおよび第３の領域４３ｃにオーミック接合を成す。第１の絶縁層１９は、第２導電型窒化ガリウム系半導体層４３の第２の領域４３ｂと第１の電極層４５との間に設けられている。第１導電型窒化ガリウム系半導体層１５と第２導電型窒化ガリウム系半導体層４３とはｐｎ接合構造Ｊ１を構成している。第２導電型窒化ガリウム系半導体層４３の第１の領域４３ａは、第１導電型窒化ガリウム系半導体層１５の第１の領域１５ａ上に設けられている。第２導電型窒化ガリウム系半導体層４３の第２の領域４３ｂは第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂ上に設けられている。第２導電型窒化ガリウム系半導体層４３の第３の領域４３ｃは第１導電型窒化ガリウム系半導体層１５の第３の領域１５ｃ上に設けられている。
(Second Embodiment)
FIG. 3 is a drawing showing a pn junction diode of the semiconductor device according to the embodiment of the present invention. The
このｐｎ接合ダイオード４１によれば、窒化ガリウム系半導体層１５、４３の第１の領域１５ａ、４３ａには、ｐｎ接合ダイオードの第１の素子ＰＮＤ１が設けられており、窒化ガリウム系半導体層１５、４３の第３の領域１５ｃ、４３ｃにはｐｎ接合ダイオードの第２の素子ＰＮＤ２が設けられている。第１および第２の素子ＰＮＤ１、ＰＮＤ２は、第２導電型窒化ガリウム系半導体層４３の第１および第３の領域４３ａ、４３ｃにオーミック接合を成す第１の電極層４５を電極として共有している。窒化ガリウム系半導体層４３の第２の領域４３ｂが第１の領域４３ａと第３の領域４３ｃとの間に設けられているけれども、第１の絶縁層１９が第２の領域４３ｂと第１の電極層４５との間に設けられているので、第１の電極層４５は、窒化ガリウム系半導体層４３の第２の領域４３ｂに電気的に接触しない。ｐｎ接合ダイオード４１に逆バイアスが印加されるときでも、窒化ガリウム系半導体層４３の第２の領域４３ｂに高電界が直接に加わらないので、第２の領域４３ｂにおける電界に起因する絶縁破壊電圧の低下を抑制できる。
According to the
窒化ガリウム系半導体層４３の材料としては、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮがある。また、第２の貫通転位密度Ｄ２としては、例えば１×１０８ｃｍ−２であり、貫通転位密度Ｄ２１、Ｄ２３としては、例えば１×１０２ｃｍ−２〜１×１０８ｃｍ−２であり、貫通転位密度Ｄ２２としては、例えば１×１０８ｃｍ−２より大きく１×１０１２ｃｍ−２以下である。
Examples of the material of the gallium nitride based
ｐｎ接合ダイオード４１では、第２導電型窒化ガリウム系半導体層４３の第２の領域４３ｂの各々はＸ方向に伸びている。また、第１の領域４３ａおよび第３の領域４３ｃの各々はＸ方向に伸びている。第１、第２および第３の領域４３ａ、４３ｂ、４３ｃはＹ方向に配列されている。第１、第２および第３の領域４３ａ、４３ｂ、４３ｃの各々は第２導電型窒化ガリウム系半導体層４３の一方の面から対向する他方の面にＺ軸の方向に伸びている。第２の領域４３ｂは、第１の領域４３ａおよび第３の領域４３ｃの一方から他方を隔置している。また、第１の絶縁層１９は、第２の領域４３ｂを覆っている。
In the
ｐｎ接合ダイオード４１では、第２導電型窒化ガリウム系半導体層４３の表面には、第２の領域４３ｂに合わせて設けられた溝４３ｄが設けられている。溝４３ｄはＸ軸の方向に伸びている。第１の絶縁層１９は溝４３ｄ内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。ｐｎ接合ダイオード４１では、ショットキバリアダイオード１１と同様な材料の導電性基板１３を使用できる。
In the
（実施例３）
実施例１のためのｎ型ＧａＮ基板上にＭＯＶＰＥ法によりｎ型ＧａＮ半導体層とｐ型ＧａＮ半導体層を有するエピタキシャル膜構造を形成する。ｎ型およびｐ型ＧａＮ半導体層は、基板のコアを引き継いだコア部分を有する。ｐ型ＧａＮ表面のコア部分を反応性イオンエッチングで所定の深さにエッチングするとともに、エッチング領域をＳｉＮ膜を埋め込み素子分離のための電流障壁部を形成する。また、低欠陥密度領域には各素子共通のアノード電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。基板の裏面の全面に各素子共通のカソード電極を蒸着法により形成する。
(Example 3)
An epitaxial film structure having an n-type GaN semiconductor layer and a p-type GaN semiconductor layer is formed on the n-type GaN substrate for Example 1 by the MOVPE method. The n-type and p-type GaN semiconductor layers have a core portion that takes over the core of the substrate. The core portion of the p-type GaN surface is etched to a predetermined depth by reactive ion etching, and a SiN film is embedded in the etching region to form a current barrier portion for element isolation. In the low defect density region, an anode electrode common to each element is integrally formed by an electron beam evaporation method and a lift-off method. A cathode electrode common to each element is formed on the entire back surface of the substrate by vapor deposition.
図４（Ａ）は、本実施の形態に係るｐｎ接合ダイオードの変形例を示す図面である。図４（Ａ）は、ｐｎ接合ダイオード４１ａの断面図であり、図３に示されたII−II線に対応する断面を示す。ｐｎ接合ダイオード４１ａでは、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂと第２の電極層２１との間に設けられた第２の絶縁層２５を更に備える。第２の絶縁層２５の材料としては、第１の実施の形態と同様に、例えば窒化物、酸化物、フッ化物またはＳＯＧ等を単体もしくは多層膜として用いることができる。このｐｎ接合ダイオード４１ａによれば、第２の絶縁層２５が窒化ガリウム系半導体支持基体２３の第２の領域２３ｂと第２の電極層２１との間に設けられているので、第２の電極層２１は、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂに直接に接続されない。ｐｎ接合ダイオード４１ａに逆バイアスが印加されるときでも、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂに高電界が直接に加わることがないので、第２の領域２３ｂにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
FIG. 4A is a diagram showing a modification of the pn junction diode according to the present embodiment. 4A is a cross-sectional view of the
ｐｎ接合ダイオード４１では、窒化ガリウム系半導体支持基体２３の裏面には、第２の領域２３ｂに合わせて設けられた溝２３ｅが設けられている。第２の絶縁層２５は溝２３ｅ内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。溝２３ｅは、Ｘ軸の方向に伸びている。
In the
ｐｎ接合ダイオード４１ａの一例を以下に示す：
支持基体２３：ｎ型窒化ガリウム
第１導電型窒化ガリウム系半導体層１５：ｎ型窒化ガリウム
第２導電型窒化ガリウム系半導体層４３：ｐ型窒化ガリウム
接合Ｊ１；ホモ接合
第１の電極層４５：オーミック電極、Ｎｉ（５ｎｍ）／Ａｕ（１００ｎｍ）
第１の絶縁層１９：シリコン窒化物、厚さ１０００ｎｍ
第２の電極層２１：オーミック電極
Ｔｉ（２０ｎｍ）／Ａｌ（１００ｎｍ）／Ｔｉ（２０ｎｍ）／Ａｕ（２００ｎｍ）
第２の絶縁層２５：シリコン窒化物、厚さ１０００ｎｍ
An example of a
Support base 23: n-type gallium nitride first conductivity type gallium nitride based semiconductor layer 15: n-type gallium nitride second conductivity type gallium nitride based semiconductor layer 43: p-type gallium nitride junction J1; homojunction first electrode layer 45: Ohmic electrode, Ni (5 nm) / Au (100 nm)
First insulating layer 19: silicon nitride, thickness 1000 nm
Second electrode layer 21: Ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
Second insulating layer 25: silicon nitride, thickness 1000 nm
（実施例４）
実施例３のダイオードにおいて、裏面のカソード電極を形成するに先立って、裏面のコア部分に反応性イオンエッチングで所定の深さの凹部を形成するとともに、電流障壁部のためのＳｉＯ２膜を埋め込み形成する。この後に、裏面全面に各素子共通のカソード電極を蒸着法により形成する。
Example 4
In the diode of Example 3, before forming the cathode electrode on the back surface, a recess having a predetermined depth is formed in the core portion on the back surface by reactive ion etching, and an SiO 2 film for the current barrier portion is embedded. Form. After this, a cathode electrode common to each element is formed on the entire back surface by vapor deposition.
図４（Ｂ）は、本実施の形態に係るｐｎ接合ダイオードの別の変形例を示す図面である。図４（Ｂ）は、ｐｎ接合ダイオード４１ｂの断面図であり、図３に示されたII−II線に対応する断面を示す。ｐｎ接合ダイオード４１ｂでは、導電性基板１３は窒化ガリウム系半導体と異なる第１導電型半導体材料からなる支持基体２７であることができる。ｐｎ接合ダイオード４１ｂは、支持基体２７に加えて、第１導電型窒化ガリウム系半導体層３５と、第２導電型窒化ガリウム系半導体層４７と、第１の電極層４９と、第１の絶縁層３９と、第２の電極層３１と、マスク３３とを備える。このｐｎ接合ダイオード４１ｂによれば、窒化ガリウム系半導体層３５、４３は、半導体材料からなる支持基体２７上に、マスク３３を用いて転位を制御しながら成長される。第２導電型窒化ガリウム系半導体層４７は、第１の領域４７ａと、第２の領域４７ｂと、第３の領域４７ｃとを含んでいる。第１の領域４７ａは、第３の貫通転位密度Ｄ３より小さい貫通転位密度Ｄ３１を有する。第２の領域４７ｂは、第３の貫通転位密度Ｄ３より大きい貫通転位密度Ｄ３２を有する。第３の領域４７ｃは、第１の貫通転位密度Ｄ３より小さい貫通転位密度Ｄ３３を有する。第２導電型窒化ガリウム系半導体層４７は、半導体支持基体２７の表面２７ａ上に設けられている。第１の電極層４９は、第２導電型窒化ガリウム系半導体層４７の第１の領域４７ａおよび第３の領域４７ｃにオーミック接合を成す。第１の絶縁層３９は、第２導電型窒化ガリウム系半導体層４７の第２の領域４７ｂと第１の電極層４９との間に設けられている。窒化ガリウム系半導体領域４７の第２の領域４７ｂは、第１の領域４７ａと第３の領域４７ｃとの間に設けられている。
FIG. 4B is a drawing showing another modification of the pn junction diode according to the present embodiment. FIG. 4B is a cross-sectional view of the
（第３の実施の形態）
図５は、本発明の実施の形態に係る半導体装置のｐｉｎ接合ダイオードを示す図面である。ｐｉｎ接合ダイオード５１は、導電性基板１３と、第１導電型窒化ガリウム系半導体層１５と、第１の電極層４５と、第１の絶縁層１９と、第２導電型窒化ガリウム系半導体層４３と、第２の電極層２１と、ｉ型窒化ガリウム系半導体層５３とを備える。窒化ガリウム系半導体層５３は、第１の領域５３ａと、第２の領域５３ｂと、第３の領域５３ｃとを含んでいる。第１の領域５３ａは、第４の貫通転位密度Ｄ４より小さい貫通転位密度Ｄ４１を有する。第２の領域５３ｂは、第４の貫通転位密度Ｄ４より大きい貫通転位密度Ｄ４２を有する。第３の領域５３ｃは、第３の貫通転位密度Ｄ４より小さい貫通転位密度Ｄ４３を有する。窒化ガリウム系半導体層５３は、第１導電型窒化ガリウム系半導体層１５と第２導電型窒化ガリウム系半導体層４３との間に設けられている。第１導電型窒化ガリウム系半導体層１５、ｉ型窒化ガリウム系半導体層５３および第２導電型窒化ガリウム系半導体層４３はｐｉｎ接合構造Ｊ２を構成している。ｉ型窒化ガリウム系半導体層５３の第１の領域５３ａは第１導電型窒化ガリウム系半導体層１５の第１の領域１５ａと第２導電型窒化ガリウム系半導体層４３の第１の領域４３ａとの間に設けられている。ｉ型窒化ガリウム系半導体層５３の第２の領域５３ｂは、第１導電型窒化ガリウム系半導体層１５の第２の領域１５ｂと第２導電型窒化ガリウム系半導体層４３の第２の領域４３ｂとの間に設けられている。ｉ型窒化ガリウム系半導体層５３の第３の領域５３ｃは、第１導電型窒化ガリウム系半導体層１５の第３の領域１５ｃと第２導電型窒化ガリウム系半導体層４３の第３の領域４３ｃとの間に設けられている。
(Third embodiment)
FIG. 5 is a drawing showing a pin junction diode of a semiconductor device according to an embodiment of the present invention. The
このｐｉｎ接合ダイオード５１によれば、窒化ガリウム系半導体層１５、４３、５３の第１の領域１５ａ、４３ａ、５３ａには、ｐｉｎ接合ダイオードの第１の素子ＰＩＮＤ１が設けられており、窒化ガリウム系半導体層１５、４３、５３の第３の領域１５ｃ、４３ｃ、５３ｃには、ｐｉｎ接合ダイオードの第２の素子ＰＩＮＤ２が設けられている。第１および第２の素子ＰＩＮＤ１、ＰＩＮＤ２は、第１の領域１５ａ、４３ａ、５３ａおよび第３の領域１５ｃ、４３ｃ、５３ｃにオーミック接合を成す第１の電極層４５を電極として共有している。窒化ガリウム系半導体層１５、４３、５３の第２の領域１５ｂ、４３ｂ、５３ｂが第１の領域１５ａ、４３ａ、５３ａと第３の領域１５ｃ、４３ｃ、５３ｃとの間にそれぞれ設けられているけれども、第１の絶縁層１９が第２の領域５３ｂと第１の電極層４５との間に設けられているので、第１の電極層４５は、窒化ガリウム系半導体層４３の第２の領域４３ｂに電気的に接続されない。ｐｉｎ接合ダイオード５１に逆バイアスが印加されるときでも、窒化ガリウム系半導体層１５、４３、５３の第２の領域１５ｂ、４３ｂ、５３ｂに高電界が直接に加わることがないので、第２の領域１５ｂ、４３ｂ、５３ｂにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to the
ｐｉｎ接合ダイオード５１では、ｉ型窒化ガリウム系半導体層５３の第２の領域５３ｂの各々はＸ方向に伸びている。また、第１の領域５３ａおよび第３の領域５３ｃの各々はＸ方向に伸びている。第１、第２および第３の領域５３ａ、５３ｂ、５３ｃはＹ方向に配列されている。第１、第２および第３の領域５３ａ、５３ｂ、５３ｃの各々はｉ型窒化ガリウム系半導体層５３の一方の面から対向する他方の面にＺ軸の方向に伸びている。第２の領域５３ｂは、第１の領域５３ａおよび第３の領域５３ｃの一方から他方を隔置している。
In the
（実施例５）
実施例１のためのｎ型ＧａＮ基板上にＭＯＶＰＥ法によりｎ型ＧａＮ半導体層、高抵抗ＧａＮ層およびｐ型ＧａＮ半導体層を有するエピタキシャル膜構造を形成する。ｐ型ＧａＮ半導体および高抵抗ＧａＮは、基板のコアを引き継いだコア部分を有する。このコア部分に反応性イオンエッチングで所定の深さの凹部を形成するとともに、エッチング領域をＳｉＮ膜を埋め込み素子分離のための電流障壁部を形成する。また、低欠陥密度領域には各素子共通のアノード電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。基板の裏面の全面に各素子共通のカソード電極を蒸着法により形成する。
(Example 5)
An epitaxial film structure having an n-type GaN semiconductor layer, a high-resistance GaN layer, and a p-type GaN semiconductor layer is formed on the n-type GaN substrate for Example 1 by the MOVPE method. The p-type GaN semiconductor and the high-resistance GaN have a core portion that takes over the core of the substrate. A concave portion having a predetermined depth is formed in the core portion by reactive ion etching, and an SiN film is embedded in the etching region to form a current barrier portion for element isolation. In the low defect density region, an anode electrode common to each element is integrally formed by an electron beam evaporation method and a lift-off method. A cathode electrode common to each element is formed on the entire back surface of the substrate by vapor deposition.
ｐｉｎ接合ダイオード５１も、ｐｎ接合ダイオード４１ａと同様に基板の裏面に絶縁層を有することができる。また、ｐｉｎ接合ダイオード５１も、ｐｎ接合ダイオード４１ｂと同様に、異なる材料から成る基板を含むことができる。
Similarly to the
（第４の実施の形態）
図６は、本実施の形態に係る縦型トランジスタを示す図面である。縦型トランジスタとしては、例えばＭＩＳ型トランジスタ、ＭＯＳ型トランジスタ等がある。縦型トランジスタ６１は、導電性基板１３と、第１導電型窒化ガリウム系半導体層６３と、第１の導電性領域６５ａと、第２の導電性領域６５ｂと、第１のウエル領域６７ａと、第２のウエル領域６７ｂと、第１のゲート絶縁層６９ａと、第２のゲート絶縁層６９ｂと、第１のゲート電極７１ａと、第２のゲート電極７１ｂと、第１の電極層７３と、第１の絶縁層７５と、第２の電極層２１とを備える。第１導電型窒化ガリウム系半導体層６３は、導電性基板１３の表面１３ａ上に設けられており、また第１の領域６３ａと、第２の領域６３ｂと、第３の領域６３ｃとを含む。第１の領域６３ａは、第１の貫通転位密度Ｄ５より小さい貫通転位密度Ｄ５１を有する。第２の領域６３ｂは、第１の貫通転位密度Ｄ５より大きい貫通転位密度Ｄ５２を有する。第３の領域６３ｃは、第１の貫通転位密度Ｄ５より小さい貫通転位密度Ｄ５３を有する。第１および第２の導電性領域６５ａ、６５ｂは、第１導電型窒化ガリウム系半導体からなる。第１のウエル領域６７ａは、第２導電型窒化ガリウム系半導体から成っており、また第１導電型窒化ガリウム系半導体層６３の第１の領域６３ａと第１の導電性領域６５ａとの間に設けられている。第２のウエル領域６７ｂは、第２導電型窒化ガリウム系半導体から成っており、また第１導電型窒化ガリウム系半導体層６３の第３の領域６３ｃと第２の導電性領域６５ｂとの間に設けられている。
(Fourth embodiment)
FIG. 6 is a drawing showing a vertical transistor according to the present embodiment. Examples of the vertical transistor include a MIS transistor and a MOS transistor. The
第１のゲート絶縁層６９ａは、第１導電型窒化ガリウム系半導体層６３の第１の領域６３ａおよび第１のウエル領域６７ａ上に設けられている。第２のゲート絶縁層６９ｂは、第１導電型窒化ガリウム系半導体層６３の第３の領域６３ｃおよび第２のウエル領域６７ｂ上に設けられている。第１のゲート電極７１ａは、第１のゲート絶縁層６９ａ上に位置している。また、第１のゲート電極７１ａは、当該縦型トランジスタのチャネルＣＨ１を制御するように設けられており、ウエル領域６７ａの表面導電率はゲート電極７１ａの電圧に応じて変調される。第２のゲート電極７１ｂは第２のゲート絶縁層６９ｂ上に位置している。また、第２のゲート電極７１ｂは当該縦型トランジスタのチャネルＣＨ２を制御するように設けられており、ウエル領域６７ｂの表面導電率はゲート電極７１ｂの電圧に応じて変調される。第１の電極層７３は、第１導電型窒化ガリウム系半導体層６３並びに第１および第２の導電性領域６５ａ、６５ｂ上に設けられている。また、第１の電極層７３は、第１および第２の導電性領域６５ａ、６５ｂにオーミック接合を成しており、ゲート電極７１ａ、７１ｂの電圧に応じた変調に応答して当該縦型トランジスタに流れるキャリアを供給し、ソース電極として作用する。第１の絶縁層７５は、第１導電型窒化ガリウム系半導体層６３の第２の領域６３ｂと第１の電極層７３との間に設けられている。
The first
この縦型トランジスタ６１によれば、窒化ガリウム系半導体層６３の第１の領域６３ａは、縦型トランジスタ６１の第１の素子ＴＲＡ１のために設けられており、窒化ガリウム系半導体層６３の第３の領域６３ｃは縦型トランジスタ６１の第２の素子ＴＲＡ２のために設けられている。第１および第２の素子ＴＲＡ１、ＴＲＡ２は、第１および第３の領域６３ａ、６３ｃにオーミック接合を成す第１の電極層７３を電極として共有している。窒化ガリウム系半導体層６３の第２の領域６３ｂが第１の領域６３ａと第３の領域６３ｃとの間に設けられているけれども、第１の絶縁層７５が第２の領域６３ｂと第１の電極層７３との間に設けられているので、第１の電極層７３は、窒化ガリウム系半導体層６３の第２の領域６３ｂに接続されない。縦型トランジスタ６１に逆バイアスが印加されるときでも、窒化ガリウム系半導体層６３の第２の領域６３ｂに高電界が直接に加わることがないので、第２の領域６３ｂにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
According to the
既に説明された実施の形態と同様に、縦型トランジスタ６１では、導電性基板１３は、例えばＧａＮ、ＡｌＮといったIII族窒化物からなることができる。好ましくは、導電性基板１３は、窒化ガリウム系半導体支持基体２３を含んでいる。この縦型トランジスタ６１によれば、導電性基板１３が窒化ガリウム系半導体支持基体２３を含むので、窒化ガリウム系半導体層６３の第１および第３の領域６３ａ、６３ｃの貫通転位密度を低減できる。
Similar to the embodiment already described, in the
また、既に説明された実施の形態と同様に、縦型トランジスタ６１では、第１導電型窒化ガリウム系半導体層６３の表面には、第２の領域６３ｂの位置に合わせて溝６３ｄが設けられている。溝６３ｄはＸ軸の方向に伸びている。第１の絶縁層７５は溝６３ｄ内に設けられており、これにより素子の平坦性を損なうことなく、絶縁層を厚くすることができるため、高電界の絶縁層による保持が容易になる。
Similarly to the embodiment already described, in the
図７（Ａ）は、本実施の形態に係る縦型トランジスタの変形例を示す図面である。図７（Ａ）は、縦型トランジスタ６１ａの断面図であり、図６に示されたIII−III線に対応する断面を示す。縦型トランジスタ６１ａでは、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂと第２の電極層２１との間に設けられた第２の絶縁層２５を更に備えることができる。この縦型トランジスタ６１ａによれば、第２の絶縁層２５が窒化ガリウム系半導体支持基体２３の第２の領域２３ｂと第２の電極層２１との間に設けられているので、第２の電極層２１は、窒化ガリウム系半導体支持基体２３の第２の領域２３ｂに直接に接続されない。縦型トランジスタ６１ａに逆バイアスが印加されるときでも、高電界が窒化ガリウム系半導体支持基体２３の第２の領域２３ｂに直接に加わることがないので、第２の領域２３ｂにおける電界に起因して生じる絶縁破壊電圧の低下を抑制できる。
FIG. 7A illustrates a modification of the vertical transistor according to this embodiment. FIG. 7A is a cross-sectional view of the
（実施例６）
実施例１のためのｎ型ＧａＮ基板上にＭＯＶＰＥ法によりｎ型ＧａＮ半導体層、ｐ型ウエルＧａＮ領域およびｎ型ＧａＮ半導体領域を有するエピタキシャル膜構造を形成する。ｎ型ＧａＮ半導体層の表面には、基板のコアを引き継いだコア部分を有する。このコア部分に反応性イオンエッチングで所定の深さの凹部を形成するとともに、エッチング領域をＳｉＮ膜を埋め込んで素子分離のための電流障壁部を形成する。また、コア領域と異なる低欠陥密度領域上に反転層形成のためのＧａ２Ｏ３膜を成膜後、各素子共通のソース電極及びゲート電極を電子ビーム蒸着法及びリフトオフ法により一体形成する。次いで、配線取り出しの窓を開けた保護膜を形成する。基板の裏面の全面に各素子共通のドレイン電極を蒸着法により形成する。これにより、ＭＯＳ型トランジスタが提供される。
（実施例７）
実施例６と同様に、エピタキシャル膜構造および電流障壁部を形成する。低欠陥密度領域に反転層形成のためのＳｉＮ膜を成膜した後に、各素子共通のソース電極及びゲート電極並びに各素子共通のドレイン電極を形成する。これにより、ＭＩＳ型トランジスタが提供される。
(Example 6)
An epitaxial film structure having an n-type GaN semiconductor layer, a p-type well GaN region, and an n-type GaN semiconductor region is formed on the n-type GaN substrate for Example 1 by the MOVPE method. The surface of the n-type GaN semiconductor layer has a core portion that takes over the core of the substrate. A concave portion having a predetermined depth is formed in the core portion by reactive ion etching, and a current barrier portion for element isolation is formed by embedding an SiN film in the etching region. Further, after forming a Ga 2 O 3 film for forming an inversion layer on a low defect density region different from the core region, a source electrode and a gate electrode common to each element are integrally formed by an electron beam evaporation method and a lift-off method. Next, a protective film having a wiring extraction window is formed. A drain electrode common to each element is formed on the entire back surface of the substrate by vapor deposition. Thereby, a MOS transistor is provided.
(Example 7)
Similar to Example 6, an epitaxial film structure and a current barrier portion are formed. After forming a SiN film for forming an inversion layer in the low defect density region, a source electrode and a gate electrode common to each element and a drain electrode common to each element are formed. Thereby, a MIS transistor is provided.
縦型トランジスタ６１ａの一例を以下に示す：
支持基体２３：ｎ型窒化ガリウム
第１導電型窒化ガリウム系半導体層６３：ｎ型窒化ガリウム
導電性領域６５ａ、６５ｂ：ｎ型窒化ガリウム
ウエル領域６７ａ、６７ｂ：ｐ型窒化ガリウム
第１のゲート電極７１ａ、７１ｂ：Ｎｉ、Ｐｔ、ポリシリコン、Ａｌ、Ｔｉ、Ｗ、Ｉｒ、遷移金属シリサイド
ゲート絶縁層６９ａ、６９ｂ：Ｇａ２Ｏ３、ＳｉＮ、ＭｇＯ、ＳｉＯ２、Ｓｃ２Ｏ３、Ｇｄ２Ｏ３
第１の絶縁層７５：シリコン窒化物
第１の電極層７３：オーミック電極
Ｔｉ（２０ｎｍ）／Ａｌ（１００ｎｍ）／Ｔｉ（２０ｎｍ）／Ａｕ（２００ｎｍ）
第２の電極層２１：オーミック電極
Ｔｉ（２０ｎｍ）／Ａｌ（１００ｎｍ）／Ｔｉ（２０ｎｍ）／Ａｕ（２００ｎｍ）
An example of the
Support base 23: n-type gallium nitride first conductivity type gallium nitride based semiconductor layer 63: n-type gallium nitride
First insulating layer 75: silicon nitride First electrode layer 73: ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
Second electrode layer 21: Ohmic electrode Ti (20 nm) / Al (100 nm) / Ti (20 nm) / Au (200 nm)
（実施例８）
実施例６または７のトランジスタにおいて、裏面のドレイン電極を形成するに先立って、反応性イオンエッチングで裏面のコア部分に所定の深さの凹部を形成するとともに、電流障壁部のためのＳｉＯ２膜を埋め込み形成する。この後に、裏面全面上に各素子共通のドレイン電極を蒸着法により形成する。
(Example 8)
In the transistor of Example 6 or 7, before forming the drain electrode on the back surface, a recess having a predetermined depth is formed in the core portion on the back surface by reactive ion etching, and the SiO 2 film for the current barrier portion Embedded. Thereafter, a drain electrode common to each element is formed on the entire back surface by vapor deposition.
図７（Ｂ）は、本実施の形態に係る縦型トランジスタの別の変形例を示す図面である。図７（Ｂ）は、縦型トランジスタ６１ｂの断面図であり、図６に示されたIII−III線に対応する断面を示す。縦型トランジスタ６１ｂでは、既に説明された実施の形態と同様に、導電性基板１３は窒化ガリウム系半導体と異なる第１導電型半導体からなる支持基体２７であることができる。縦型トランジスタ６１ｂは、支持基体２７に加えて、第１導電型窒化ガリウム系半導体層３５と、第１の導電性領域６５ａと、第２の導電性領域６５ｂと、第１のウエル領域６７ａと、第２のウエル領域６７ｂと、第１のゲート絶縁層６９ａと、第２のゲート絶縁層６９ｂと、第１のゲート電極７１ａと、第２のゲート電極７１ｂと、第１の電極層７３と、第１の絶縁層７５と、第２の電極層３１と、マスク３３とを備える。
FIG. 7B is a drawing showing another modification of the vertical transistor according to the present exemplary embodiment. FIG. 7B is a cross-sectional view of the
（第５の実施の形態）
図８は、本実施の形態に係る縦型トランジスタを示す図面である。縦型トランジスタとしては、例えばＩＧＢＴ型トランジスタ等がある。ＩＧＢＴ型トランジスタ８１は、第１導電型窒化ガリウム系半導体層７７と、第１の導電性領域６５ａと、第２の導電性領域６５ｂと、第１のウエル領域６７ａと、第２のウエル領域６７ｂと、第１のゲート絶縁層６９ａと、第２のゲート絶縁層６９ｂと、第１のゲート電極７１ａと、第２のゲート電極７１ｂと、第１の電極層７３と、第１の絶縁層７５と、第２の電極層３１と、第２導電型半導体支持基体８３と、マスク３３とを備える。第１導電型窒化ガリウム系半導体層７７は、第１の実施の形態に記載された第１導電型窒化ガリウム系半導体層３５に対応しており、同様に、第１の領域７７ａと、第２の領域７７ｂと、第３の領域７７ｃとを含んでいる。第１の領域７７ａは、第６の貫通転位密度Ｄ６より小さい貫通転位密度Ｄ６１を有する。第２の領域６７ｂは、第６の貫通転位密度Ｄ６より大きい貫通転位密度Ｄ６２を有する。第３の領域６７ｃは、第１の貫通転位密度Ｄ６より小さい貫通転位密度Ｄ６３を有する。ＩＧＢＴ型トランジスタ８１では、第２導電型半導体支持基体８３としては、例えばｐ型Ｓｉ、ｐ型ＳｉＣ、ｐ型ＧａＡｓ等を使用できる。
(Fifth embodiment)
FIG. 8 is a view showing a vertical transistor according to the present embodiment. Examples of the vertical transistor include an IGBT transistor. The
ＩＧＢＴ型トランジスタ８１の一例を以下に示す：
支持基体８３：ｐ型シリコン
第１導電型窒化ガリウム系半導体層７７：ｎ型窒化ガリウム
導電性領域６５ａ、６５ｂ：ｎ型窒化ガリウム
ウエル領域６７ａ、６７ｂ：ｐ型窒化ガリウム
第１のゲート電極７１ａ、７１ｂ：Ｎｉ、Ｐｔ、ポリシリコン、Ａｌ、Ｔｉ、Ｗ、Ｉｒ、遷移金属シリサイド
ゲート絶縁層６９ａ、６９ｂ：Ｇａ２Ｏ３、ＳｉＮ、ＭｇＯ、ＳｉＯ２、Ｓｃ２Ｏ３、Ｇｄ２Ｏ３
第１の絶縁層７５：シリコン窒化物、厚さ１０００ｎｍ
第１の電極層７３：オーミック電極、Ａｌ、遷移金属シリサイド、Ｃｕ
第２の電極層３１：オーミック電極
An example of an
Support base 83: p-type silicon first conductivity type gallium nitride semiconductor layer 77: n-type gallium nitride
First insulating layer 75: silicon nitride, thickness 1000 nm
First electrode layer 73: ohmic electrode, Al, transition metal silicide, Cu
Second electrode layer 31: Ohmic electrode
（第６の実施の形態）
図９、図１０、図１１を参照しながら、２端子を有する半導体装置を作製する方法を説明する。図９に示されるように、ｎ型窒化ガリウム基板９１を準備する。ｎ型窒化ガリウム基板９１は第１の領域９１ａと第２の領域９１ｂとを含む。第１の領域９１ａおよび第２の領域９１ｂはＸ軸の方向に伸びており、第１の領域９１ａおよび第２の領域９１ｂは交互に配列されている。第１の領域９１ａの各々は窒化ガリウム単結晶からなり、また第２の領域９１ｂの各々は窒化ガリウム単結晶からなる。第１の領域９１ａの貫通転位密度ＤＡ１は第２の領域９１ｂの貫通転位密度ＤＢ１より小さく、第１の領域９１ａの貫通転位密度ＤＡ１は半導体素子を形成するために十分に良好な値である。これ故に、第１の領域９１ａは低欠陥密度領域と呼ばれ、第２の領域９１ｂは高欠陥密度領域と呼ばれる。例えば、第１の領域９１ａの窒化ガリウム単結晶のＣ軸は第２の領域９１ｂの窒化ガリウム単結晶のＣ軸と反対向きである。
(Sixth embodiment)
A method for manufacturing a semiconductor device having two terminals will be described with reference to FIGS. As shown in FIG. 9, an n-type
ｎ型窒化ガリウム基板９１の表面９１ｄ上にｎ型窒化ガリウム半導体膜９３を形成する。この形成は、例えば有機金属気相成長法を用いて行われる。ｎ型窒化ガリウム半導体膜９３は、例えばｎ型窒化ガリウム基板９１の第１の領域９１ａ上に堆積された第１の領域９３ａと、ｎ型窒化ガリウム基板９１の第２の領域９３ｂ上に堆積された第２の領域９３ｂとを含む。第１の領域９３ａおよび第２の領域９３ｂは、それぞれ、第１の領域９１ａおよび第２の領域９１ｂに沿ってＸ軸の方向に伸びており、Ｙ軸の方向に交互に配列されている。ｎ型窒化ガリウム半導体膜９３は、例えば１μｍ〜５０μｍ、好ましく５μｍ程度である。
An n-type gallium
次いで、ｎ型窒化ガリウム半導体膜９３に溝９３ｃを形成する。溝９３ｃは、第２の領域９３ｂに沿ってＸ軸の方向に伸びており、Ｙ軸の方向に交互に配列されている。ｎ型窒化ガリウム半導体膜９３の溝９３ｃの深さは、例えば０．０１μｍ〜１０μｍ、好ましく１μｍ以下である。溝９３ｃは、例えばフォトリソグラフィおよびエッチングにより形成される。
Next, a
図１０に示されるように、シリコン窒化膜９５を第２の領域９３ｂを覆うように形成する。シリコン窒化膜９５は第２の領域９３ｂおよび溝９３ｃに沿ってＸ軸方向に伸びており、第２の領域９３ｂの配置に合わせてｎ型窒化ガリウム半導体膜９３上に配列されている。シリコン窒化膜９５は、例えば気相成長法によりＳｉＮ膜を堆積した後に、フォトリソグラフィ法を用いて該ＳｉＮ膜にパターンを形成することにより得られる。ＳｉＮ膜の膜厚は、例えば０．０１μｍ〜１０μｍ、好ましく１μｍ以下である。溝９３内にシリコン窒化膜９５が形成されると、シリコン窒化膜９５を設けることにより生じる段差を小さくでき、段差の近傍に設けられた電極による電界が局所的に大きくなることを防ぐことができる。
As shown in FIG. 10, a
図１１に示されるように、ｎ型窒化ガリウム基板９１の裏面９１ｅ上にオーミック電極９９を形成する。尚、必要に応じて合金化処理を行う。ショットキ電極９７をｎ型窒化ガリウム半導体膜９３上に形成する。これらの工程により、第２の領域９１ｂ、９３ｂにより区切られた窒化ガリウム領域９１ａ、９３ａの各々に素子Ｄｉｏｄｅ１、Ｄｉｏｄｅ２が形成される。これらの素子Ｄｉｏｄｅ１、Ｄｉｏｄｅ２は、絶縁膜９５を乗り越える導電層９７により並列に接続される。素子Ｄｉｏｄｅ１、Ｄｉｏｄｅ２は、高欠陥密度領域上に直接に形成されないので、高い欠陥密度に起因する耐圧低下が起こりにくい。
As shown in FIG. 11, an
シリコン窒化膜９５のために窒化膜成長に先立って、ｐ型窒化ガリウム半導体膜を成長すれば、ｐｎダイオードの作製法が提供される。また、シリコン窒化膜９５のために窒化膜成長に先立って、ｉ型窒化ガリウム半導体膜およびｐ型窒化ガリウム半導体膜を順に成長すれば、ｐｉｎダイオードの作製法が提供される。
If a p-type gallium nitride semiconductor film is grown for the
以上説明したように、本発明の実施の形態によれば、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のダイオードを作製する方法が提供される。 As described above, according to the embodiment of the present invention, there is provided a method for manufacturing a diode having a structure capable of reducing the influence of the arrangement of the core portion having a high threading dislocation density and increasing the element area. .
（第７の実施の形態）
図１２〜図１８を参照しながら、３端子を有する半導体装置を作製する方法を説明する。図１２に示されるように、ｎ型窒化ガリウム基板１０１を準備する。ｎ型窒化ガリウム基板１０１は第１の領域１０１ａと第２の領域１０１ｂとを含む。第１の領域１０１ａおよび第２の領域１０１ｂはＸ軸の方向に伸びており、第１の領域１０１ａおよび第２の領域１０１ｂは交互に配列されている。第１の領域１０１ａの各々は窒化ガリウム単結晶からなり、また第２の領域１０１ｂの各々は窒化ガリウム単結晶からなる。第１の領域１０１ａの貫通転位密度ＤＡ２は第２の領域１０１ｂの貫通転位密度ＤＢ２より小さく、第１の領域１０１ａの貫通転位密度ＤＡ２は半導体素子を形成するために十分に良好な値である。これ故に、第１の領域１０１ａは低欠陥密度領域と呼ばれ、第２の領域１０１ｂは高欠陥密度領域と呼ばれる。例えば、第１の領域１０１ａの窒化ガリウム単結晶のＣ軸は第２の領域１０１ｂの窒化ガリウム単結晶のＣ軸と反対向きである。
(Seventh embodiment)
A method for manufacturing a semiconductor device having three terminals will be described with reference to FIGS. As shown in FIG. 12, an n-type
ｎ型窒化ガリウム基板１０１の表面１０１ｄ上にｎ型窒化ガリウム半導体膜１０３を形成する。この形成は、例えば有機金属気相成長法を用いて行われる。ｎ型窒化ガリウム半導体膜１０３は、例えばｎ型窒化ガリウム基板１０１の第１の領域１０１ａ上に堆積された第１の領域１０３ａと、ｎ型窒化ガリウム基板１０１の第２の領域１０１ｂ上に堆積された第２の領域１０３ｂとを含む。第１の領域１０３ａおよび第２の領域１０３ｂは、それぞれ、第１の領域１０１ａおよび第２の領域１０１ｂに沿ってＸ軸の方向に伸び、Ｙ軸の方向に交互に配列される。
An n-type gallium
図１３に示されるように、ｎ型窒化ガリウム半導体膜１０３に溝１０３ｃを形成する。溝１０３ｃは、第２の領域１０３ｂに沿ってＸ軸の方向に伸びており、Ｙ軸の方向に交互に配列されている。ｎ型窒化ガリウム半導体膜１０３の溝１０３ｃの深さは、例えば０．０１μｍ〜１０μｍ、好ましく１μｍ以下である。溝１０３ｃは、例えばフォトリソグラフィおよびエッチングにより形成される。
As shown in FIG. 13, a
次いで、シリコン窒化膜１０５を第２の領域１０３ｂを覆うように溝１０３ｃ内に形成する。シリコン窒化膜１０５は第２の領域１０３ｂに沿ってＸ軸方向に伸びており、第２の領域１０３ｂの配置に合わせてｎ型窒化ガリウム半導体膜１０３上に配列されている。シリコン窒化膜１０５は、例えば気相成長法によりＳｉＮ膜を堆積した後に、フォトリソグラフィ法を用いて該ＳｉＮ膜にパターンを形成することにより得られる。ＳｉＮ膜の厚さは例えば０．０１μｍ〜１０μｍ、好ましく１μｍ以下である。
Next, a
図１４に示されるように、ｎ型窒化ガリウム半導体膜１０３の表層にウエル領域１０７を形成する。ウエル領域１０７は、例えばｎ型窒化ガリウム半導体膜１０３の第１の領域１０３ａに凹部を形成すると共に、この凹部にｐ型窒化ガリウム系半導体を堆積することにより形成される。凹部の形成は、例えばフォトリソグラフィを用いた絶縁膜マスクの形成とこの絶縁膜マスクを用いたエッチングとにより行われる。また、ｐ型窒化ガリウム系半導体は、絶縁膜マスクを用いた有機金属気相成長法による選択成長により成長される。この選択成長により、凹部にウエル領域１０７が形成される。ウエル領域１０７は、第２の領域１０３ｂに沿って伸びている。２つのウエル領域１０７の間には、窒化ガリウム半導体膜１０３の第１の領域１０３ａが位置している。ウエル領域１０７の深さは例えば０．５μｍ〜５μｍ程度である。
As shown in FIG. 14, a
図１５に示されるように、ウエル領域１０７の表層にｎ型窒化ガリウム半導体領域１０９を形成する。ｎ型窒化ガリウム半導体領域１０９は、例えばウエル領域１０７に凹部を形成すると共に、この凹部にｎ型窒化ガリウム系半導体を堆積することにより形成される。凹部の形成は、例えばフォトリソグラフィを用いた絶縁膜マスクの形成およびこの絶縁膜マスクを用いたエッチングにより行われる。また、ｎ型窒化ガリウム系半導体は、絶縁膜マスクを用いた有機金属気相成長法による選択成長により成長される。この選択成長により、凹部にｎ型窒化ガリウム半導体領域１０９が形成される。ｎ型窒化ガリウム半導体領域１０９は、第２の領域１０３ｂに沿って伸びている。ｎ型窒化ガリウム半導体領域１０９の各々は、ウエル領域１０７によって窒化ガリウム半導体膜１０３の第１の領域１０３ａから離されており、このウエル領域１０７の導電率が変調されることにより、ｎ型窒化ガリウム半導体領域１０９は窒化ガリウム半導体膜１０３の第１の領域１０３ａに電気的に接続される。ｎ型窒化ガリウム半導体領域１０９の深さは例えば０．１μｍ〜１μｍ程度である。
As shown in FIG. 15, an n-type gallium
図１６に示されるように、ゲート絶縁膜１１１を形成する。ゲート絶縁膜１１１としては、例えばガリウム酸化物、ＳｉＯ２、ＳｉＮ、ＭｇＯ等を用いることができる。ゲート絶縁膜１１１のための絶縁膜を例えば気相成長法により堆積した後に、この絶縁膜にパターン形成して、ゲート絶縁膜１１１は形成される。パターニングにより、ゲート絶縁膜１１１は、ウエル領域１０７上に、ウエル領域１０７間のｎ型窒化ガリウム半導体膜１０３の第１の領域１０３ａ上に、ｎ型窒化ガリウム半導体領域１０９上に位置する。
As shown in FIG. 16, a
図１７に示されるように、裏面には第２の導電膜１１３ｂを蒸着法やスパッタ法などで形成し、必要に応じて合金化処理を行う。更に、第１の導電膜１１３ａを形成する。第１の導電膜１１３ａは、例えば電子ビーム蒸着法およびリフトオフ法を用いて堆積される。第１の導電膜１１３ａは、ｎ型窒化ガリウム半導体領域１０９上に形成され、必要に応じて合金化処理を行うことにより、窒化ガリウム半導体膜１０３には接触すること無くｎ型窒化ガリウム半導体領域１０９にオーミック接触を成す。第１の導電膜１１３ａは、ウエル領域１０７上に形成され、ウエル領域１０７に電気的接触を成す。第１の導電膜１１３ａは、絶縁膜１０５を乗り越えて、該絶縁膜１０５の両側のｎ型窒化ガリウム半導体膜１０３の第１の領域１０３ａに位置するｎ型窒化ガリウム半導体領域１０９を接続している。
As shown in FIG. 17, a second
図１８に示されるように、ゲート電極１１５をゲート絶縁膜１１１上に形成する。ゲート電極１１５は、ウエル領域１０７の表面の導電率を変調できるように、ウエル領域１０７、該ウエル領域１０７間のｎ型窒化ガリウム半導体膜１０３の第１の領域１０３ａ上に、ｎ型窒化ガリウム半導体領域１０９上に位置する。
As shown in FIG. 18, the
これにより、縦型トランジスタの作製の主要な工程を説明した。必要な場合には、ｎ型窒化ガリウム基板１０１に替えて、窒化ガリウム系半導体と異なる半導体基板を準備すると共に、この基板の主面上にマスクを形成した後に、基板およびマスク上にｎ型窒化ガリウム半導体膜を堆積することができる。このｎ型窒化ガリウム半導体膜は、ｎ型窒化ガリウム半導体膜１０３に対応する。また、半導体基板がｐ型導電性を有するようにしてもよい。
Thus, the main process of manufacturing the vertical transistor has been described. If necessary, in place of the n-type
以上説明したように、本発明の実施の形態によれば、高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造の、ＭＩＳ型トランジスタ、ＭＯＳ型トランジスタおよび絶縁ゲートバイポーラトランジスタといった縦型トランジスタを作製する方法が提供される。 As described above, according to the embodiment of the present invention, it is possible to reduce the influence of the arrangement of the core portion having a high threading dislocation density, and to increase the element area. A method is provided for making a vertical transistor, such as an insulated gate bipolar transistor.
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。例えば、実施の形態において説明された個々の成膜法およびエッチング法は例示であり、本発明は特定の例示に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. For example, the individual film formation methods and etching methods described in the embodiments are examples, and the present invention is not limited to specific examples. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
１１、１１ａ、１１ｂ…ショットキバリアダイオード、１３…導電性基板、１５…第１導電型窒化ガリウム系半導体層、１７…第１の電極層、１９…第１の絶縁層、２１…第２の電極層、１５ａ、１５ｂ、１５ｃ…第１導電型窒化ガリウム系半導体層の領域、２３…窒化ガリウム系半導体支持基体、２３ｅ…溝、２５…第２の絶縁層、２７…支持基体、３１…第２の電極層、３３…マスク、３５…第１導電型窒化ガリウム系半導体層、３７…第１の電極層、３９…第１の絶縁層、４１、４１ａ、４１ｂ…ｐｎ接合ダイオード、４３…第２導電型窒化ガリウム系半導体層、４５…第１の電極層、４７…第２導電型窒化ガリウム系半導体層、４９…第１の電極層、５１…ｐｉｎ接合ダイオード、５３…ｉ型窒化ガリウム系半導体層、６１、６１ａ、６１ｂ…縦型トランジスタ、６３…第１導電型窒化ガリウム系半導体層、６５ａ…第１の導電性領域、６５ｂ…第２の導電性領域、６７ａ…第１のウエル領域、６７ｂ…第２のウエル領域、６９ａ…第１のゲート絶縁層、６９ｂ…第２のゲート絶縁層、７１ａ…第１のゲート電極、７１ｂ…第２のゲート電極、７３…第１の電極層、７５…第１の絶縁層、７７…第１導電型窒化ガリウム系半導体層、８１…ＩＧＢＴ型トランジスタ、８３…第２導電型半導体支持基体、Ｄ１、Ｄ１１、Ｄ１２、Ｄ１３…貫通転位密度、Ｄ２、Ｄ２１、Ｄ２２、Ｄ２３…貫通転位密度、Ｄ３、Ｄ３１、Ｄ３２、Ｄ３３…貫通転位密度、Ｄ４、Ｄ４１、Ｄ４２、Ｄ４３…貫通転位密度、Ｄ５、Ｄ５１、Ｄ５２、Ｄ５３…貫通転位密度、Ｄ６、Ｄ６１、Ｄ６２、Ｄ６３…貫通転位密度、Ｊ２…ｐｉｎ接合構造、Ｊ１…ｐｎ接合構造、ＳＢＤ１、ＳＢＤ２…ショットキ接合ダイオードの素子、ＰＮＤ１、ＰＮＤ２…ｐｎ接合ダイオードの素子、ＰＩＮＤ１、ＰＩＮＤ２…ｐｉｎ接合ダイオードの素子、ＴＲＡＮ１、ＴＲＡＮ２…縦型トランジスタ、ＩＧＢＴ１、ＩＧＢＴ２…縦型絶縁ゲートバイポーラトランジスタ
DESCRIPTION OF
Claims (10)
表面および裏面を有する導電性基板と、
第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、
前記第１導電型窒化ガリウム系半導体層の前記第１および第３の領域にショットキ接合を成す第１の電極層と、
前記導電性基板の前記裏面上に設けられた第２の電極層と、
前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層とを備え、
前記第１導電型窒化ガリウム系半導体層の表面は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域に合わせて設けられた溝を有し、前記第１の絶縁層は前記溝に設けられており、
前記第１導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、
前記第１導電型窒化ガリウム系半導体層の前記第２の領域は、前記第１の領域と前記第３の領域との間に設けられており、
当該半導体装置は、前記第１及び第２の素子を含むショットキバリアダイオードである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
A first electrode layer forming a Schottky junction in the first and third regions of the first conductivity type gallium nitride based semiconductor layer;
A second electrode layer provided on the back surface of the conductive substrate;
A first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer;
The surface of the first conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the first conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements,
The second region of the first conductivity type gallium nitride based semiconductor layer is provided between the first region and the third region;
The semiconductor device is a Schottky barrier diode including the first and second elements, and is an electrode-integrated nitride-based semiconductor device.
表面および裏面を有する導電性基板と、
第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、
第２の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第２の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第２の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記第１導電型窒化ガリウム系半導体層上に設けられた第２導電型窒化ガリウム系半導体層と、
前記第２導電型窒化ガリウム系半導体層の前記第１および第３の領域にオーミック接合を成す第１の電極層と、
前記第２導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、
前記導電性基板の前記裏面上に設けられた第２の電極層と、
を備え、
前記第２導電型窒化ガリウム系半導体層の表面は、前記第２導電型窒化ガリウム系半導体層の前記第２の領域に合わせて設けられた溝を有し、前記第１の絶縁層は前記溝に設けられており、
前記第１導電型窒化ガリウム系半導体層及び前記第２導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層及び前記第２導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、
前記第１導電型窒化ガリウム系半導体層と前記第２導電型窒化ガリウム系半導体層とはｐｎ接合構造を構成しており、
前記第２導電型窒化ガリウム系半導体層の前記第１の領域は、前記第１導電型窒化ガリウム系半導体層の前記第１の領域上に設けられており、
前記第２導電型窒化ガリウム系半導体層の前記第２の領域は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域上に設けられており、
前記第２導電型窒化ガリウム系半導体層の前記第３の領域は、前記第１導電型窒化ガリウム系半導体層の前記第３の領域上に設けられており、
当該半導体装置は、前記第１及び第２の素子を含むｐｎ接合ダイオードである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
A first region having a threading dislocation density smaller than a second threading dislocation density; a second region having a threading dislocation density larger than the second threading dislocation density; and a threading dislocation smaller than the second threading dislocation density. A second region having a density, and a second conductivity type gallium nitride based semiconductor layer provided on the first conductivity type gallium nitride based semiconductor layer,
A first electrode layer forming an ohmic junction with the first and third regions of the second conductivity type gallium nitride based semiconductor layer;
A first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the second conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the second conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first regions of the first conductivity type gallium nitride semiconductor layer and the second conductivity type gallium nitride semiconductor layer are provided for a first element, and the first conductivity type gallium nitride semiconductor layer and the The third region of the second conductivity type gallium nitride based semiconductor layer is provided for the second element, the first electrode layer is shared by the first and second elements,
The first conductivity type gallium nitride based semiconductor layer and the second conductivity type gallium nitride based semiconductor layer constitute a pn junction structure,
The first region of the second conductivity type gallium nitride based semiconductor layer is provided on the first region of the first conductivity type gallium nitride based semiconductor layer;
The second region of the second conductivity type gallium nitride based semiconductor layer is provided on the second region of the first conductivity type gallium nitride based semiconductor layer,
The third region of the second conductivity type gallium nitride based semiconductor layer is provided on the third region of the first conductivity type gallium nitride based semiconductor layer;
The semiconductor device is a pn junction diode including the first and second elements, and is an electrode-integrated nitride semiconductor device characterized by the above-mentioned.
表面および裏面を有する導電性基板と、
第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、
第２の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第２の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第２の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記第１導電型窒化ガリウム系半導体層上に設けられた第２導電型窒化ガリウム系半導体層と、
第３の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第３の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第３の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記第１導電型窒化ガリウム系半導体層と前記第２導電型窒化ガリウム系半導体層との間に設けられたｉ型窒化ガリウム系半導体層と、
前記第２導電型窒化ガリウム系半導体層の前記第１および第３の領域にオーミック接合を成す第１の電極層と、
前記第２導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、
前記導電性基板の前記裏面上に設けられた第２の電極層と、
を備え、
前記第２導電型窒化ガリウム系半導体層の表面は、前記第２導電型窒化ガリウム系半導体層の前記第２の領域に合わせて設けられた溝を有し、前記第１の絶縁層は前記溝に設けられており、
前記第１導電型窒化ガリウム系半導体層、前記第２導電型窒化ガリウム系半導体層及び前記ｉ型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層、前記第２導電型窒化ガリウム系半導体層及び前記ｉ型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、
前記第１導電型窒化ガリウム系半導体層、前記ｉ型窒化ガリウム系半導体層および前記第２導電型窒化ガリウム系半導体層はｐｉｎ接合構造を構成しており、
前記ｉ型窒化ガリウム系半導体層の前記第１の領域は、前記第１導電型窒化ガリウム系半導体層の前記第１の領域と前記第２導電型窒化ガリウム系半導体層の前記第１の領域との間に設けられており、
前記ｉ型窒化ガリウム系半導体層の前記第２の領域は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第２導電型窒化ガリウム系半導体層の前記第２の領域との間に設けられており、
前記ｉ型窒化ガリウム系半導体層の前記第３の領域は、前記第１導電型窒化ガリウム系半導体層の前記第３の領域と前記第２導電型窒化ガリウム系半導体層の前記第３の領域との間に設けられており、
当該半導体装置は、前記第１及び第２の素子を含むｐｉｎ接合ダイオードである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
A first region having a threading dislocation density smaller than a second threading dislocation density; a second region having a threading dislocation density larger than the second threading dislocation density; and a threading dislocation smaller than the second threading dislocation density. A second region having a density, and a second conductivity type gallium nitride based semiconductor layer provided on the first conductivity type gallium nitride based semiconductor layer,
A first region having a threading dislocation density smaller than a third threading dislocation density; a second region having a threading dislocation density larger than the third threading dislocation density; and a threading dislocation smaller than the third threading dislocation density. A third region having a density, and an i-type gallium nitride semiconductor layer provided between the first conductivity type gallium nitride semiconductor layer and the second conductivity type gallium nitride semiconductor layer;
A first electrode layer forming an ohmic junction with the first and third regions of the second conductivity type gallium nitride based semiconductor layer;
A first insulating layer provided between the second region of the second conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the second conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the second conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first regions of the first conductivity type gallium nitride based semiconductor layer, the second conductivity type gallium nitride based semiconductor layer, and the i type gallium nitride based semiconductor layer are provided for a first element, and The third region of the conductive gallium nitride based semiconductor layer, the second conductive gallium nitride based semiconductor layer, and the i-type gallium nitride based semiconductor layer is provided for a second element, and the first electrode layer Is shared by the first and second elements,
The first conductivity type gallium nitride based semiconductor layer, the i type gallium nitride based semiconductor layer and the second conductivity type gallium nitride based semiconductor layer constitute a pin junction structure,
The first region of the i-type gallium nitride semiconductor layer includes the first region of the first conductivity type gallium nitride semiconductor layer and the first region of the second conductivity type gallium nitride semiconductor layer. It is provided between
The second region of the i-type gallium nitride semiconductor layer includes the second region of the first conductivity type gallium nitride semiconductor layer and the second region of the second conductivity type gallium nitride semiconductor layer. It is provided between
The third region of the i-type gallium nitride semiconductor layer includes the third region of the first conductivity type gallium nitride semiconductor layer and the third region of the second conductivity type gallium nitride semiconductor layer. It is provided between
The semiconductor device is a pin junction diode including the first and second elements, and is an electrode-integrated nitride-based semiconductor device.
表面および裏面を有する導電性基板と、
第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり、前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、
第１導電型窒化ガリウム系半導体からなる第１および第２の導電性領域と、
第２導電型窒化ガリウム系半導体から成っており前記第１導電型窒化ガリウム系半導体層の前記第１の領域と前記第１の導電性領域との間に設けられた第１のウエル領域と、
第２導電型窒化ガリウム系半導体から成っており前記第１導電型窒化ガリウム系半導体層の前記第３の領域と前記第２の導電性領域との間に設けられた第２のウエル領域と、
前記第１導電型窒化ガリウム系半導体層の前記第１の領域および前記第１のウエル領域上に設けられた第１のゲート絶縁層と、
前記第１導電型窒化ガリウム系半導体層の前記第３の領域および前記第２のウエル領域上に設けられた第２のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第２のゲート絶縁層上に設けられた第２のゲート電極と、
前記第１および第２の導電性領域並びに前記第１導電型窒化ガリウム系半導体層上に設けられており前記第１および第２の導電性領域にオーミック接合を成す第１の電極層と、
前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、
前記導電性基板の前記裏面上に設けられた第２の電極層と、
を備え、
前記第１導電型窒化ガリウム系半導体層の表面は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域に合わせて設けられた溝を有し、前記第１の絶縁層は前記溝に設けられており、
前記第１導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、
当該半導体装置は、前記第１及び第２の素子を含む縦型トランジスタである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A third region having a density, and a first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate;
First and second conductive regions made of a first conductivity type gallium nitride based semiconductor;
A first well region made of a second conductivity type gallium nitride semiconductor and provided between the first region and the first conductivity region of the first conductivity type gallium nitride semiconductor layer;
A second well region made of a second conductivity type gallium nitride semiconductor and provided between the third region and the second conductivity region of the first conductivity type gallium nitride semiconductor layer;
A first gate insulating layer provided on the first region and the first well region of the first conductivity type gallium nitride based semiconductor layer;
A second gate insulating layer provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer;
A first gate electrode provided on the first gate insulating layer;
A second gate electrode provided on the second gate insulating layer;
A first electrode layer provided on the first and second conductive regions and the first conductive type gallium nitride based semiconductor layer and forming an ohmic junction with the first and second conductive regions;
A first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the first conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the first conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements,
The integrated semiconductor nitride-based semiconductor device, wherein the semiconductor device is a vertical transistor including the first and second elements.
窒化ガリウム系半導体と異なる半導体材料からなり表面および裏面を有する導電性基板と、
第１の貫通転位密度より小さい貫通転位密度を有する第１の領域と、前記第１の貫通転位密度より大きい貫通転位密度を有する第２の領域と、前記第１の貫通転位密度より小さい貫通転位密度を有する第３の領域とを含んでおり前記導電性基板の前記表面上に設けられた第１導電型窒化ガリウム系半導体層と、
第１導電型窒化ガリウム系半導体からなる第１および第２の導電性領域と、
第２導電型窒化ガリウム系半導体から成っており前記第１導電型窒化ガリウム系半導体層の前記第１の領域と前記第１の導電性領域との間に設けられた第１のウエル領域と、
第２導電型窒化ガリウム系半導体から成っており前記第１導電型窒化ガリウム系半導体層の前記第３の領域と前記第２の導電性領域との間に設けられた第２のウエル領域と、
前記第１導電型窒化ガリウム系半導体層の前記第１の領域および前記第１のウエル領域上に設けられている第１のゲート絶縁層と、
前記第１導電型窒化ガリウム系半導体層の前記第３の領域および前記第２のウエル領域上に設けられている第２のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第２のゲート絶縁層上に設けられた第２のゲート電極と、
前記第１および第２の導電性領域並びに前記第１導電型窒化ガリウム系半導体層上に設けられており前記第１および第２の導電性領域にオーミック接合を成す第１の電極層と、
前記第１導電型窒化ガリウム系半導体層の前記第２の領域と前記第１の電極層との間に設けられた第１の絶縁層と、
窒化ガリウム系半導体と異なる材料から成っており前記第１導電型窒化ガリウム系半導体層の前記第１および第３の領域と前記導電性基板との間にそれぞれ設けられているマスクと、
前記導電性基板の前記裏面上に設けられた第２の電極層と、
を備え、
前記第１導電型窒化ガリウム系半導体層の表面は、前記第１導電型窒化ガリウム系半導体層の前記第２の領域に合わせて設けられた溝を有し、前記第１の絶縁層は前記溝に設けられており、
前記第１導電型窒化ガリウム系半導体層の前記第１の領域は第１の素子のために設けられ、前記第１導電型窒化ガリウム系半導体層の前記第３の領域は第２の素子のために設けられ、前記第１の電極層は前記第１及び第２の素子が共有し、
前記導電性基板は第２導電型を有しており、当該半導体装置は、前記第１及び第２の素子を含む縦型絶縁ゲートバイポーラトランジスタである、ことを特徴とする電極一体形成型窒化物系半導体装置。 An electrode integrated nitride semiconductor device,
A conductive substrate made of a semiconductor material different from a gallium nitride based semiconductor and having a front surface and a back surface;
A first region having a threading dislocation density smaller than the first threading dislocation density; a second region having a threading dislocation density larger than the first threading dislocation density; and a threading dislocation smaller than the first threading dislocation density. A first conductivity type gallium nitride based semiconductor layer provided on the surface of the conductive substrate and including a third region having a density;
First and second conductive regions made of a first conductivity type gallium nitride based semiconductor;
A first well region made of a second conductivity type gallium nitride semiconductor and provided between the first region and the first conductivity region of the first conductivity type gallium nitride semiconductor layer;
A second well region made of a second conductivity type gallium nitride semiconductor and provided between the third region and the second conductivity region of the first conductivity type gallium nitride semiconductor layer;
A first gate insulating layer provided on the first region and the first well region of the first conductivity type gallium nitride based semiconductor layer;
A second gate insulating layer provided on the third region and the second well region of the first conductivity type gallium nitride based semiconductor layer;
A first gate electrode provided on the first gate insulating layer;
A second gate electrode provided on the second gate insulating layer;
A first electrode layer provided on the first and second conductive regions and the first conductive type gallium nitride based semiconductor layer and forming an ohmic junction with the first and second conductive regions;
A first insulating layer provided between the second region of the first conductivity type gallium nitride based semiconductor layer and the first electrode layer;
A mask made of a material different from that of the gallium nitride based semiconductor and provided between the first and third regions of the first conductivity type gallium nitride based semiconductor layer and the conductive substrate,
A second electrode layer provided on the back surface of the conductive substrate;
With
The surface of the first conductivity type gallium nitride based semiconductor layer has a groove provided in accordance with the second region of the first conductivity type gallium nitride based semiconductor layer, and the first insulating layer is the groove. It is provided in
The first region of the first conductivity type gallium nitride based semiconductor layer is provided for a first element, and the third region of the first conductivity type gallium nitride based semiconductor layer is for a second device. The first electrode layer is shared by the first and second elements,
The electrode-integrated nitride, wherein the conductive substrate has a second conductivity type, and the semiconductor device is a vertical insulated gate bipolar transistor including the first and second elements. Semiconductor device.
前記第１導電型窒化ガリウム系半導体層の前記第１〜第３の領域は前記第１の方向に交差する第２の方向に配列される、請求項１〜請求項５のいずれか一項に記載された電極一体形成型窒化物系半導体装置。 The first to third regions of the first conductivity type gallium nitride based semiconductor layer extend in a first direction;
The said 1st-3rd area | region of a said 1st conductivity type gallium nitride semiconductor layer is arranged in the 2nd direction which cross | intersects the said 1st direction, It is any one of Claims 1-5. The electrode-integrated nitride semiconductor device described.
前記第１導電型窒化ガリウム系半導体層の前記第１の領域は、前記窒化ガリウム系半導体支持基体の前記第１の領域上に設けられており、
前記第１導電型窒化ガリウム系半導体層の前記第２の領域は、前記窒化ガリウム系半導体支持基体の前記第２の領域上に設けられており、
前記第１導電型窒化ガリウム系半導体層の前記第３の領域は、前記窒化ガリウム系半導体支持基体の前記第３の領域上に設けられており、
前記第２の電極層は、前記窒化ガリウム系半導体支持基体の裏面において前記第１および第３の領域にオーミック接合を成す、ことを特徴とする請求項１〜請求項５のいずれか一項に記載された電極一体形成型窒化物系半導体装置。 The conductive substrate includes a first region having a threading dislocation density smaller than a predetermined threading dislocation density, a second region having a threading dislocation density larger than the predetermined threading dislocation density, and the predetermined threading dislocation density. A gallium nitride based semiconductor support substrate including a third region having a low threading dislocation density;
The first region of the first conductivity type gallium nitride based semiconductor layer is provided on the first region of the gallium nitride based semiconductor support base;
The second region of the first conductivity type gallium nitride based semiconductor layer is provided on the second region of the gallium nitride based semiconductor support base;
The third region of the first conductivity type gallium nitride based semiconductor layer is provided on the third region of the gallium nitride based semiconductor support base;
The said 2nd electrode layer forms ohmic junction in the said 1st and 3rd area | region in the back surface of the said gallium nitride type semiconductor support base | substrate, The Claim 1 characterized by the above-mentioned. The electrode-integrated nitride semiconductor device described.
前記導電性基板は窒化ガリウム系半導体と異なる半導体材料からなる、ことを特徴とする請求項１〜請求項４のいずれか一項に記載された電極一体形成型窒化物系半導体装置。 Further comprising a mask made of a material different from that of the gallium nitride based semiconductor and provided between the first and third regions of the first conductivity type gallium nitride based semiconductor layer and the conductive substrate,
The electrode-integrated nitride semiconductor device according to claim 1, wherein the conductive substrate is made of a semiconductor material different from a gallium nitride semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006000835A JP4935075B2 (en) | 2006-01-05 | 2006-01-05 | Nitride semiconductor device with integrated electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006000835A JP4935075B2 (en) | 2006-01-05 | 2006-01-05 | Nitride semiconductor device with integrated electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007184371A JP2007184371A (en) | 2007-07-19 |
| JP4935075B2 true JP4935075B2 (en) | 2012-05-23 |
Family
ID=38340207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006000835A Expired - Fee Related JP4935075B2 (en) | 2006-01-05 | 2006-01-05 | Nitride semiconductor device with integrated electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4935075B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5061473B2 (en) * | 2006-02-24 | 2012-10-31 | 住友電気工業株式会社 | Nitride semiconductor devices |
| JP5306904B2 (en) * | 2009-05-28 | 2013-10-02 | シャープ株式会社 | Nitride semiconductor light emitting diode device and method for manufacturing the same |
| JP5359712B2 (en) * | 2009-09-09 | 2013-12-04 | 住友電気工業株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| JP5370026B2 (en) * | 2009-09-09 | 2013-12-18 | 住友電気工業株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| JP2015177071A (en) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | Semiconductor device manufacturing method |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033512A (en) * | 2000-07-13 | 2002-01-31 | Nichia Chem Ind Ltd | Nitride semiconductor light emitting diode |
| JP4026312B2 (en) * | 2000-10-20 | 2007-12-26 | 富士電機ホールディングス株式会社 | Silicon carbide semiconductor Schottky diode and method for manufacturing the same |
| JP4026339B2 (en) * | 2001-09-06 | 2007-12-26 | 豊田合成株式会社 | SiC electrode and manufacturing method thereof |
| JP4290358B2 (en) * | 2001-10-12 | 2009-07-01 | 住友電気工業株式会社 | Manufacturing method of semiconductor light emitting device |
| JP2003142691A (en) * | 2001-11-07 | 2003-05-16 | Sanken Electric Co Ltd | Semiconductor device and manufacturing method thereof |
| JP4177048B2 (en) * | 2001-11-27 | 2008-11-05 | 古河電気工業株式会社 | Power converter and GaN-based semiconductor device used therefor |
| JP3926271B2 (en) * | 2002-01-10 | 2007-06-06 | シャープ株式会社 | Group III nitride semiconductor laser device and method of manufacturing the same |
| JP4119148B2 (en) * | 2002-04-02 | 2008-07-16 | 株式会社東芝 | diode |
| JP4056481B2 (en) * | 2003-02-07 | 2008-03-05 | 三洋電機株式会社 | Semiconductor device and manufacturing method thereof |
| JP4066946B2 (en) * | 2003-12-18 | 2008-03-26 | 日産自動車株式会社 | Semiconductor device |
-
2006
- 2006-01-05 JP JP2006000835A patent/JP4935075B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007184371A (en) | 2007-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4083866B2 (en) | Semiconductor laser element | |
| JP5061473B2 (en) | Nitride semiconductor devices | |
| US20210249839A1 (en) | Semiconductor Laser Diode | |
| US7755101B2 (en) | Semiconductor light emitting device | |
| JP2005229085A (en) | Nitride semiconductor light emitting element having improved ohmic contact and manufacturing method therefor | |
| JP2008182275A (en) | Nitride semiconductor light-emitting element | |
| JP4935075B2 (en) | Nitride semiconductor device with integrated electrode | |
| JP4015865B2 (en) | Manufacturing method of semiconductor device | |
| US20020153528A1 (en) | Semiconductor light emitting device and its manufacturing method | |
| JP2021036553A (en) | Nitride semiconductor light-emitting element and manufacturing method thereof | |
| JP4162560B2 (en) | Nitride semiconductor light emitting device | |
| JP2023176020A (en) | Semiconductor laser diode and method for producing semiconductor laser diode | |
| JP4470819B2 (en) | Optical element | |
| JP2000299528A (en) | Semiconductor laser and manufacture thereof | |
| JP2008288284A (en) | Semiconductor optical element and method of manufacturing the same | |
| JP2008277867A (en) | Manufacturing method of semiconductor light emitting element | |
| JP4961969B2 (en) | Method for fabricating Schottky barrier diode and semiconductor device having Schottky junction | |
| JP2007184644A (en) | Semiconductor device and method of manufacturing same | |
| WO2021172171A1 (en) | Laser element | |
| JP2020021883A (en) | Light-emitting element and manufacturing method of the same | |
| JP4118065B2 (en) | Nitride semiconductor laser device | |
| KR20150048475A (en) | Semiconductor device having enhanced esd characteristics and method of fabricating the same | |
| JP3801410B2 (en) | Semiconductor laser device and manufacturing method thereof | |
| JPH1041583A (en) | Semiconductor light-emitting device | |
| JP2005268725A (en) | Semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111122 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120124 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4935075 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |