JP2003142691A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、絶縁ゲート型半導体装置及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to an insulated gate semiconductor device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】絶縁ゲート型半導体装置、例えば、絶縁
ゲート型バイポーラトランジスタ（Insulated Gate Bip
olar Transistor：ＩＧＢＴ）は、バイポーラトランジ
スタの低飽和電圧特性を有するとともに、ＭＯＳのよう
にＩＣ等で容易にコントロールできることから、モータ
の制御やインバータ等のスイッチング用素子として用い
られている。図１１にＩＧＢＴの断面図を示す。2. Description of the Related Art Insulated gate semiconductor devices, such as insulated gate bipolar transistors
Olar Transistor (IGBT) is used as a switching element such as a motor control or an inverter because it has a low saturation voltage characteristic of a bipolar transistor and can be easily controlled by an IC or the like like a MOS. FIG. 11 shows a sectional view of the IGBT.
【０００３】図１１に示すように、ＩＧＢＴ５１は、コ
レクタ領域５２と、ドリフト領域５３と、ベース領域５
４と、エミッタ領域５５と、ゲート電極５６と、エミッ
タ電極５７と、コレクタ電極５８と、を備えている。As shown in FIG. 11, the IGBT 51 includes a collector region 52, a drift region 53, and a base region 5.
4, an emitter region 55, a gate electrode 56, an emitter electrode 57, and a collector electrode 58.
【０００４】コレクタ領域５２は、ｐ＋型の半導体基板
から構成されている。ドリフト領域５３は、ｎ型の半導
体領域からなり、コレクタ領域５２上に形成されてい
る。ベース領域５４は、ｐ型の半導体領域からなり、ド
リフト領域５３の上面の所定の領域に形成されている。
エミッタ領域５５は、ｎ＋型の半導体領域からなり、ベ
ース領域５４の表面の所定の領域に形成されている。ゲ
ート電極５６は導電性材料から構成され、ドリフト領域
５３とエミッタ領域５５とに挟まれたベース領域５４の
表面近傍に形成されている。エミッタ電極５７は、アル
ミニウム合金等から構成され、ベース領域５４及びエミ
ッタ領域５５に電気的に接続されている。コレクタ電極
５８は、アルミニウム等の金属膜から構成され、コレク
タ領域５２に電気的に接続されている。The collector region 52 is composed of a p + type semiconductor substrate. The drift region 53 is made of an n-type semiconductor region and is formed on the collector region 52. The base region 54 is made of a p-type semiconductor region and is formed in a predetermined region on the upper surface of the drift region 53.
The emitter region 55 is made of an n + type semiconductor region, and is formed in a predetermined region on the surface of the base region 54. The gate electrode 56 is made of a conductive material and is formed near the surface of the base region 54 sandwiched between the drift region 53 and the emitter region 55. The emitter electrode 57 is made of an aluminum alloy or the like, and is electrically connected to the base region 54 and the emitter region 55. The collector electrode 58 is made of a metal film such as aluminum and is electrically connected to the collector region 52.
【０００５】このように、構成されたＩＧＢＴ５１は、
エミッタ領域５５とコレクタ領域５２との間に順バイア
スとなる電圧、すなわち、コレクタ領域５２側の電位が
エミッタ領域５５より高く、ゲート電極５６とエミッタ
領域５５との間にゲート電極５６側の電位が高くなる電
圧が印加されると、ゲート電極５６の下方のベース領域
５４の表面にチャネルが形成され、エミッタ領域５５か
らチャネルを通じてドリフト領域５３に電子が注入され
る。注入された電子はドリフト領域５３とコレクタ領域
５２との界面近傍のポテンシャルの谷間に蓄積され、こ
の結果、コレクタ領域５２の正孔（ホール）に対する電
位障壁が低くなり、コレクタ領域５２からドリフト領域
５３にホールが注入される。注入されたホールはエミッ
タ領域５５からの電子の注入をさらに促進し、ＩＧＢＴ
５１がターンオンする。The IGBT 51 thus constructed is
A forward bias voltage between the emitter region 55 and the collector region 52, that is, the potential on the collector region 52 side is higher than that on the emitter region 55, and the potential on the gate electrode 56 side is between the gate electrode 56 and the emitter region 55. When a high voltage is applied, a channel is formed on the surface of the base region 54 below the gate electrode 56, and electrons are injected from the emitter region 55 into the drift region 53 through the channel. The injected electrons are accumulated in the potential valley near the interface between the drift region 53 and the collector region 52, and as a result, the potential barrier against holes in the collector region 52 is lowered, and the collector region 52 moves toward the drift region 53. Holes are injected into. The injected holes further promote the injection of electrons from the emitter region 55, and the IGBT
51 turns on.
【０００６】[0006]
【発明が解決しようとする課題】ＩＧＢＴ５１のオン動
作時には、ベース領域５４を移動するホールにより流れ
るホール電流がベース抵抗によってベース領域５４の横
方向に電位差が生じる。この電位差がエミッタ領域５５
とベース領域５４との界面に形成されるｐｎ接合の順方
位電圧よりも大きい場合、エミッタ領域５５とベース領
域５４とドリフト領域５３とによって形成される寄生ｎ
ｐｎトランジスタが動作して通電状態となり、ベース領
域５４とエミッタ領域５５との間に局所的な順バイアス
が発生する。この順バイアスによりエミッタ領域５５か
らベース領域５４に電子が注入されると、エミッタ領域
５５とベース領域５４とドリフト領域５３とコレクタ領
域５２とによって形成されるｎｐｎｐ寄生サイリスタが
動作して大電流が流れ続け、ゲート電極５６による制御
が不能となる、ラッチアップが生じてしまう。When the IGBT 51 is turned on, a hole current flowing through holes moving in the base region 54 causes a potential difference in the lateral direction of the base region 54 due to the base resistance. This potential difference causes the emitter region 55
And the base region 54, the parasitic n formed by the emitter region 55, the base region 54, and the drift region 53 is larger than the forward direction voltage of the pn junction formed at the interface between
The pn transistor operates and becomes conductive, and a local forward bias is generated between the base region 54 and the emitter region 55. When electrons are injected from the emitter region 55 to the base region 54 by this forward bias, the npnp parasitic thyristor formed by the emitter region 55, the base region 54, the drift region 53, and the collector region 52 operates and a large current flows. Continuing, latch-up occurs in which control by the gate electrode 56 becomes impossible.
【０００７】このようなラッチアップの原因となるホー
ル電流は、一般に不純物濃度が高いところを流れやす
い。図１２にベース領域５４付近のホール電流の流れを
示す。図１２に示すように、ホール電流は、ベース領域
５４の表面付近からベース領域５４とエミッタ領域５５
との接合部に沿うように流れる。これは、通常の拡散プ
ロセスでは、ベース領域５４の表面付近の不純物濃度
を、例えば、１×１０１７ｃｍ−３とすると、ベース領
域５４の底部の不純物濃度が１×１０１４ｃｍ−３程度
にまで低下するからである。このため、ホール電流の電
流密度が高くなり、電圧降下が大きくなってしまう。し
たがって、ベース領域５４とエミッタ領域５５との間に
局所的な順バイアスが発生しやすく、ラッチアップが生
じてしまう。The hole current that causes such latch-up generally tends to flow where the impurity concentration is high. FIG. 12 shows the flow of hole current near the base region 54. As shown in FIG. 12, the hole current flows from the vicinity of the surface of the base region 54 to the base region 54 and the emitter region 55.
Flows along the joint with. In an ordinary diffusion process, if the impurity concentration near the surface of the base region 54 is, for example, 1 × 10 17 cm −3 , the impurity concentration at the bottom of the base region 54 becomes about 1 × 10 14 cm −3 . Because it will decrease. For this reason, the current density of the hole current becomes high and the voltage drop becomes large. Therefore, a local forward bias is likely to occur between the base region 54 and the emitter region 55, which causes latch-up.
【０００８】本発明は、上記問題に鑑みてなされたもの
であり、ラッチアップを防止することができる半導体装
置及びその製造方法を提供することを目的とする。ま
た、本発明は、ホール電流を分散させることができる半
導体装置及びその製造方法を提供することを目的とす
る。The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of preventing latch-up and a manufacturing method thereof. Another object of the present invention is to provide a semiconductor device that can disperse a hole current and a manufacturing method thereof.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかる半導体装置は、第１
導電型の半導体領域からなる第１半導体領域と、前記第
１半導体領域の一方の主面の所定の領域に形成され、第
２導電型の半導体領域からなる第２半導体領域と、前記
第２半導体領域表面の所定の領域に形成され、第１導電
型の半導体領域からなる第３半導体領域と、前記第１半
導体領域の他方の主面に形成された第４半導体領域と、
前記第１半導体領域と前記第３半導体領域とに挟まれた
前記第２半導体領域の表面近傍に形成されたゲート電極
と、前記第２半導体領域及び前記第３半導体領域に電気
的に接続された第１電極と、前記第４半導体領域に電気
的に接続された第２電極と、を備え、前記第２半導体領
域には、その内部に、周囲より不純物濃度の高い第２導
電型の半導体領域からなる高濃度半導体領域が形成され
ている、ことを特徴とする。In order to achieve the above object, the semiconductor device according to the first aspect of the present invention is
A first semiconductor region formed of a conductivity type semiconductor region; a second semiconductor region formed of a second conductivity type semiconductor region formed in a predetermined region on one main surface of the first semiconductor region; A third semiconductor region formed in a predetermined region on the region surface and formed of a first conductivity type semiconductor region; and a fourth semiconductor region formed on the other main surface of the first semiconductor region,
A gate electrode formed near the surface of the second semiconductor region sandwiched between the first semiconductor region and the third semiconductor region, and electrically connected to the second semiconductor region and the third semiconductor region. A second conductive type semiconductor region having a first electrode and a second electrode electrically connected to the fourth semiconductor region, the second semiconductor region having a higher impurity concentration than the surroundings inside the second semiconductor region. And a high-concentration semiconductor region made of is formed.
【００１０】この構成によれば、第２半導体領域の内部
には、周囲より不純物濃度の高い第２導電型の半導体領
域からなる高濃度半導体領域が形成されている。このた
め、第２半導体領域を流れるホール電流の一部が高濃度
半導体領域を流れることによりホール電流が分散され、
ホール電流の電流密度が低下し、電圧降下が少なくな
る。したがって、第２半導体領域と第３半導体領域との
間に局所的な順バイアスが発生しにくくなり、ラッチア
ップを防止することができる。According to this structure, the high-concentration semiconductor region including the second-conductivity-type semiconductor region having a higher impurity concentration than the surroundings is formed inside the second semiconductor region. Therefore, part of the hole current flowing through the second semiconductor region flows through the high-concentration semiconductor region, so that the hole current is dispersed,
The current density of the Hall current is reduced and the voltage drop is reduced. Therefore, local forward bias is less likely to occur between the second semiconductor region and the third semiconductor region, and latch-up can be prevented.
【００１１】前記高濃度半導体領域は、前記第２半導体
領域の表面不純物濃度と同程度の不純物濃度に形成され
ていることが好ましい。この場合、第２半導体領域を流
れるホール電流の一部が高濃度半導体領域を流れやすく
なり、ホール電流の電流密度が低下しやすくなる。It is preferable that the high-concentration semiconductor region is formed to have an impurity concentration approximately equal to the surface impurity concentration of the second semiconductor region. In this case, part of the hole current flowing through the second semiconductor region easily flows through the high-concentration semiconductor region, and the current density of the hole current tends to decrease.
【００１２】前記高濃度半導体領域は、前記第２半導体
領域の表面から離れた位置に形成されていることが好ま
しい。第２半導体領域の表面から離れた位置に形成され
ることにより、ホール電流が分散しやすくなるためであ
る。かかる位置としては、例えば、第２半導体領域の下
端近傍がある。この場合、ホール電流が分散しやすく、
ホール電流の電流密度が低下しやすくなる。さらに、ホ
ール電流が第３半導体領域との界面近傍を流れる距離が
短くなるので、第２半導体領域と第３半導体領域との間
に局所的な順バイアスが発生しにくくなり、ラッチアッ
プを防止することができる。The high-concentration semiconductor region is preferably formed at a position away from the surface of the second semiconductor region. This is because the hole current is likely to be dispersed by being formed at a position away from the surface of the second semiconductor region. Such a position is, for example, near the lower end of the second semiconductor region. In this case, the Hall current is easily dispersed,
The current density of the hole current tends to decrease. Furthermore, since the distance that the hole current flows near the interface with the third semiconductor region becomes short, local forward bias is less likely to occur between the second semiconductor region and the third semiconductor region, and latch-up is prevented. be able to.
【００１３】この発明の第２の観点にかかる半導体装置
の製造方法は、半導体基板の一方の主面にエピタキシャ
ル成長法により、第１導電型の第１半導体領域を形成す
る工程と、前記第１半導体領域に絶縁膜を介して導電体
を形成した後、該導電体をパターニングしてゲート電極
を形成する工程と、前記第１半導体領域に、第２導電型
の不純物を選択的に導入して第２導電型の第２半導体領
域を形成する工程と、前記第２半導体領域に、第２導電
型の不純物を選択的に導入して、前記第２半導体領域の
内部に、周囲より不純物濃度の高い高濃度半導体領域を
形成する工程と、前記第２半導体領域に、第１導電型の
不純物を選択的に導入して第１導電型の第３半導体領域
を形成する工程と、前記第２半導体領域及び前記第３半
導体領域に電気的に接続された第１電極を形成する工程
と、半導体基板の他方の主面に電気的に接続された第２
電極を形成する工程と、を備える、ことを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, which comprises a step of forming a first semiconductor region of a first conductivity type on one main surface of a semiconductor substrate by an epitaxial growth method, and the first semiconductor. Forming a gate electrode by patterning the conductor in the region through an insulating film, and selectively introducing a second conductivity type impurity into the first semiconductor region to form a gate electrode. A step of forming a second conductivity type second semiconductor region; and a step of selectively introducing a second conductivity type impurity into the second semiconductor region so that the second semiconductor region has a higher impurity concentration than the surroundings. Forming a high-concentration semiconductor region; forming a third semiconductor region of the first conductivity type by selectively introducing an impurity of the first conductivity type into the second semiconductor region; And electrically in the third semiconductor region Forming a first electrode connected a second electrically connected to the other main surface of the semiconductor substrate
And a step of forming an electrode.
【００１４】この構成によれば、第２半導体領域の内部
に、周囲より不純物濃度の高い第２導電型の高濃度半導
体領域が形成される。このため、第２半導体領域を流れ
るホール電流の一部が高濃度半導体領域を流れることに
よりホール電流が分散され、ホール電流の電流密度が低
下し、電圧降下が少なくなる。したがって、第２半導体
領域と第３半導体領域との間に局所的な順バイアスが発
生しにくくなり、ラッチアップを防止することができ
る。According to this structure, the second-conductivity-type high-concentration semiconductor region having a higher impurity concentration than the surroundings is formed inside the second semiconductor region. Therefore, a part of the hole current flowing through the second semiconductor region flows through the high-concentration semiconductor region, whereby the hole current is dispersed, the current density of the hole current is reduced, and the voltage drop is reduced. Therefore, local forward bias is less likely to occur between the second semiconductor region and the third semiconductor region, and latch-up can be prevented.
【００１５】前記高濃度半導体領域を形成する工程で
は、加速電圧を高く設定して前記第２半導体領域の下端
近傍に不純物を導入することが好ましい。この場合、第
２半導体領域の下端近傍に高濃度半導体領域が形成され
る。このため、ホール電流の電流密度が低下しやすくな
る。さらに、ホール電流が第３半導体領域を流れる距離
が短くなるので、第２半導体領域と第３半導体領域との
間に局所的な順バイアスが発生しにくくなり、ラッチア
ップを防止することができる。In the step of forming the high-concentration semiconductor region, it is preferable that the acceleration voltage is set high and impurities are introduced near the lower end of the second semiconductor region. In this case, the high-concentration semiconductor region is formed near the lower end of the second semiconductor region. Therefore, the current density of the hole current is likely to decrease. Furthermore, since the distance that the hole current flows through the third semiconductor region is shortened, local forward bias is less likely to occur between the second semiconductor region and the third semiconductor region, and latch-up can be prevented.
【００１６】[0016]
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法について、絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）の場合を例にして説明する。図１は本
実施の形態のＩＧＢＴの断面図である。図２はＩＧＢＴ
の平面図である。なお、図２では、ＩＧＢＴのベース領
域及びエミッタ領域等の形状を説明するために、電極及
び絶縁膜が形成されていない状態を示している。BEST MODE FOR CARRYING OUT THE INVENTION A semiconductor device and a method of manufacturing the same according to the present invention will be described below by taking an insulated gate bipolar transistor (IGBT) as an example. FIG. 1 is a cross-sectional view of the IGBT of this embodiment. Figure 2 is an IGBT
FIG. Note that FIG. 2 shows a state in which electrodes and insulating films are not formed in order to explain the shapes of the base region, the emitter region, and the like of the IGBT.
【００１７】図１に示すように、ＩＧＢＴ１は、第４半
導体領域としてのコレクタ領域２と、第１半導体領域と
してのドリフト領域３と、第２半導体領域としてのベー
ス領域４と、第３半導体領域としてのエミッタ領域５
と、ゲート絶縁膜６と、ゲート電極７と、層間絶縁膜８
と、第１電極としてのエミッタ電極９と、第２電極とし
てのコレクタ電極１０と、を備えている。As shown in FIG. 1, the IGBT 1 includes a collector region 2 as a fourth semiconductor region, a drift region 3 as a first semiconductor region, a base region 4 as a second semiconductor region, and a third semiconductor region. Region 5 as
, Gate insulating film 6, gate electrode 7, and interlayer insulating film 8
And an emitter electrode 9 as a first electrode and a collector electrode 10 as a second electrode.
【００１８】コレクタ領域２は、第２導電型、例えば、
ｐ＋型のシリコン基板から構成されている。コレクタ領
域２は、１×１０１８ｃｍ−３〜８×１０１９ｃｍ−３
程度の不純物濃度で、５０μｍ〜７００μｍ程度の厚さ
に形成されている。The collector region 2 has a second conductivity type, for example,
It is composed of a p + type silicon substrate. The collector region 2 has a size of 1 × 10 18 cm −3 to 8 × 10 19 cm −3.
The impurity concentration is about 50 μm to 700 μm.
【００１９】ドリフト領域３は、コレクタ領域２の一方
の主面、例えば、上面に形成されている。ドリフト領域
３は、第２導電型、例えば、ｎ型のエピタキシャル層か
らなり、コレクタ領域２上にｎ型の不純物が導入された
ｎ型の半導体層をエピタキシャル成長させることにより
形成されている。ドリフト領域３は、１×１０１３ｃｍ
−３〜１×１０１６ｃｍ−３程度の不純物濃度で、１０
μｍ〜２００μｍ程度の厚さに形成されている。The drift region 3 is formed on one main surface of the collector region 2, for example, the upper surface. The drift region 3 is formed of an epitaxial layer of the second conductivity type, for example, an n type, and is formed by epitaxially growing an n type semiconductor layer in which an n type impurity is introduced on the collector region 2. The drift region 3 is 1 × 10 13 cm
−3 to 1 × 10 16 cm −3 at an impurity concentration of about 10
It is formed with a thickness of about μm to 200 μm.
【００２０】ベース領域４は、ドリフト領域３の上面の
所定の領域に形成されている。ベース領域４は、図２に
示すように、ストライプ状に形成されている。ベース領
域４は、第１導電型、例えば、ｐ型の不純物が導入され
たｐ型の半導体領域から構成されている。ベース領域４
は、その表面不純物濃度（ベース領域４の上面での不純
物濃度）が５×１０１６ｃｍ−３〜１×１０１８ｃｍ
−３程度に形成されている。このベース領域４は、通常
の拡散プロセスにより形成されている。このため、ベー
ス領域４の底部での不純物濃度は、例えば、１×１０
１４ｃｍ−３程度のように低くなる。また、ベース領域
４は、１μｍ〜５μｍ程度の厚さ（拡散深さ）に形成さ
れている。The base region 4 is formed in a predetermined region on the upper surface of the drift region 3. The base region 4 is formed in a stripe shape as shown in FIG. The base region 4 is composed of a p-type semiconductor region having a first conductivity type, for example, p-type impurities introduced therein. Base area 4
Has a surface impurity concentration (impurity concentration on the upper surface of the base region 4) of 5 × 10 16 cm −3 to 1 × 10 18 cm.
It is formed in about -3 . This base region 4 is formed by a normal diffusion process. Therefore, the impurity concentration at the bottom of the base region 4 is, for example, 1 × 10.
It is as low as 14 cm −3 . The base region 4 is formed to have a thickness (diffusion depth) of about 1 μm to 5 μm.
【００２１】ベース領域４の内部には、高濃度半導体領
域としての高濃度領域１１が形成されている。高濃度領
域１１は、ベース領域４と同じ第１導電型、例えば、ｐ
型の不純物が導入されたｐ型の半導体領域から構成され
ている。高濃度領域１１の不純物濃度は、周囲（ベース
領域４）の不純物濃度よりも高く設定されている。これ
は、高濃度領域１１の不純物濃度を、周囲（ベース領域
４）の不純物濃度よりも高くすることにより、ホール電
流の一部が高濃度領域１１に流れやすくなり、ホール電
流が分散されやすくなるためである。本実施の形態で
は、高濃度領域１１は、ベース領域４で不純物濃度が最
も高い表面不純物濃度と同程度の不純物濃度である、１
×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度に形成
されている。Inside the base region 4, a high concentration region 11 as a high concentration semiconductor region is formed. The high concentration region 11 has the same first conductivity type as the base region 4, for example, p
It is composed of a p-type semiconductor region into which a p-type impurity is introduced. The impurity concentration of the high concentration region 11 is set higher than the impurity concentration of the surrounding (base region 4). This is because by making the impurity concentration of the high concentration region 11 higher than the impurity concentration of the periphery (base region 4), a part of the hole current easily flows into the high concentration region 11 and the hole current is easily dispersed. This is because. In the present embodiment, the high-concentration region 11 has the same impurity concentration as the surface impurity concentration having the highest impurity concentration in the base region 4, 1
It is formed at about x10 16 cm -3 to 1x10 18 cm -3 .
【００２２】高濃度領域１１は、ホール電流が分散可能
な位置、すなわち、ホール電流の一部が高濃度領域１１
を流れることによってホール電流が分散するような位置
に形成されている。本実施の形態では、高濃度領域１１
は、ベース領域４の形状に対応したストライプ状に形成
され、ベース領域４の各側部近傍にそれぞれ配置されて
いる。このため、各ベース領域４の内部には、それぞれ
２つの高濃度領域１１が配置されている。このように、
ベース領域４の側部近傍に高濃度領域１１を配置したの
は、ホール電流がベース領域４の側方からベース領域４
の内部に流れるためである。The high-concentration region 11 has a position where the hole current can be dispersed, that is, a part of the hole current is high-concentration region 11.
Is formed at a position where the hole current is dispersed by flowing through the. In this embodiment, the high concentration region 11
Are formed in a stripe shape corresponding to the shape of the base region 4, and are arranged in the vicinity of each side portion of the base region 4. Therefore, two high-concentration regions 11 are arranged inside each base region 4. in this way,
The high-concentration region 11 is arranged near the side portion of the base region 4 because the hole current flows from the side of the base region 4 to the base region 4.
This is because it flows inside.
【００２３】この高濃度領域１１は、ベース領域４で不
純物濃度が最も高い表面（上面）から離れた位置、例え
ば、ベース領域４の下端近傍に形成されていることが好
ましい。ベース領域４の下端近傍に高濃度領域１１を形
成すると、ホール電流の一部が高濃度領域１１に流れる
ことにより、ホール電流が分散されやすくなるためであ
る。また、ホール電流がエミッタ領域５周辺を流れる距
離が短くなるので、エミッタ領域５とベース領域４との
間で発生する局所的な順バイアスが緩和されるためであ
る。本実施の形態では、高濃度領域１１をベース領域４
の下端近傍に形成した。The high-concentration region 11 is preferably formed at a position distant from the surface (upper surface) having the highest impurity concentration in the base region 4, for example, near the lower end of the base region 4. This is because when the high-concentration region 11 is formed near the lower end of the base region 4, a part of the hole current flows into the high-concentration region 11, so that the hole current is easily dispersed. Also, since the distance that the hole current flows around the emitter region 5 becomes short, the local forward bias generated between the emitter region 5 and the base region 4 is alleviated. In the present embodiment, the high-concentration region 11 is used as the base region 4
Was formed near the lower end of the.
【００２４】エミッタ領域５は、ベース領域４の上面の
所定の領域に形成されている。エミッタ領域５は、図２
に示すように、ストライプ状に２つ形成されている。エ
ミッタ領域５は、第２導電型、例えば、ｎ型の不純物が
導入されたｎ＋型の半導体領域から構成されている。エ
ミッタ領域５は、１×１０１９ｃｍ−３〜２×１０２ ０
ｃｍ−３程度の不純物濃度で、０．１μｍ〜１μｍ程度
の厚さ（拡散深さ）に形成されている。The emitter region 5 is formed in a predetermined region on the upper surface of the base region 4. The emitter region 5 is shown in FIG.
As shown in FIG. 2, two stripes are formed. The emitter region 5 is composed of a semiconductor region of the second conductivity type, for example, an n + type semiconductor into which an n type impurity is introduced. The emitter region 5, 1 × 10 19 cm -3 ~2 × 10 2 0
The impurity concentration is about cm −3 and the thickness (diffusion depth) is about 0.1 μm to 1 μm.
【００２５】ゲート絶縁膜６は、ドリフト領域３とエミ
ッタ領域５とに挟まれたベース領域４の表面近傍（チャ
ネル形成領域）と対向するように、ベース領域４上に形
成されている。ゲート絶縁膜６は、例えば、シリコン酸
化膜から形成されている。The gate insulating film 6 is formed on the base region 4 so as to face the vicinity of the surface (channel forming region) of the base region 4 sandwiched between the drift region 3 and the emitter region 5. The gate insulating film 6 is formed of, for example, a silicon oxide film.
【００２６】ゲート電極７はゲート絶縁膜６上に形成さ
れている。ゲート電極７は、ポリシリコン、金属等の導
体膜から構成され、ＣＶＤ（Chemical Vapor Depositio
n）等により形成されている。そして、ゲート電極７に
所定の電圧（ゲート電圧）が印加されると、ベース領域
４にはチャネルが形成され、エミッタ領域５からドリフ
ト領域３に電流が流れる。The gate electrode 7 is formed on the gate insulating film 6. The gate electrode 7 is made of a conductive film such as polysilicon or metal, and is formed by CVD (Chemical Vapor Depositio).
n) and the like. When a predetermined voltage (gate voltage) is applied to the gate electrode 7, a channel is formed in the base region 4 and a current flows from the emitter region 5 to the drift region 3.
【００２７】層間絶縁膜８は、ゲート電極７の上部及び
側部を覆うように形成されている。層間絶縁膜８は、例
えば、ボロン（Ｂ）とリン（Ｐ）を高濃度に含むＢＰＳ
Ｇ膜から形成されている。The interlayer insulating film 8 is formed so as to cover the upper portion and side portions of the gate electrode 7. The interlayer insulating film 8 is formed of, for example, BPS containing boron (B) and phosphorus (P) in high concentration.
It is formed of a G film.
【００２８】エミッタ電極９は、層間絶縁膜８、ベース
領域４、及びエミッタ領域５上に形成されている。エミ
ッタ電極９は、ベース領域４及びエミッタ領域５と電気
的に接続されている。エミッタ電極９は、導電性材料、
例えば、アルミニウム合金から構成され、例えば、真空
蒸着法等により形成されている。The emitter electrode 9 is formed on the interlayer insulating film 8, the base region 4 and the emitter region 5. The emitter electrode 9 is electrically connected to the base region 4 and the emitter region 5. The emitter electrode 9 is made of a conductive material,
For example, it is made of an aluminum alloy and is formed by, for example, a vacuum vapor deposition method or the like.
【００２９】コレクタ電極１０は、コレクタ領域２の他
方の主面、例えば、下面に形成されている。コレクタ電
極１０は、アルミニウム等の金属膜から構成され、例え
ば、真空蒸着法等により形成されている。The collector electrode 10 is formed on the other main surface of the collector region 2, for example, the lower surface. The collector electrode 10 is made of a metal film such as aluminum and is formed by, for example, a vacuum vapor deposition method or the like.
【００３０】以上のように構成されたＩＧＢＴ１によれ
ば、ベース領域４の内部に高濃度領域１１が形成されて
いるので、ホール電流が分散されやすくなる。図３にベ
ース領域４付近のホール電流の流れを示す。図３に示す
ように、ベース領域４を流れるホール電流は、その一部
が高濃度領域１１を介してベース領域４とエミッタ領域
５との接合部に向かって流れる。これは、ホール電流が
不純物濃度が高いところを流れやすいためである。この
ため、ホール電流が分散されやすくなり、ホール電流の
電流密度が低下し、電圧降下が少なくなる。したがっ
て、ベース領域４とエミッタ領域５との間で発生する局
所的な順バイアスが緩和され、ラッチアップを防止する
ことができる。なお、チャネルが形成されるベース領域
４の表面付近の構造は従来の構造と変わらないため、し
きい電圧のようなＩＧＢＴ１の重要な電気特性に悪影響
を与えない。According to the IGBT 1 constructed as described above, since the high concentration region 11 is formed inside the base region 4, the hole current is easily dispersed. FIG. 3 shows the flow of the Hall current near the base region 4. As shown in FIG. 3, part of the hole current flowing through the base region 4 flows toward the junction between the base region 4 and the emitter region 5 through the high concentration region 11. This is because the hole current easily flows where the impurity concentration is high. Therefore, the hole current is easily dispersed, the current density of the hole current is reduced, and the voltage drop is reduced. Therefore, the local forward bias generated between the base region 4 and the emitter region 5 is relaxed, and the latch-up can be prevented. Since the structure near the surface of the base region 4 where the channel is formed is the same as the conventional structure, it does not adversely affect important electrical characteristics of the IGBT 1 such as the threshold voltage.
【００３１】次に、ＩＧＢＴ１の製造方法について説明
する。Next, a method of manufacturing the IGBT 1 will be described.
【００３２】まず、ｐ＋型のシリコン基板（コレクタ領
域２）を用意し、図４（ａ）に示すように、コレクタ領
域２上に、一般的な気相エピタキシャル成長法により、
ｎ型のエピタキシャル成長層（ドリフト領域３）を形成
する。First, a p + type silicon substrate (collector region 2) is prepared, and as shown in FIG. 4A, the collector region 2 is formed on the collector region 2 by a general vapor phase epitaxial growth method.
An n-type epitaxial growth layer (drift region 3) is formed.
【００３３】次に、ドリフト領域３上の全面に絶縁膜を
形成する。絶縁膜は、例えば、一般的な熱酸化法により
形成されたシリコン酸化膜から構成される。さらに、絶
縁膜上に、ＣＶＤ法によりポリシリコン膜を形成する。
なお、ＣＶＤ法では、例えば、成膜用ガス中に不純物を
導入し、不純物が添加されたポリシリコン膜を形成す
る。これにより、ポリシリコン膜に所望の導電性が付与
される。そして、図４（ｂ）に示すように、絶縁膜及び
ポリシリコン膜を、一般的なフォトリソグラフィ工程に
よりパターニングし、絶縁膜及びポリシリコン膜を貫通
する開孔２１を形成する。これにより、ゲート絶縁膜６
およびゲート電極７が形成される。Next, an insulating film is formed on the entire surface of the drift region 3. The insulating film is composed of, for example, a silicon oxide film formed by a general thermal oxidation method. Further, a polysilicon film is formed on the insulating film by the CVD method.
In the CVD method, for example, impurities are introduced into the film forming gas to form a polysilicon film to which the impurities have been added. As a result, desired conductivity is imparted to the polysilicon film. Then, as shown in FIG. 4B, the insulating film and the polysilicon film are patterned by a general photolithography process to form an opening 21 penetrating the insulating film and the polysilicon film. As a result, the gate insulating film 6
And the gate electrode 7 is formed.
【００３４】続いて、ゲート絶縁膜６およびゲート電極
７をマスクとして、ｐ型の不純物、例えば、ボロン
（Ｂ）をドリフト領域３の露出面（開孔２１の内側）に
選択的に導入（イオン注入）する。さらに、基板を所定
時間熱拡散させ、イオン注入されたｐ型不純物を活性化
することにより、ベース領域４を形成する。Then, using the gate insulating film 6 and the gate electrode 7 as a mask, p-type impurities such as boron (B) are selectively introduced into the exposed surface (inside the opening 21) of the drift region 3 (ion). inject. Furthermore, the base region 4 is formed by thermally diffusing the substrate for a predetermined time and activating the ion-implanted p-type impurities.
【００３５】次に、図５（ｃ）に示すように、ゲート電
極７を一般的なフォトリソグラフィ工程によりパターニ
ングし、ゲート電極７を貫通する開孔２２を形成する。Next, as shown in FIG. 5C, the gate electrode 7 is patterned by a general photolithography process to form an opening 22 penetrating the gate electrode 7.
【００３６】続いて、図５（ｄ）に示すように、ゲート
電極７及びベース領域４上に、開孔２３を有するレジス
トパターン２４を形成する。ここで、レジストパターン
２４の開孔２３をゲート電極７の開孔２２に対応する位
置に形成する。Subsequently, as shown in FIG. 5D, a resist pattern 24 having an opening 23 is formed on the gate electrode 7 and the base region 4. Here, the opening 23 of the resist pattern 24 is formed at a position corresponding to the opening 22 of the gate electrode 7.
【００３７】次に、レジストパターン２４をマスクとし
て、ｐ型の不純物、例えば、ボロン（Ｂ）を開孔２２
（開孔２３の内側）に選択的に導入（イオン注入）す
る。これにより、ベース領域４の内部にイオン注入領域
２５が形成される。ここで、イオン注入領域２５（高濃
度領域１１）を形成するボロンのイオン注入は、加速電
圧を高く設定することが好ましい。加速電圧を高く設定
することにより、ベース領域４の内部のより深い位置
（ベース領域４の下端近傍）にボロンが注入されるため
である。なお、不純物注入後に、形成されたイオン注入
領域２５に熱処理を行ってｐ型不純物を活性化すること
により、高濃度領域１１を形成してもよい。Next, using the resist pattern 24 as a mask, a p-type impurity such as boron (B) is formed in the opening 22.
It is selectively introduced (ion implantation) into (inside the opening 23). As a result, the ion-implanted region 25 is formed inside the base region 4. Here, in the ion implantation of boron that forms the ion implantation region 25 (high-concentration region 11), it is preferable to set a high acceleration voltage. This is because by setting the acceleration voltage high, boron is injected into a deeper position inside the base region 4 (in the vicinity of the lower end of the base region 4). After the impurity implantation, the formed ion-implanted region 25 may be subjected to heat treatment to activate the p-type impurities to form the high concentration region 11.
【００３８】続いて、レジストパターン２４を、例え
ば、アッシングにより除去した後、図５（ｅ）に示すよ
うに、ゲート電極７及びベース領域４上に、ＣＶＤ法に
よりポリシリコン膜２６を形成する。そして、図６
（ｆ）に示すように、ゲート電極７の開孔２２近傍のポ
リシリコン膜２６を残し、例えば、エッチングによりポ
リシリコン膜２６を除去する。なお、以下の説明におい
ては、残したポリシリコン膜２６をゲート電極７に含め
て説明する。Subsequently, the resist pattern 24 is removed by, for example, ashing, and then a polysilicon film 26 is formed on the gate electrode 7 and the base region 4 by the CVD method, as shown in FIG. And FIG.
As shown in (f), the polysilicon film 26 in the vicinity of the opening 22 of the gate electrode 7 is left, and the polysilicon film 26 is removed by etching, for example. In the following description, the remaining polysilicon film 26 is included in the gate electrode 7 for description.
【００３９】次に、ベース領域４及びゲート電極７上
に、一般的なＣＶＤ法によりシリコン酸化膜２７を形成
する。続いて、図６（ｇ）に示すように、一般的なフォ
トリソグラフィ工程によりシリコン酸化膜２７をパター
ニングする。Next, a silicon oxide film 27 is formed on the base region 4 and the gate electrode 7 by a general CVD method. Subsequently, as shown in FIG. 6G, the silicon oxide film 27 is patterned by a general photolithography process.
【００４０】次に、シリコン酸化膜２７をマスクとし
て、ｎ型の不純物、例えば、リン（Ｐ）を導入（イオン
注入）する。さらに、熱処理を行い、イオン注入された
ｎ型の不純物を活性化することにより、ベース領域４の
表面にエミッタ領域５を形成する。また、この熱処理に
より、イオン注入領域２５のｐ型不純物も活性化され、
高濃度領域１１が形成される。Next, using the silicon oxide film 27 as a mask, an n-type impurity such as phosphorus (P) is introduced (ion implantation). Further, heat treatment is performed to activate the ion-implanted n-type impurities, thereby forming the emitter region 5 on the surface of the base region 4. Further, this heat treatment also activates the p-type impurities in the ion implantation region 25,
The high concentration region 11 is formed.
【００４１】続いて、図６（ｈ）に示すように、例え
ば、エッチングによりシリコン酸化膜２７を除去する。
次に、図７（ｉ）に示すように、ゲート絶縁膜６および
ゲート電極７の上面及び側面を覆うように、一般的なＣ
ＶＤ法及びフォトリソグラフィ工程によるパターニング
により、例えば、ＢＰＳＧ膜からなる層間絶縁膜８を形
成する。Subsequently, as shown in FIG. 6H, the silicon oxide film 27 is removed by etching, for example.
Next, as shown in FIG. 7I, a general C is formed so as to cover the upper surface and the side surface of the gate insulating film 6 and the gate electrode 7.
The interlayer insulating film 8 made of, for example, a BPSG film is formed by patterning by the VD method and the photolithography process.
【００４２】続いて、図７（ｊ）に示すように、層間絶
縁膜８、ベース領域４及びエミッタ領域５上に、真空蒸
着法等により、導電性材料、例えば、アルミニウム合金
からなるエミッタ電極９を形成する。これにより、ベー
ス領域４及びエミッタ領域５に電気的に接続されたエミ
ッタ電極９が形成される。Subsequently, as shown in FIG. 7J, an emitter electrode 9 made of a conductive material, for example, an aluminum alloy, is formed on the interlayer insulating film 8, the base region 4 and the emitter region 5 by a vacuum deposition method or the like. To form. Thereby, the emitter electrode 9 electrically connected to the base region 4 and the emitter region 5 is formed.
【００４３】最後に、コレクタ領域２の下面に、真空蒸
着法等により、アルミニウム等の金属膜を形成する。こ
れにより、コレクタ領域２に電気的に接続されたコレク
タ電極１０が形成される。このコレクタ電極１０は、例
えば、ＴｉやＮｉ等の金属を積層したものであってもよ
い。このようにして、ＩＧＢＴ１が製造される。Finally, a metal film of aluminum or the like is formed on the lower surface of the collector region 2 by a vacuum vapor deposition method or the like. As a result, the collector electrode 10 electrically connected to the collector region 2 is formed. The collector electrode 10 may be, for example, a stack of metals such as Ti and Ni. In this way, the IGBT 1 is manufactured.
【００４４】以上説明したように、本実施の形態によれ
ば、ベース領域４の内部に高濃度領域１１が形成されて
いるので、ホール電流が分散される。このため、ホール
電流の電流密度が低下し、電圧降下が少なくなる。した
がって、ベース領域４とエミッタ領域５との間で発生す
る局所的な順バイアスが緩和され、ラッチアップが防止
される。As described above, according to the present embodiment, since the high concentration region 11 is formed inside the base region 4, the hole current is dispersed. Therefore, the current density of the Hall current is reduced, and the voltage drop is reduced. Therefore, the local forward bias generated between the base region 4 and the emitter region 5 is relaxed, and the latch-up is prevented.
【００４５】本実施の形態によれば、高濃度領域１１
を、ベース領域４の下端近傍に形成しているので、ホー
ル電流の一部が高濃度領域１１に流れることによってホ
ール電流が分散されやすくなる。また、ホール電流がエ
ミッタ領域５周辺を流れる距離が短くなり、エミッタ領
域５とベース領域４との間で発生する局所的な順バイア
スがさらに緩和される。According to the present embodiment, the high concentration region 11
Is formed in the vicinity of the lower end of the base region 4, part of the hole current flows into the high concentration region 11, so that the hole current is easily dispersed. In addition, the distance that the hole current flows around the emitter region 5 is shortened, and the local forward bias generated between the emitter region 5 and the base region 4 is further alleviated.
【００４６】なお、本発明は、上記の実施の形態に限ら
れず、種々の変形、応用が可能である。以下、本発明に
適用可能な他の実施の形態について説明する。The present invention is not limited to the above embodiment, but various modifications and applications are possible. Hereinafter, another embodiment applicable to the present invention will be described.
【００４７】上記実施の形態では、高濃度領域１１をベ
ース領域４の下端近傍に形成した場合を例に本発明を説
明したが、高濃度領域１１はホール電流が分散可能な位
置に形成すればよく、例えば、ベース領域４の厚さの中
央付近に形成してもよい。この場合にも、ホール電流が
分散される。ただし、高濃度領域１１をベース領域４の
表面付近に形成するとホール電流が分散しにくくなるこ
とから、ベース領域４の下部に高濃度領域１１を形成す
ることが好ましい。In the above embodiment, the present invention has been described by taking the case where the high concentration region 11 is formed in the vicinity of the lower end of the base region 4 as an example. However, if the high concentration region 11 is formed at a position where the hole current can be dispersed. Well, for example, it may be formed near the center of the thickness of the base region 4. Also in this case, the hole current is dispersed. However, if the high-concentration region 11 is formed near the surface of the base region 4, it is difficult to disperse the hole current. Therefore, it is preferable to form the high-concentration region 11 below the base region 4.
【００４８】上記実施の形態では、高濃度領域１１の不
純物濃度がベース領域４の表面不純物濃度と同程度の場
合を例に本発明を説明したが、高濃度領域１１の不純物
濃度は、その周囲（ベース領域４）の不純物濃度よりも
高く設定されていればよく、ベース領域４の表面不純物
濃度よりも低くてもよい。また、ベース領域４の表面不
純物濃度よりも高くてもよい。これらの場合にも、ホー
ル電流が分散され、ラッチアップを防止することができ
る。In the above-described embodiment, the present invention has been described by taking the case where the impurity concentration of the high concentration region 11 is approximately the same as the surface impurity concentration of the base region 4, but the impurity concentration of the high concentration region 11 is the same as that of the surrounding region. It may be set higher than the impurity concentration of the (base region 4), and may be lower than the surface impurity concentration of the base region 4. Further, it may be higher than the surface impurity concentration of the base region 4. Also in these cases, the hole current is dispersed, and latch-up can be prevented.
【００４９】上記実施の形態では、図６（ｆ）に示すよ
うに、ゲート電極７の開孔２２近傍のみを残し、エッチ
ングによりポリシリコン膜２６を除去した場合を例に本
発明を説明したが、例えば、エッチバックによりポリシ
リコン膜２６を除去してもよい。In the above embodiment, as shown in FIG. 6F, the present invention has been described by taking as an example the case where the polysilicon film 26 is removed by etching, leaving only the vicinity of the opening 22 of the gate electrode 7. For example, the polysilicon film 26 may be removed by etching back.
【００５０】上記実施の形態では、ベース領域４を形成
した後にイオン注入領域２５（高濃度領域１１）を形成
した場合を例に本発明を説明したが、例えば、イオン注
入領域２５（高濃度領域１１）を形成した後にベース領
域４を形成してもよい。In the above embodiment, the present invention has been described by taking the case where the ion implantation region 25 (high concentration region 11) is formed after the base region 4 is formed as an example. However, for example, the ion implantation region 25 (high concentration region 11). The base region 4 may be formed after forming 11).
【００５１】上記実施の形態では、高濃度領域１１をベ
ース領域４の形状に対応したストライプ状に形成した場
合を例に本発明を説明したが、高濃度領域１１はホール
電流が分散可能なようにベース領域４の内部に形成して
あればよく、例えば、図８に示すように、ベース領域４
の側部近傍に複数に形成してもよい。また、ベース領域
４の形状はストライプ状に限定されるものではなく、例
えば、格子状や島状に形成してもよい。この場合、高濃
度領域１１をベース領域４の形状に対応した形状に形成
することが好ましい。In the above-described embodiment, the present invention has been described by taking the case where the high concentration region 11 is formed in a stripe shape corresponding to the shape of the base region 4 as an example. However, the high concentration region 11 can disperse the hole current. The base region 4 may be formed inside the base region 4, for example, as shown in FIG.
You may form in multiple in the vicinity of the side part. The shape of the base region 4 is not limited to the stripe shape, and may be formed in a lattice shape or an island shape, for example. In this case, it is preferable to form the high concentration region 11 in a shape corresponding to the shape of the base region 4.
【００５２】上記実施の形態では、コレクタ領域２にｐ
型のシリコン基板を用いてＩＧＢＴ１を形成した場合を
例に本発明を説明したが、例えば、コレクタ領域２にｎ
型のシリコン基板を用いて逆導電型のＩＧＢＴを形成し
てもよい。In the above embodiment, the collector region 2 has p
The present invention has been described with reference to the case where the IGBT 1 is formed by using a silicon substrate of a positive type.
A reverse-conductivity-type IGBT may be formed using a positive-type silicon substrate.
【００５３】上記実施の形態では、半導体装置としてＩ
ＧＢＴの場合を例に本発明を説明したが、本発明はこれ
に限定されるものではなく、例えば、図９に示すよう
に、絶縁ゲート型電界効果トランジスタ３１にも適用す
ることが可能である。この場合、図１のコレクタ領域２
を構成するｐ＋型半導体領域をｎ＋型半導体領域３２に
変えればよい。また、ＩＧＢＴは、本実施の形態のＩＧ
ＢＴ１の構成に限定されるものではなく、例えば、図１
０に示すように、パンチスルー型のＩＧＢＴ４１であっ
てもよい。この場合、コレクタ領域２とドリフト領域３
との間に、ｎ＋型半導体領域からなるバッファ層４２が
設けられる。バッファ層４２は、例えば、３×１０１６
ｃｍ−３〜５×１０１８ｃｍ−３程度の不純物濃度で、
２μｍ〜５０μｍ程度の厚さに形成される。In the above embodiment, the semiconductor device I
Although the present invention has been described by taking the case of the GBT as an example, the present invention is not limited to this and can be applied to an insulated gate field effect transistor 31 as shown in FIG. 9, for example. . In this case, the collector region 2 of FIG.
The p + type semiconductor region constituting the above may be changed to the n + type semiconductor region 32. Further, the IGBT is the IG of the present embodiment.
The configuration is not limited to the configuration of BT1, and for example, as shown in FIG.
As shown in 0, a punch through type IGBT 41 may be used. In this case, the collector region 2 and the drift region 3
A buffer layer 42 made of an n + type semiconductor region is provided between the buffer layer 42 and. The buffer layer 42 is, for example, 3 × 10 16
With an impurity concentration of about cm −3 to 5 × 10 18 cm −3 ,
It is formed with a thickness of about 2 μm to 50 μm.
【００５４】[0054]
【発明の効果】以上説明したように、本発明によれば、
ラッチアップを防止することができる。As described above, according to the present invention,
Latch-up can be prevented.
【図１】本発明の実施の形態のＩＧＢＴの断面図であ
る。FIG. 1 is a cross-sectional view of an IGBT according to an embodiment of the present invention.
【図２】本発明の実施の形態のＩＧＢＴの平面図であ
る。FIG. 2 is a plan view of the IGBT according to the embodiment of the present invention.
【図３】ホール電流の流れを説明するための高濃度領域
付近の拡大図である。FIG. 3 is an enlarged view in the vicinity of a high concentration region for explaining the flow of hole current.
【図４】本発明の実施の形態のＩＧＢＴの製造方法を説
明するための図である。FIG. 4 is a drawing for explaining the manufacturing method of the IGBT according to the embodiment of the present invention.
【図５】本発明の実施の形態のＩＧＢＴの製造方法を説
明するための図である。FIG. 5 is a drawing for explaining the manufacturing method of the IGBT according to the embodiment of the present invention.
【図６】本発明の実施の形態のＩＧＢＴの製造方法を説
明するための図である。FIG. 6 is a diagram illustrating the method for manufacturing the IGBT according to the embodiment of the present invention.
【図７】本発明の実施の形態のＩＧＢＴの製造方法を説
明するための図である。FIG. 7 is a diagram illustrating the method for manufacturing the IGBT according to the embodiment of the present invention.
【図８】本発明の他の実施の形態のＩＧＢＴの平面図で
ある。FIG. 8 is a plan view of an IGBT according to another embodiment of the present invention.
【図９】本発明の他の実施の形態のＭＩＳＦＥＴの断面
図である。FIG. 9 is a sectional view of a MISFET according to another embodiment of the present invention.
【図１０】本発明の他の実施の形態のＩＧＢＴの断面図
である。FIG. 10 is a sectional view of an IGBT according to another embodiment of the present invention.
【図１１】従来のＩＧＢＴの断面図である。FIG. 11 is a cross-sectional view of a conventional IGBT.
【図１２】従来のホール電流の流れを説明するための図
である。FIG. 12 is a diagram for explaining a conventional flow of a hole current.
１ ＩＧＢＴ ２ コレクタ領域 ３ ドリフト領域 ４ ベース領域 ５ エミッタ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 層間絶縁膜 ９ エミッタ電極 １０ コレクタ電極 １１ 高濃度領域 1 IGBT 2 collector area 3 Drift region 4 base area 5 Emitter area 6 Gate insulation film 7 Gate electrode 8 Interlayer insulation film 9 Emitter electrode 10 Collector electrode 11 High concentration area
Claims (6)
体領域と、 前記第１半導体領域の一方の主面の所定の領域に形成さ
れ、第２導電型の半導体領域からなる第２半導体領域
と、 前記第２半導体領域表面の所定の領域に形成され、第１
導電型の半導体領域からなる第３半導体領域と、 前記第１半導体領域の他方の主面に形成された第４半導
体領域と、 前記第１半導体領域と前記第３半導体領域とに挟まれた
前記第２半導体領域の表面近傍に形成されたゲート電極
と、 前記第２半導体領域及び前記第３半導体領域に電気的に
接続された第１電極と、 前記第４半導体領域に電気的に接続された第２電極と、
を備え、 前記第２半導体領域には、その内部に、周囲より不純物
濃度の高い第２導電型の半導体領域からなる高濃度半導
体領域が形成されている、ことを特徴とする半導体装
置。1. A first semiconductor region formed of a semiconductor region of a first conductivity type, and a second semiconductor formed in a predetermined region of one main surface of the first semiconductor region and formed of a semiconductor region of a second conductivity type. A region, and a first region formed on the surface of the second semiconductor region.
A third semiconductor region formed of a conductive semiconductor region, a fourth semiconductor region formed on the other main surface of the first semiconductor region, and the third semiconductor region sandwiched between the first semiconductor region and the third semiconductor region. A gate electrode formed near the surface of the second semiconductor region, a first electrode electrically connected to the second semiconductor region and the third semiconductor region, and electrically connected to the fourth semiconductor region. A second electrode,
The semiconductor device is characterized in that a high-concentration semiconductor region made of a second-conductivity-type semiconductor region having a higher impurity concentration than the surroundings is formed inside the second semiconductor region.
領域の表面不純物濃度と同程度の不純物濃度に形成され
ている、ことを特徴とする請求項１に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the high-concentration semiconductor region is formed to have an impurity concentration approximately equal to the surface impurity concentration of the second semiconductor region.
領域の表面から離れた位置に形成されている、ことを特
徴とする請求項１または２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the high-concentration semiconductor region is formed at a position apart from the surface of the second semiconductor region.
領域の下端近傍に配置されている、ことを特徴とする請
求項１乃至３のいずれか１項に記載の半導体装置。4. The semiconductor device according to claim 1, wherein the high-concentration semiconductor region is arranged near a lower end of the second semiconductor region.
成長法により、第１導電型の第１半導体領域を形成する
工程と、 前記第１半導体領域に絶縁膜を介して導電体を形成した
後、該導電体をパターニングしてゲート電極を形成する
工程と、 前記第１半導体領域に、第２導電型の不純物を選択的に
導入して第２導電型の第２半導体領域を形成する工程
と、 前記第２半導体領域に、第２導電型の不純物を選択的に
導入して、前記第２半導体領域の内部に、周囲より不純
物濃度の高い高濃度半導体領域を形成する工程と、 前記第２半導体領域に、第１導電型の不純物を選択的に
導入して第１導電型の第３半導体領域を形成する工程
と、 前記第２半導体領域及び前記第３半導体領域に電気的に
接続された第１電極を形成する工程と、 半導体基板の他方の主面に電気的に接続された第２電極
を形成する工程と、を備える、ことを特徴とする半導体
装置の製造方法。5. A step of forming a first conductive type first semiconductor region on one main surface of a semiconductor substrate by an epitaxial growth method, and a step of forming a conductor in the first semiconductor region via an insulating film, Patterning the conductor to form a gate electrode; and selectively introducing a second conductivity type impurity into the first semiconductor region to form a second conductivity type second semiconductor region. A step of selectively introducing a second conductivity type impurity into the second semiconductor region to form a high-concentration semiconductor region having a higher impurity concentration than the surroundings inside the second semiconductor region; A step of selectively introducing a first conductivity type impurity into the region to form a first conductivity type third semiconductor region; and a step of electrically connecting to the second semiconductor region and the third semiconductor region. Step of forming one electrode, and semiconductor substrate And forming a second electrode electrically connected to the other main surface, a method of manufacturing a semiconductor device, characterized in that.
は、加速電圧を高く設定して前記第２半導体領域の下端
近傍に不純物を導入する、ことを特徴とする請求項５に
記載の半導体装置の製造方法。6. The semiconductor device according to claim 5, wherein in the step of forming the high-concentration semiconductor region, an accelerating voltage is set high to introduce impurities near a lower end of the second semiconductor region. Manufacturing method.
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| JP2001341421A JP2003142691A (en) | 2001-11-07 | 2001-11-07 | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|---|
| JP2007184371A (en) * | 2006-01-05 | 2007-07-19 | Sumitomo Electric Ind Ltd | Nitride semiconductor device with integrated electrodes |
| JP2007227790A (en) * | 2006-02-24 | 2007-09-06 | Sumitomo Electric Ind Ltd | Nitride semiconductor device |
| JP2012059744A (en) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | Semiconductor device |
-
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- 2001-11-07 JP JP2001341421A patent/JP2003142691A/en active Pending
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