JP4927049B2 - 積層型チップキャパシタ及びこれを具備した回路基板装置及び回路基板 - Google Patents
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Description
L2’=L2+2Lc、R2’=R2+2Rc (1)
図9は一実施例による積層型チップキャパシタの周波数帯インピーダンス(f―z)特性を示すグラフである。図9のグラフは、図1〜図4の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数―インピーダンス測定の実験結果を示している。
図23は一実施例による積層型チップキャパシタの周波数帯インピーダンス(f―z)特性を示すグラフである。図23のグラフは、図15〜図18の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数―インピーダンス測定の実験結果を示している。
110 キャパシタ本体
111 誘電体層
121 第1内部電極
122 第2内部電極
123 第3内部電極
124 第4内部電極
121a、122 リード
131〜134 外部電極
20 回路基板
31〜34 実装パッド
21 第1連結導体ライン
22 第2連結導体ライン
Claims (41)
- 複数の誘電体層が積層された積層構造を有するキャパシタ本体と、前記キャパシタ本体の側面上に形成された複数の外部電極とを具備した積層型チップキャパシタであって、
前記キャパシタ本体は積層方向に従って配列された第1キャパシタ部と、第2キャパシタ部とを含み、
前記第1キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される少なくとも1対の互いに異なる極性の第1内部電極及び第2内部電極を含み、
前記第2キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される複数の互いに異なる極性の第3内部電極及び第4内部電極を含み、
前記複数の外部電極は、前記第1内部電極と連結される1つ以上の第1外部電極と、前記第2内部電極と連結される1つ以上の第2外部電極と、前記第3内部電極と連結される1つ以上の第3外部電極と、前記第4内部電極と連結される1つ以上の第4外部電極を含み、
前記第1キャパシタ部の等価直列インダクタンスは前記第2キャパシタ部の等価直列インダクタンスより小さく、前記第1キャパシタ部の等価直列抵抗は前記第2キャパシタ部の等価直列抵抗より大きく、
前記第1キャパシタ部と前記第2キャパシタ部は、当該積層型チップキャパシタ内で電気的に相互に分離され、
前記第1外部電極及び前記第2外部電極は前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面および第4側面に配置され、
前記第1側面と前記第2側面との間の距離は、前記第3側面と前記第4側面との間の距離より短いことを特徴とする積層型チップキャパシタ。 - 前記第1キャパシタ部は、前記積層方向における少なくとも一端に位置したことを特徴とする請求項1に記載の積層型チップキャパシタ。
- 前記積層方向において両端に2つの前記第1キャパシタ部が配置されており、前記第2キャパシタ部が前記第1キャパシタ部の間に配置されたことを特徴とする請求項2に記載の積層型チップキャパシタ。
- 前記両端の第1キャパシタは相互に対称に配置され、当該積層型チップキャパシタは上下対称性を有することを特徴とする請求項3に記載の積層型チップキャパシタ。
- 前記第2キャパシタ部内の前記第3内部電極及び前記第4内部電極の総積層数は、前記第1キャパシタ部内の前記第1内部電極及び前記第2内部電極の総積層数より多いことを特徴とする請求項1に記載の積層型チップキャパシタ。
- 前記第1〜第4外部電極を夫々1つずつ有する4端子キャパシタであることを特徴とする請求項1に記載の積層型チップキャパシタ。
- 複数の誘電体層が積層された積層構造を有するキャパシタ本体と、前記キャパシタ本体の側面上に形成された複数の外部電極とを具備した積層型チップキャパシタであって、
前記キャパシタ本体は積層方向に従って配列された第1キャパシタ部と、第2キャパシタ部とを含み、
前記第1キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される少なくとも1対の互いに異なる極性の第1内部電極及び第2内部電極を含み、
前記第2キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される複数の互いに異なる極性の第3内部電極及び第4内部電極を含み、
前記複数の外部電極は、前記第1内部電極と連結される1つ以上の第1外部電極と、前記第2内部電極と連結される1つ以上の第2外部電極と、前記第3内部電極と連結される1つ以上の第3外部電極と、前記第4内部電極と連結される1つ以上の第4外部電極を含み、
前記第1キャパシタ部の等価直列インダクタンスは前記第2キャパシタ部の等価直列インダクタンスより小さく、前記第1キャパシタ部の等価直列抵抗は前記第2キャパシタ部の等価直列抵抗より大きく、
前記第1キャパシタ部と前記第2キャパシタ部は、当該積層型チップキャパシタ内で電気的に相互に分離され、
前記キャパシタ本体の相互に対向する第1側面及び第2側面に複数の前記第1外部電極及び前記第2外部電極が交互に配置され、前記第1内部電極及び第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面および第4側面に配置され、
前記第1側面と前記第2側面との間の距離は、前記第3側面と前記第4側面との間の距離より短いことを特徴とする積層型チップキャパシタ。 - 前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つのリードを通じ前記第1外部電極及び前記第2外部電極に夫々連結され、
前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つのリードを通じ前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項7に記載の積層型チップキャパシタ。 - 4つの第1外部電極、4つの第2外部電極、1つの第3外部電極及び1つの第4外部電極を有する10端子キャパシタであることを特徴とする請求項8に記載の積層型チップキャパシタ。
- 前記第1キャパシタ部内の同じ極性を有する内部電極は前記第1外部電極及び前記第2外部電極のうち同じ極性を有する外部電極により全て電気的に連結されたことを特徴とする請求項7に記載の積層型チップキャパシタ。
- 前記第1キャパシタ部内において、積層方向に隣接した異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されたことを特徴とする請求項7に記載の積層型チップキャパシタ。
- 請求項1に記載の積層型チップキャパシタと、
前記積層型チップキャパシタが実装された実装面と、
前記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板と、
を含み、
前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されており、前記積層型チップキャパシタは、前記第2キャパシタ部より前記第1キャパシタ部が前記実装面により隣接して位置するように配置され、
前記複数の実装パッドは、前記第1外部電極に接続される第1パッド、前記第2外部電極に接続される第2パッド、前記第3外部電極に接続される第3パッド及び前記第4外部電極に接続される第4パッドを含み、
前記第1パッドと前記第3パッドを連結するか、前記第2パッドと前記第4パッドを連結する連結導体ラインが少なくとも1つ形成されており、
前記第1パッド及び前記第2パッドは前記外部回路と直接連結され、前記連結導体ラインに連結された前記第3パッドまたは前記第4パッドは前記連結導体ラインに連結された前記第1パッドまたは前記第2パッドを通じて外部回路と連結され、
前記第1キャパシタ部と前記第2キャパシタ部は前記積層型チップキャパシタ内で電気的に相互に分離されたことを特徴とする回路基板装置。 - 前記少なくとも1つの連結導体ラインは、前記第1パッドと前記第3パッドを連結する第1連結導体ラインと、前記第2パッドと前記第4パッドを連結する第2連結導体ラインと、を含むことを特徴とする請求項12に記載の回路基板装置。
- 前記第1パッド及び前記第2パッドは前記外部回路と直接連結され、前記第3パッド及び前記第4パッドは前記第1パッド及び前記第2パッドを通じて前記外部回路と連結されたことを特徴とする請求項13に記載の回路基板装置。
- 前記第1キャパシタ部は、同じ極性のパッドを連結する前記連結導体ラインにより前記第2キャパシタ部と連結されたことを特徴とする請求項12に記載の回路基板装置。
- 前記連結導体ラインは前記第2キャパシタ部と直列に連結され、前記連結導体ラインの長さまたは幅の調節を通じ前記第2キャパシタ部の等価直列抵抗が調節可能であることを特徴とする請求項12に記載の回路基板装置。
- 前記第2キャパシタ部は、前記第1パッド及び前記第2パッドを通じて前記外部回路と連結されたことを特徴とする請求項12に記載の回路基板装置。
- 前記回路基板に実装された前記積層型チップキャパシタは、周波数−インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことを特徴とする請求項12に記載の回路基板装置。
- 前記回路基板内部には、前記外部回路の一部として前記第1パッド及び前記第2パッドに接続されたビアが形成されたことを特徴とする請求項12に記載の回路基板装置。
- 前記第1パッドに接続されるビアは前記第2パッドに隣接するように配置され、前記第2パッドに接続されるビアは前記第1パッドに隣接するように配置されたことを特徴とする請求項19に記載の回路基板装置。
- 前記第1パッド及び前記第2パッドの夫々には、2つ以上のビアが接続されたことを特徴とする請求項19に記載の回路基板装置。
- 前記第1キャパシタ部は、前記積層方向において少なくとも一端に位置したことを特徴とする請求項12に記載の回路基板装置。
- 前記積層方向において前記キャパシタ本体内の両端に2つの前記第1キャパシタ部が配置されており、前記第2キャパシタ部が前記第1キャパシタ部の間に配置されたことを特徴とする請求項22に記載の回路基板装置。
- 前記両端の第1キャパシタは相互に対称に配置され、前記積層型チップキャパシタは上下対称性を有することを特徴とする請求項23に記載の回路基板装置。
- 前記第2キャパシタ部内の前記第3内部電極及び前記第4内部電極の総積層数は、前記第1キャパシタ部内の前記第1内部電極及び前記第2内部電極の総積層数より多いことを特徴とする請求項12に記載の回路基板装置。
- 前記第1外部電極及び前記第2外部電極は前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面及び第4側面に配置されたことを特徴とする請求項12に記載の回路基板装置。
- 前記積層型チップキャパシタは、前記第1〜第4外部電極を夫々1つずつ有する4端子キャパシタであることを特徴とする請求項26に記載の回路基板装置。
- 前記第1側面と前記第2側面との間の距離は、前記第3側面と前記第4側面との間の距離より短いことを特徴とする請求項26に記載の回路基板装置。
- 前記キャパシタ本体の相互に対向する第1側面及び第2側面に複数の前記第1外部電極及び第2外部電極が交互に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面及び第4側面に配置されたことを特徴とする請求項12に記載の回路基板装置。
- 前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つのリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、
前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つのリードを通じて前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項29に記載の回路基板装置。 - 前記積層型チップキャパシタは、4つの第1外部電極、4つの第2外部電極、1つの第3外部電極及び1つの第4外部電極を有する10端子キャパシタであることを特徴とする請求項30に記載の回路基板装置。
- 前記第1キャパシタ部内の同じ極性を有する内部電極は前記第1外部電極及び前記第2外部電極のうち同じ極性を有する外部電極により全て電気的に連結されたことを特徴とする請求項29に記載の回路基板装置。
- 前記第1キャパシタ部内において、積層方向に隣接する異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されたことを特徴とする請求項29に記載の回路基板装置。
- 前記第1外部電極及び前記第2外部電極は、前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記第1側面及び前記第2側面に配置され、前記第3内部電極及び前記第4内部電極はリードを通じて前記第3外部電極及び前記第4外部電極に連結されたことを特徴とする請求項12に記載の回路基板装置。
- 前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つ以上のリードを通じ前記第1外部電極及び前記第2外部電極に夫々連結され、
前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つ以上のリードを通じて前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項34に記載の回路基板装置。 - 請求項1に記載の積層型チップキャパシタを実装するための実装面と、
前記積層型チップキャパシタに電気的に連結される外部回路と、
を含み、
前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されており、
前記複数の実装パッドは、前記第1外部電極に接続される第1パッド、前記第2外部電極に接続される第2パッド、前記第3外部電極に接続される第3パッド及び前記第4外部電極に接続される第4パッドを含み、
前記回路基板の実装面には、前記第1パッドと前記第3パッドを連結するか、前記第2パッドと前記第4パッドを連結する連結導体ラインが少なくとも1つ形成されており、
前記第1パッド及び第2パッドは前記外部回路と直接連結され、前記連結導体ラインに連結された前記第3パッドまたは前記第4パッドは前記連結導体ラインに連結された前記第1パッドまたは前記第2パッドを通じて外部回路と連結され、
前記第1キャパシタ部と前記第2キャパシタ部は前記積層型チップキャパシタ内で電気的に分離されたことを特徴とする回路基板。 - 前記少なくとも1つの連結導体ラインは、前記第1パッドと前記第3パッドを連結する第1連結導体ラインと、前記第3パッドと前記第4パッドを連結する第2連結導体ラインと、を含むことを特徴とする請求項36に記載の回路基板。
- 前記第1パッド及び前記第2パッドは前記外部回路と直接連結され、前記第3パッド及び前記第4パッドは前記第1パッド及び前記第2パッドを通じて前記外部回路と連結されたことを特徴とする請求項37に記載の回路基板。
- 前記回路基板の内部には、前記外部回路の一部として前記第1パッド及び前記第2パッドに接続されたビアが形成されたことを特徴とする請求項36に記載の回路基板。
- 前記第1パッドに接続されるビアは前記第2パッドに隣接するように配置され、前記第2パッドに接続されるビアは前記第1パッドに隣接するように配置されたことを特徴とする請求項39に記載の回路基板。
- 前記第1パッド及び前記第2パッドの夫々には2つ以上のビアが接続されたことを特徴とする請求項39に記載の回路基板。
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