JP4925508B2 - スイッチング素子 - Google Patents
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Description
(発明の技術分野と従来技術)
この発明は、1以上の材料層によって相互に接続された2つの端子を有し、該端子間に電圧が印加されたときに、端子間に電流を伝導する導通状態と、端子間における電荷キャリアの移動を阻止する阻止状態との間で切り換える素子に関する。
【0002】
したがって、この発明は、この表現の最も広い意味においてスイッチング素子に関するものであり、端子間に電圧が印加されたときに伝導する導通状態と、端子間の電荷キャリアの移動が、前記端子間における電圧の印加にかかわらず阻止される阻止状態とを仮定するように適合される全ての形式の素子に関するものである。この素子は、導通状態において、阻止状態とは電圧の方向が反対の形式のものであり、その最も簡易な素子の形式は整流ダイオードであるが、電圧が前記端子間に全く同一の方向に印加されたときに、導通状態または阻止状態のいずれかを仮定することができる形式のものでもよい。
【0003】
「1以上の材料層によって相互に接続された端子」の定義は、素子の端子間の物理的な接続を破壊および確立すること、すなわち、それらを接続または切断することにより切換動作を達成する回路ブレーカまたはスイッチング素子に関して、この発明の境界を定めるために使用される。それに対して、電荷キャリアおよび電圧の利用可能性に関連する前記材料層の物理的特性は、素子の状態を定めることになる。
【0004】
この種の素子には多くの用途があるが、以下では、そのような素子の大電力用途に対する使用について、この発明を限定しない方法で、詳細に説明する。
この種の素子は、高電圧および大電流を切り替えるために大電力を取り扱う装置、例えば、回路ブレーカ、整流子、電流バルブ、サージダイバータ、電流リミッタ等に使用されるものである。そのような素子の降伏電圧は、これらの用途の多くにおいて、その素子が装置内に配置される位置によって保持されるべき電圧よりもかなり低く、そのために、素子間において全電圧を分配すべく、そのような素子を比較的多数、直列に接続することが必要である。前記全電圧は、100kVを超えることがあるかも知れないが、単一の素子は、例えば、2〜5kVの降伏電圧を有している。そのような素子を制御するためには、大量の複雑かつ高価な装置が必要であり、それらを冷却するための装置も、特に、高周波数運転において、例えば、素子が、変換器ステーションにおいてパルス幅変調(PWM)に従って切り換えられる電流バルブに使用されるときには、比較的複雑かつ高価である。実際に、変換器ステーションのコストの大部分は、前記制御および冷却装置によって生じ、そのために、そのようなステーションおよび大電力用途においては、コストを節約すべく、そのような素子の数を大幅に減らすことが強く望まれている。
【0005】
(発明の概要)
この発明の目的は、上述した素子において既知の問題を低減するために、冒頭において定義した形式の素子を提供することである。
この発明の目的は、真性ダイヤモンドからなる第1の層と、該第1の層に隣接配置された第2の層と、電圧により、前記ダイヤモンド層を通して移動させるために、該第2の層に自由電荷キャリアを供給することにより、前記導通状態とし、前記移動のための前記自由電荷キャリアの供給を停止することにより、前記阻止状態に切り換えるための手段とを具備し、前記ダイヤモンド層が、前記阻止状態において、前記端子間を横切る電圧の大部分を阻止するように適合された装置を提供することにより達成される。
【0006】
そのような装置の主な利点は、ダイヤモンドが、極めて高い降伏電界強度を有することであり、そのことは、一定の大きさの電圧を保持するために直列に接続されるべき素子の数を、従来技術の素子と比較して大幅に削減することができ、そのような素子自体が従来技術の素子よりも非常に高価なものであり、その他は顕著な事実を有しないものであったとしても、大幅にコストを削減することができる。従来、今日までダイヤモンドをドーピングすることは困難であり、真性のドーピングされていないダイヤモンドは、電流を伝導する素子の活性層において半導体素子に使用されることはなかったが、主としてゲート絶縁層のような絶縁層において使用するのに適した材料として考えられ、その優れた絶縁特性の利益を得ることが可能である。
【0007】
しかしながら、この発明の発明者らは、真性ダイヤモンドの層が、この種の素子において非常に良好に機能し、ダイヤモンドの極めて高い降伏電界強度が、素子の阻止状態のために用いられる一方で、該素子が、真性ダイヤモンド内の比較的高い電荷キャリアの移動性によって高い導電性を有するダイヤモンドを通して電流の伝導を可能にするために、第2の層内に自由電荷キャリアを供給することによって、導通状態において大きな損失を生ずることなく、電流を伝導することができることを見いだした。「真性ダイヤモンド」の語は、ダイヤモンド層が、ドーピングおよび補償ドーピングのいずれもなされておらず、ドーパントが目的の温度で熱的に活性化されてもいないことを意味している。
【0008】
さらに、ダイヤモンドは、室温近傍の任意の固体の内で最も高い既知の熱伝導率を有し、このことは、特に、冷却がより大きな切換速度の達成を制限する要因となる、高周波素子におけるヒートシンクのような高電力用途に良好に適合している。ダイヤモンドの高い降伏電界強度は、同じ降伏電圧に対して、例えば、Siからなる層よりもダイヤモンドの層をずっと薄くすることができるということを意味しており、切換損失および逆方向回復における問題を大幅に低減し、それによって、スイッチング速度を向上することができる。さらに、短いキャリア寿命により、ダイヤモンド素子内の、より高いスイッチング速度を可能としている。ダイヤモンドを使用することの他の利点は、それが極めて温度に対して安定しており、その意味で、その熱膨張が非常に小さく、その大きなバンドギャップ(5.4eV)により、高い温度まで絶縁材を維持し、そのことは、1000K程度の高温条件下でも良好に機能し、それによって、その素子をそのような用途に使用することができることを意味している。
【0009】
この発明の好ましい態様によれば、前記第2の層は、価電子帯と伝導帯との間の実質的にダイヤモンドより小さいエネルギギャップを有する材料からなるものであり、前記手段は、第1の層への注入のための第2の層内における自由電荷キャリアの発生および該発生の終了のそれぞれによって、導通状態と阻止状態との前記切換を生じさせるように適合されている。そのような素子の利点は、第2の層における、より小さいバンドキャップによって、自由電荷キャリアがより容易にかつ非常に低いコストで生成されること、すなわち、その代わりに自由電荷キャリアをダイヤモンド内で生起するよりも、簡単な装置を使用することができることを意味している。他の利点は、そのような素子が、随意に、前記自由電荷キャリアの発生を、単に開始または終了させることによって、その端子間に印加される同方向の電圧または同一の電圧に対して、導通状態および阻止状態を仮定することができるということであり、そのために、決定された方向の電流は、電圧の方向を全く変更させることなく、迅速にオンオフの切換を行うことができる。
【0010】
この発明の他の好ましい態様によれば、前記自由電荷キャリアを発生する手段が、第2の層内に自由電荷キャリアを生起させるのに十分なエネルギを有する光子線によって第2の層を照射するように適合されている。これは、素子の非常に高速のスイッチングを可能にする、第2の層内に自由電荷キャリアを発生させる1つの好ましい可能な手段である。
【0011】
この発明の他の好ましい態様によれば、前記手段は、前記第2の層内に自由電荷キャリアを生起するのに十分に高いエネルギを有する電子によって第2の層を照射することにより、自由電荷キャリアを発生させるように適合されている。この態様も、迅速な電流遮断のための非常に高いスイッチング周波数を可能とし、その利点は、前の態様に対して、自由電荷キャリアをより高速に得ることが容易であるということである。
【0012】
この発明の他の好ましい態様によれば、前記第2の層内に自由電荷キャリアを生起するための前記手段は、前記第2の層内に自由電荷キャリアを注入することによりそれを行うように設けられている。これは信頼性が高く、かつ、簡易であり、それによって、経済性の観点から、自由電荷キャリアを得るのに好ましい方法であり、第2の層に電源を接続することにより達成されてもよい。
【0013】
この発明の他の好ましい態様によれば、素子は、ダイヤモンドからなる第1の層により分離された2つの第2の層を具備している。上述した良好な導電性と組み合わせた高い降伏電界強度の利点とは別に、素子は、端子間に印加される電圧の方向とは無関係に、阻止状態または導通状態を随意に仮定することができるという有利な特徴を有している。
【0014】
この発明の他の好ましい態様によれば、前記手段は、ドーピングによって、前記第2の層内に自由電荷キャリアを供給するように適合されている。したがって、ダイヤモンドよりもドーピングすることが容易な材料が、前記第2の層に使用され、それらの過剰の電子またはホールは、電圧が「正しい」方向を有するときに、ダイヤモンド層を通して電流を伝導させるために使用され、そのことは、ドナーによってドーピングされたときに、前記第2の層に最も近い端子に、多くの負の電位が印加されることを意味している。このことは、電圧が導通状態における方向とは反対の方向に印加されたときに素子が阻止状態となることを意味している。したがって、別々の従属クレーム内の「自由電荷キャリアの供給」は、問題の電荷キャリアが、そのドーピングによって常にそこに存在するが、電圧が「正しい」方向でない場合には、前記移動のために供給されない場合をも含んでいる。この素子は、整流ダイオードとして機能する。
【0015】
この発明の他の好ましい態様によれば、前記第2の層は、少なくとも、結晶SiCからなる第1の層に隣接している。このことは、第1の層に隣接するSiCを多くの目的のために使用するのに有利である。重要な利点は、エピタキシャル界面が形成され、それによって、前記界面において捕らえられる電荷キャリアの密度が低くなり、それによって移動性が高くなるので、SiCとダイヤモンドとの間の清浄な界面を形成することが容易であるということである。他の利点は、SiCとダイヤモンドとの格子整合が比較的良好であり、SiCが低い熱膨張計数を有し、それによって、そのような構造が、温度勾配と熱循環から帰結する界面層に応力が作用する結果として界面に損傷を生ずる危険性なしに、比較的高温に耐えることができるということである。このことも、ダイヤモンドの高温安定性の利益を受けることができることを意味している。第2の層にSiCを使用することの他の利点は、所望であれば、SiCにドーピングすることが比較的容易であるということである。SiCは、実質的にダイヤモンドよりも小さいバンドギャップを有し、そのために、例えば、光または電子の照射によって、内部に自由電荷キャリアを容易に生起することができる。
【0016】
この発明の他の好ましい態様によれば、前記第2の層は2つのサブレイヤ、すなわち、第1の層とかなり厚いSiからなるサブレイヤとの間に配置された、SiCからなる第1の薄いサブレイヤを有している。シリコンを成長させる技術は非常に発達し、今日では、SiCよりも安価な装置を使用することにより、高品質のシリコン層を高い成長速度で成長させることができる。ダイヤモンド層に隣接してSiCを使用する利点は、主に、SiCの高い降伏強度並びに界面条件に関連しており、それによってそのような構造が、動作原理において、第2の層全体がSiCからなる場合と同様の有利な特徴を有するが、必要とされる品質でそれを製造することがより容易であるということである。実際には、この構造は、ダイヤモンド層上の炭素とSi原子とが前記界面において自動的にSiCを形成するので、例えば、Siの化学蒸着(CVD)の使用によって、真性ダイヤモンド層上にSiを成長させることによって得られ、「前記第2の層が結晶SiCからなる第1の層に少なくとも隣接している」という表現は、この場合を含むように定義されている。この層の厚さは、熱処理ステップにおいて調節される。第2の層がドーピングされる場合には、目的とするドーピングは、前記SiC層の外側において非常に良好に行われる。
【0017】
この発明の他の好ましい態様によれば、素子は、各端子と第1の層との間に、半導体材料からなる第1の層に隣接する層を有し、半導体材料からなる前記2つの層は、電圧が前記端子を横切って前方に印加されたときに、前記ドーピングによって半導体材料からなる前記層内に供給された負および正の電荷キャリアの移動によって、電流を伝導するために、相互に反対の導電形式n,pに従ってそれぞれドーピングされる。最も好ましい反対の性質を有するいわゆるp−i−nダイオードが、この方法で得られる。したがって、素子の状態は、該素子の端子間に印加される電圧の方向に依存している。
【0018】
最後に述べた態様のさらなる発展型を構成する、この発明の他の好ましい態様によれば、前記手段は、反対方向に前記端子間に電圧が印加されたときに、電圧が前記端子間に、半導体材料からなる前記層の少なくとも一方に少数電荷キャリアの形態の自由電荷キャリアを生起させ、かつ、この発生を停止することにより、それぞれ、導通状態と阻止状態との切換を生じさせるように適合されている。この方法で小数電荷キャリアの形態の自由電荷キャリアを生成する可能性により、電圧が一方向に印加されたときに、常に導通させられ、電圧が他の方向に印加されたときに、導通または阻止のいずれか、すなわち選択的に導通または遮断のいずれかとなる素子が得られる。いくつかの用途では、印加される電圧を何ら変更することなく阻止状態と導通状態との間で、ほとんど瞬間的に切り換えることが望まれ、または、故障状態では、導通のためにこの種の素子を並列に接続することにより、要素を横切る電圧を迅速に低減し、この種の素子はそのような用途に適している。
【0019】
この発明の他の好ましい態様によれば、前記ダイヤモンドからなる第1の層は素子の他の層よりも実質的に大きな厚さを有している。ダイヤモンド層は、その阻止状態にある素子にかかる電圧の大部分を受け持つように適合されているので、他の層は、それよりも薄く形成されていてもよい。
この発明の他の利点および有利な特徴は、添付図面を参照した以下の記載および従属請求項から明らかになる。
【0020】
(図面の簡単な説明)
添付図面を参照して、例として引用したこの発明の好ましい実施形態の詳細な説明を以下に示す。
図1は、この発明の第1の好ましい実施形態に係る半導体素子の概略的な縦断面図である。
図2は、この発明の第2の好ましい実施形態に係る素子の概略的な縦断面図である。
図3は、図2に係る素子における価電子帯および伝導帯の範囲を示すグラフである。
図4は、この発明の第3の好ましい実施形態に係る素子の概略的な縦断面図である。
図5は、図4に係る素子における価電子帯および伝導帯の範囲を示すグラフである。
図6は、この発明の第4の好ましい実施形態に係る素子の概略的な縦断面図である。
図7は、この発明の第5の好ましい実施形態に係る素子の概略的な縦断面図である。
図8は、この発明の第6の好ましい実施形態に係る素子の概略的な縦断面図である。
図9は、図8に係る素子における価電子帯および伝導帯の範囲を示すグラフである。
図10は、図8に係る素子において格子線による照射の強度とエネルギとの関係を示すグラフである。
図11は、この発明の第7の好ましい実施形態に係る素子の概略的な縦断面図である。
【0021】
(発明の好ましい実施形態の詳細な説明)
この発明の好ましい実施形態に係る素子が、図1に、非常に概略的に示されている。この素子は、該素子を電流経路に接続する2つの端子1,2を有している。この素子は、真性ダイヤモンドからなる第1の層3を有し、該第1の層3は、通常、厚さ100μmであり、その上に、半導体材料、ここでは結晶SiCからなる薄い第2の層4が重ねられている。SiC層4は、一般に、1μm〜10μmの厚さを有している。金属製コンタクト5,6が、ダイヤモンド層3およびSiC層4に、各端子をそれぞれ接続している。金属製コンタクト6は、下に配されている第2の層4の表面7を通してこの層の内部に入射線を貫通させることを許容する孔を有している。不活性化層のようなこの発明と関係のないこの素子の特徴は、明確化のために省略されている。
【0022】
この素子は、第2の層内に自由電荷キャリアを生起させるのに十分なエネルギを有する光子または電子で第2の層4を照射することにより、該第2の層4内に自由電荷キャリアを発生させるための矢印8で示された手段をも有している。SiC層4は、考え得る任意のポリタイプのもの、例えば、6Hであり、価電子帯と伝導帯との間のエネルギギャップはポリタイプとともに変化することになるが、一般には、約3eVであり、それによって、光または電子は、前記自由電荷キャリアを発生させるために、この値またはこの値を若干超えるエネルギを有していなければならない。素子が、光子または電子によって照射され、かつ、端子1,2間に電圧が印加されたときに、素子は、10V程度の比較的低いオン状態電圧を有する(すなわち、照射により生ずるキャリア発生により)導通状態になり、第2の層4内で発生した自由電荷キャリアは、高い移動性を有するダイヤモンド層3を通して端子2に移動させられ、コンタクト5が、端子1に向かって反対方向に移動させられる逆符号の電荷キャリアを生起させる、いわゆる注入コンタクトとなる。この素子は、光子または電子の照射を終了させて、第2の層4内における自由電荷キャリアの生起を停止させることにより、数μsの内に遮断されるので、FTO(高速ターンオフ素子)とも呼ばれる。したがって、この素子は、ダイヤモンドの極めて高い降伏電界強度によって、阻止状態において端子1,2間に生ずる非常に高い電圧、約50kV程度に耐えることができる。
【0023】
図2は、この発明の他の好ましい実施形態に係る素子を示しており、図1に示された素子とは、SiCからなる2つの第2の層9,10がダイヤモンド層3の両側に配置されている点のみにおいて相違しており、一方の層9はn型(ドナーをドーピングされている)、他の層10はp型(アクセプタをドーピングされている)であり、放射線または電子衝撃による自由電荷キャリアの発生手段を有していない。ドーピング濃度は、一般には1017〜1019cm−3であり、好適なドナーの例はNおよびPであり、アクセプタの例はBおよびAlである。
【0024】
図2に係る素子のバンドダイアグラムが図3に示されている。この図において、価電子帯11の上限の拡張および伝導帯12の下限の拡張が、左から右へ、SiCからなるn型層9、ダイヤモンド層3およびSiCからなるp型層10を通して示されている。破線で示されたフェルミレベル13は、ドナーレベルによって決定されるSiC層9およびアクセプタレベルによって決定される層10内にある。SiC層内の価電子帯と伝導帯との間のエネルギギャップは、ダイヤモンドのバンドギャップの半分より若干大きく、5.4eVに対して約3.2eV(ポリタイプによる)である。このことは、バンドベンディングによる界面における小さく薄いバリア14を除き、ダイヤモンド層3とp型SiC層10との間のヘテロ接合における価電子帯12のエッジの良好な整列、並びに、ダイヤモンド層3とn型SiC層9との間のヘテロ接合における伝導帯11の良好な整列に帰結する。バンドベンディング効果は、界面におけるダイヤモンドのドーピングにより最小化することができる。このバンドギャップ構造は、図4に図示され、図5のエネルギバンドダイヤグラムによって示された形式の素子にとって重要なものである。図2に係る素子が、端子1に負の電位、端子2に正の電位を印加して、端子1,2間に電圧が印加されたときに導通状態となり、それによって、層9からの電子は、ダイヤモンド層を通して層10に移動し、ホールは反対方向に移動し、端子間に印加される電圧の方向が変更されたときに、素子が阻止状態になることが、整流ダイオード15として記号により示されている。
【0025】
図4に示された素子は、小数電荷キャリア、すなわち電子の形態で、p型SiC層10内に自由電荷キャリアを生起するように適合された手段16を有している点において、図2に示された素子と異なっている。前記手段16は、層10内に電子を注入することができる任意の形式の電圧源でよい。これらの電子17が価電子帯に存在し、それによって活性電荷キャリアであることは、図5に示されている。端子1から端子2に下がる低い電圧、したがって、反対方向に移動するためにダイヤモンド層内に注入されるホールを生成するSiC層9内に、バリア14を通して、かつ、その後、ダイヤモンド層を通してトンネル効果により、電子17のダイヤモンド層3への移動のために、「ダイオード」の逆方向に、低い電圧を端子1,2間に印加することのみが必要である。したがって、電圧が、図4に係る素子に「逆」方向に印加されたときには、素子は、前記手段16が電子の形態の自由電荷キャリアを層10内に注入している限り導通状態であり、小数電荷キャリアの注入が停止されたときに、阻止状態に切り替わる。このスイッチングプロセスは、非常に高速である。したがって、素子は、図5に示される等価構造18を有し、この構造はいくつかの大電力用途において非常に有用である。
【0026】
この発明の第4の好ましい実施形態に係る装置が、図6に非常に概略的に示されており、この素子と、図2および図4に示された素子との主な相違点は、層9,10が2つのサブレイヤ、すなわち、ダイヤモンド層3に隣接する結晶SiCからなる薄い第1の層19と、その上方に配置されるシリコンからなるより厚い層20とから構成されている点である。この実施形態において、SiCからなる薄層19は、優れた特性の界面をダイヤモンドに形成するSiCの性質のために利用され、Siからなるより厚い層は、一定成長速度かつ商業的観点から興味深い素子を製造する条件下で、SiCよりもその厚さのSi層をかなり容易に成長させることができるので、その上面に設けられる。SiC層19は、ダイヤモンド層の表面上にSi原子を自動的に堆積した結果として生ずる1個または数個の原子の層と同じ薄さでよい。
【0027】
図7に示された素子は、図4に示された素子と同じ、主な層構造を有しているが、図7には、両面のコンタクト層5,6も示されている。しかしながら、この素子は、SiC層9,10内に少数電荷キャリアの形態で自由電荷キャリアを生起するために用いられる別の手段22を有している。さらに正確には、このダイヤモンド−SiC−ヘテロ構造のダイヤモンド層3は、光学的な導体として使用され、真性ダイヤモンド層は、該ダイヤモンド層と各SiC層との間の界面において散乱された光子によって横方向に照射されると同時に、前記界面の近くにおいて自由電荷キャリアを生起する。この幾何学的構造により、全ての電荷キャリアを前記界面近くで生起することが保証される。光子のエネルギは、SiCとダイヤモンドに対するバンドギャップ間の値、すなわち、約3〜5.5eVに選択される。これらの波長は、レーザおよび他の光源によって、電子−ホール対をダイヤモンド内に生起するのに必要な少なくとも5.5eVに相当する波長を有する光子よりも、より簡単に生起することができるので、3eVで十分であるという利点がある。
【0028】
図8は、図4および図7に係るダイオードと同じ一般的機能を有する、いわゆるp−i−nダイオードを示しているが、図9に示されるように、層10が、伝導帯レベルにおいて、電子の形態の少数電荷キャリアを生起するために光子8を照射されるp型ドーピングされたダイヤモンド層21によって置き換えられている点で相違する。層9は、n型ドーピングされたSiC層であるが、実際には、ダイヤモンドよりも狭いバンドギャップを有するn型ドーピングされた任意の半導体でよい。p型ドーピングされたダイヤモンド層21およびn型ドーピングされたSiC層9は、CVDによって、真性ダイヤモンド基板3上に成長させられ、または、p型ダイヤモンド層が、アクセプタの真性ダイヤモンド基板へのイオン注入によって構成されてもよい。
【0029】
このダイオードの一般的な機能は、図4および図5によって完全に説明されたものと同じであるが、自由電荷キャリアを生起するための他の手段を具備している。しかしながら、この実施形態に係る素子は、いくつかの重要な利点を有している。このダイオードは、ドーピングされたダイヤモンド表面7を通してサンプルを貫通する紫外線によって光駆動されてもよい。SiC層による紫外光の吸収に関連していくつかの難点が存在するが、これらは、p型ドーピングされたダイヤモンド層を使用することにより低減され、したがって、図7に係る実施形態におけるように側方から真性層を照射する必要性はなくなっている。さらに、ヘテロ接合が1つだけ、すなわち、真性ダイヤモンドとn型ドーピング層9との間に形成されるので、バンドベンディング効果が低減され、製造が容易である。
【0030】
この逆バイアスされたダイオードは、光駆動されるスイッチとして使用することができる。逆バイアス下において、ダイオードは電流を阻止するが、高い強度の紫外光が照射されたときには、真性ダイヤモンド層における電荷キャリア17の発生によって導通させられるようになる。ダイヤモンドとSiC層のサンドイッチ構造からなるそのような素子は、短い波長が電荷キャリアをダイヤモンド内に生成すると同時に、長い波長がSiC層内にキャリアを生起するように機能するので、スイッチを起動するための紫外線の形態のパワー入力を最適に使用することができる。したがって、紫外スペクトルの大部分が、紫外線強度IとエネルギEとの関係のグラフである図10に示されているように、電荷キャリアの発生のために使用される。この図10で、符号a,bは、それぞれ、SiCおよびダイヤモンドにおける電荷キャリアの生成の下限値、すなわち、3.2eVと5.4eVである。したがって、矢印cで示される部分を使用することができ、矢印dで示される部分において、電荷キャリアがSiCの吸収問題を回避しつつ、ダイヤモンド層内に効率的に生成される。
【0031】
図11は、ダイヤモンド層3の同じ側面にダイヤモンド層3によって分離された2つの第2の層9,10およびコンタクト5,6を配置することにより、図2に係る素子に、微細な変更を加えたものからなる素子を示している。この実施形態にも、もちろん、図1、図4、図8に示された自由電荷キャリアを生成するための手段または上述した他の手段の任意のものを設けてもよい。
【0032】
この発明は、上述した好ましい実施形態に限定されるものではなく、当業者であれば、特許請求の範囲に定義された発明の基本的概念を逸脱することなく多くの変形例や変更を加えることができることは明らかである。
【0033】
例えば、上記各図に示された異なる実施形態を組み合わせてもよく、それによって、例えば、図4に係る素子における少数電荷キャリアが、適当なエネルギの光または電子衝撃の照射によって生成されてもよく、図2および図4に係る実施形態におけるダイヤモンド層の両側の層が、図6等に係る態様を有していてもよい。
【図面の簡単な説明】
【図1】 この発明の第1の好ましい実施形態に係る半導体素子の概略的な縦断面図である。
【図2】 この発明の第2の好ましい実施形態に係る素子の概略的な縦断面図である。
【図3】 図2に係る素子における価電子帯および伝導帯の範囲を示すグラフである。
【図4】 この発明の第3の好ましい実施形態に係る素子の概略的な縦断面図である。
【図5】 図4に係る素子における価電子帯および伝導帯の範囲を示すグラフである。
【図6】 この発明の第4の好ましい実施形態に係る素子の概略的な縦断面図である。
【図7】 この発明の第5の好ましい実施形態に係る素子の概略的な縦断面図である。
【図8】 この発明の第6の好ましい実施形態に係る素子の概略的な縦断面図である。
【図9】 図8に係る素子における価電子帯および伝導帯の範囲を示すグラフである。
【図10】 図8に係る素子において格子線による照射の強度とエネルギとの関係を示すグラフである。
【図11】 この発明の第7の好ましい実施形態に係る素子の概略的な縦断面図である。
Claims (15)
- 2つの端子(1,2)を有し、該端子(1,2)間に電圧を印加したときに、これらの端子(1,2)間に電流を伝導させる導通状態と、これらの端子(1,2)間における電荷キャリアの移動を阻止する阻止状態との間で切り換えるために、材料層によって2つの端子(1,2)を相互に接続してなる素子であって、
該材料層が、真性ダイヤモンドからなる第1の層(3)と、該第1の層(3)に隣接配置された第2の層(4,9,10)とを具備し、
前記端子(1,2)間に電圧を印加することにより、前記第1の層(3)を通して移動させるために、前記第2の層(4,9,10)に自由電荷キャリアを供給することによって前記導通状態とし、前記第1の層(3)における移動のための前記第2の層(4,9,10)中の前記自由電荷キャリアの供給を停止することによって前記阻止状態に切り換えるための手段(8,16,22)をさらに具備し、
前記第1の層(3)が、前記阻止状態において前記端子(1,2)間に印加される電圧の大部分を受けるように適合され、
前記第2の層(4,9,10)が、実質的にダイヤモンドより小さい価電子帯と伝導帯との間のエネルギギャップを有する材料からなり、前記手段(8,16,22)が、第1の層(3)への注入のために、実質的に前記第2の層(4,9,10)内にのみ自由電荷キャリアを発生させることにより導通状態とし、その発生を終了させることにより阻止状態にそれぞれ切り換えるように適合されていることを特徴とする素子。 - 前記自由電荷キャリアを供給する手段(8)が、前記第2の層(4)内に自由電荷キャリアを生起するのに十分なエネルギを有する光子線によって前記第2の層(4)を照射するように適合されていることを特徴とする請求項1記載の素子。
- 前記手段(8)が、前記第2の層内に自由電荷キャリアを生起するのに十分に高いエネルギを有する電子によって前記第2の層(4)を照射することにより自由電荷キャリアを生起するように適合されていることを特徴とする請求項1記載の素子。
- 前記自由電荷キャリアを前記第2の層(4,10)内に供給する手段(16)が、前記第2の層(10)内に電子を注入することにより自由電荷キャリアを供給するように設けられていることを特徴とする請求項1記載の素子。
- 前記ダイヤモンドからなる第1の層(3)によって分離された2つの第2の層(9,10)を有することを特徴とする請求項1から請求項4のいずれかに記載の素子。
- 前記第2の層(9,10)の両方が、前記ダイヤモンドからなる第1の層(3)の同じ側面に設けられていることを特徴とする請求項5記載の素子。
- 前記第2の層(9,10)が、結晶SiCからなり、第1の層に隣接して配置されていることを特徴とする請求項1から請求項6のいずれかに記載の素子。
- 前記第2の層(9,10)が、2つのサブレイヤ、すなわち、Siからなる第2のサブレイヤ(20)と、該第2のサブレイヤ(20)と前記第1の層(3)と の間に設けられた、第2のサブレイヤ(20)より薄いSiCからなる第1のサブレイヤ(19)とを具備することを特徴とする請求項7記載の素子。
- 2つの前記第2の層(9,10)が半導体材料からなり、相互に反対の伝導形式であるn型およびp型にそれぞれドーピングされ、
自由電荷キャリアを供給するための前記手段(8,16,22)は、前記半導体材料の前記第2の層(9,10)のうちの少なくとも一方に、最小電荷キャリアの形態の自由電荷キャリアを生起し、またはこの生起を停止することにより、前記端子間に端子(2)が負の電位であり端子(1)が正の電位である電圧が印加された状態で、導通状態と阻止状態との間でスイッチングを生じさせるように適合されていることを特徴とする請求項5又は6に記載の素子。 - 前記半導体材料からなる第2の層(9,10)が、結晶SiCからなり、前記第1の層(3)に隣接していることを特徴とする請求項9記載の素子。
- 前記第2の層(21)のうちの1つが、p型ドーピングされたダイヤモンドからなることを特徴とする請求項9記載の素子。
- 前記第1の層(3)の前記p型にドーピングされたダイヤモンドからなる第2の層(21)とは反対側の側面上に隣接する前記半導体材料からなる第2の層(9)が、結晶SiCからなることを特徴とする請求項11記載の素子。
- 前記自由電荷キャリアを供給するための手段(22)が、前記第1の層(3)内を横方向に移動しながら、前記第1の層(3)と前記第2の層との境界面において散乱され、前記界面近傍の半導体材料の前記第2の層(9,10)の内の少なくとも一方に少数電荷キャリアの形態の自由電荷キャリアを生成するのに十分なエネルギを有する光子によって、第1の層(3)を横方向に照射するように適合されていることを特徴とする請求項9記載の素子。
- 前記ダイヤモンドからなる第1の層(3)が、前記第2の層(4,9,10)よりも実質的に大きい厚さを有することを特徴とする請求項1から請求項13のいずれかに記載の素子。
- 前記第1の層(3)が、前記阻止状態において、少なくとも5kVまでの電圧に耐えることができるように構成されていることを特徴とする請求項14記載の素子。
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JPH03214780A (ja) * | 1990-01-19 | 1991-09-19 | Sumitomo Electric Ind Ltd | 高周波素子 |
JPH04293272A (ja) * | 1991-03-22 | 1992-10-16 | Kobe Steel Ltd | ダイヤモンドpin型ダイオード |
JPH04293273A (ja) * | 1991-03-22 | 1992-10-16 | Kobe Steel Ltd | ダイヤモンドヘテロ接合型ダイオード |
JPH05275440A (ja) * | 1992-03-24 | 1993-10-22 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
JPH06216404A (ja) * | 1993-01-14 | 1994-08-05 | Hamamatsu Photonics Kk | Uvフォトディテクタ |
JPH0794527A (ja) * | 1993-05-14 | 1995-04-07 | Kobe Steel Ltd | ダイヤモンドヘテロ接合整流素子 |
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Patent Citations (7)
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---|---|---|---|---|
JPS6455862A (en) * | 1987-08-26 | 1989-03-02 | Sumitomo Electric Industries | Heterojunction transistor and manufacture thereof |
JPH03214780A (ja) * | 1990-01-19 | 1991-09-19 | Sumitomo Electric Ind Ltd | 高周波素子 |
JPH04293272A (ja) * | 1991-03-22 | 1992-10-16 | Kobe Steel Ltd | ダイヤモンドpin型ダイオード |
JPH04293273A (ja) * | 1991-03-22 | 1992-10-16 | Kobe Steel Ltd | ダイヤモンドヘテロ接合型ダイオード |
JPH05275440A (ja) * | 1992-03-24 | 1993-10-22 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
JPH06216404A (ja) * | 1993-01-14 | 1994-08-05 | Hamamatsu Photonics Kk | Uvフォトディテクタ |
JPH0794527A (ja) * | 1993-05-14 | 1995-04-07 | Kobe Steel Ltd | ダイヤモンドヘテロ接合整流素子 |
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