JPH0786620A - ダイヤモンド半導体デバイス - Google Patents
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Abstract
キャリアを制御可能にすることにより、良好なダイオー
ド特性またはトランジスタ特性が実現されるダイヤモン
ド半導体デバイスを提供する。 【構成】 基板10上には、i型層20、n型層30、
i型層21及びp型層40が順次積層して形成され、層
30と40の露出した表面に、それぞれ電極層50、5
1が部分的に選択成長されている。層21では、窒素濃
度、ホウ素濃度は夫々層30、40の値未満でこれらの
層では、キャリアの伝導として金属的伝導が支配的なの
で、室温程度においても低抵抗の伝導性が得られる。接
合部では逆方向の耐電圧が大きく半導体的伝導が支配的
になり、整流性が得られる。
Description
材料として用い、ダイオードやトランジスタ等に形成さ
れるダイヤモンド半導体デバイスに関する。
定動作する半導体デバイスや、高出力における動作に耐
え得る半導体デバイスが要望されており、これらの半導
体材料としてダイヤモンドの使用が注目されていた。
してIII 族元素、V族元素をそれぞれ添加することによ
り、p型半導体またはn型半導体が得られる。また、エ
ネルギーギャップが約5.5eVと大きいことは、半導
体としてキャリアの伝導が制御不能となる真性領域が温
度1400℃以下に存在しないことを示している。その
ため、ダイヤモンドを半導体として用いることにより、
熱的に安定、すなわち高温化で動作可能な半導体デバイ
スが形成される可能性がある。
る上に、シリコンに比較して10倍以上となる熱伝導率
20W/cm・Kを有して放熱性に優れている。さら
に、温度300Kにおいて電子移動度2000cm2 /
V・s及びホール移動度2100cm2 /V・sを示す
ようにキャリア移動度が大きい上に、誘電率が5.5と
小さく、破壊電界が5x106 V/cmと大きいという
特徴を有する。そのため、ダイヤモンド半導体は、高周
波で高出力の電力で使用可能な半導体デバイスとしても
有望である。
ダイヤモンド半導体デバイスに関する先行技術として
は、特開昭59−208821号公報、特開昭59−2
13126号公報及び特開昭62−70295号公報等
に詳細に記述されている。
モンドを構成する炭素は小さい原子半径が小さく、かつ
原子密度が大きいことにより、これにドープされるドー
パントはホウ素または窒素などの比較的小さい原子半径
を有するものに限定されることになる。
pn接合を説明するエネルギーダイアグラムを示す。こ
こでは、n型ダイヤモンド及びp型ダイヤモンドは直接
に接合され、印加電圧がゼロの熱平衡状態を図示してい
る。n型ドーパントとして窒素を用いる場合、伝導帯E
C から測ったドナー準位EN は約1〜2eVであり、非
常に深くなる。また、p型ドーパントとしてホウ素を用
いる場合、価電子帯EV から測ったアクセプタ準位EP
は0.37eVであり、ドナー準位EN と比較して浅く
なる。
域からp型領域に電子が注入され、p型領域からn型領
域に正孔が注入されるので、電流が流れる。一方、逆バ
イアスである場合にも、pn接合部付近で発生する高電
界によってドナー準位EN 及びアクセプタ準位EP を介
するトンネル効果または、なだれ現象が起こるので、大
きな電流が流れる。この結果、逆方向の耐電圧が小さく
なっているので、pn接合部ではキャリアの伝導として
金属的伝導が主流であり、整流性が得られない。
体デバイスでは、pn接合部で金属的伝導が支配的にな
ってキャリアを良好に制御することが困難であるという
問題がある。そのため、pn接合ダイオード、pnp接
合トランジスタまたはnpn接合トランジスタ等として
実用化レベルで機能するダイヤモンド半導体デバイスが
製品化されていない。
なされたものであり、pn接合部で半導体的伝導が支配
的になってキャリアを制御可能にすることにより、良好
なダイオード特性またはトランジスタ特性が実現される
ダイヤモンド半導体デバイスを提供することを目的とす
る。
導体デバイスは、上記の目的を達成するために、n型ド
ーパントが高濃度にドープされて金属的伝導が支配的に
なるように形成されたn型ダイヤモンド層と、p型ドー
パントが高濃度にドープされて金属的伝導が支配的にな
るように形成されたp型ダイヤモンド層と、これらダイ
ヤモンド層の間に介在して形成された高抵抗ダイヤモン
ド層とを備え、前記高抵抗ダイヤモンド層の層厚及びド
ーパント濃度は半導体的伝導が支配的になる値であるこ
とを特徴とする。
ことを特徴としてもよい。
ることを特徴としてもよい。
は、30〜3000nmの範囲であることを特徴として
もよい。
は1x1017cm-3以上であり、上記高抵抗ダイヤモン
ド層の窒素濃度は1x1017cm-3未満であることを特
徴としてもよい。
は1x1019cm-3以上であり、上記高抵抗ダイヤモン
ド層の窒素濃度は1x1019cm-3未満であることを特
徴としてもよい。
度は1x1017cm-3以上であり、上記高抵抗ダイヤモ
ンド層のホウ素濃度は1x1017cm-3未満であること
を特徴としてもよい。
濃度は1x1019cm-3以上であり、上記高抵抗ダイヤ
モンド層のホウ素濃度は1x1019cm-3未満であるこ
とを特徴としてもよい。
イヤモンド層では、それぞれn型ドーパント、p型ドー
パントが高濃度にドープして形成されていることによ
り、ドナー準位、アクセプタ準位が縮退してそれぞれ伝
導帯、価電子帯付近に存在している。そのため、キャリ
アの伝導として金属的伝導が支配的になっている。
イヤモンド層及びp型ダイヤモンド層の間に、高抵抗ダ
イヤモンド層が介在して形成されている。ここで、本件
出願の発明者は、高抵抗ダイヤモンド層の層厚及びドー
パント濃度を所定の値に設定することにより、pn接合
部で半導体的伝導が支配的となり、キャリアの制御が可
能であろうと推測した。
体デバイスに係るpn接合を説明するエネルギーダイア
グラムを示す。ここでは、n型ダイヤモンド及びp型ダ
イヤモンドは高抵抗ダイヤモンド層を介在して接合さ
れ、印加電圧がゼロの熱平衡状態を図示している。
域から高抵抗領域の伝導帯を経由してp型領域に電子が
注入され、p型領域から高抵抗領域の価電子帯を経由し
てn型領域に正孔が注入されるので、電流が流れる。一
方、逆バイアスである場合、高抵抗ダイヤモンド層にド
ーパントは低濃度にドープされ、あるいは実際的にドー
プされていないことにより、キャリアがほとんど存在し
ないので、大きな電流が流れない。
いるので、pn接合部ではキャリアの伝導として半導体
的伝導が主流であり、整流性が得られる。したがって、
pn接合部で半導体的伝導が支配的になってキャリアを
制御可能にすることにより、良好なダイオード特性また
はトランジスタ特性が実現される。
半導体によるpn接合におけるドーパント濃度分布と、
これに対応するエネルギーダイアグラムをそれぞれ示
す。
小でn型ドーパント濃度NA 及びp型ドーパント濃度N
D がほぼゼロである場合、逆バイアスの印加電圧に対し
てpn接合部付近でドナー準位EN 及びアクセプタ準位
EP を介するトンネル効果が起こることにより、電流が
流れるので、整流性が得られない(図2参照)。
ーパント濃度ND がほぼゼロである高抵抗ダイヤモンド
層は、層厚が過大であって電子または正孔の平均自由工
程よりはるかに大きい場合、順バイアスの印加電圧に対
してpn接合部付近が高抵抗になることにより、電流が
流れないので、整流性が得られない(図3参照)。
層厚が所定範囲に含まれ、n型ドーパント、p型ドーパ
ントが共にドープされて濃度NA 、ND がそれぞれn型
ダイヤモンド層、p型ダイヤモンド層側から徐々に減少
している場合、上記の理由で整流性が得られる(図4参
照)。
定範囲に含まれ、n型ドーパント、p型ドーパントが部
分的には共にドープされていないが、濃度NA 、ND が
それぞれn型ダイヤモンド層、p型ダイヤモンド層側か
ら徐々に減少している二つの傾斜ドープ部からなる場
合、上記の理由で整流性が得られる(図5参照)。
所定範囲に含まれ、n型ドーパント及びp型ドーパント
が共にドープされてない中央のノンドープ部と、n型ド
ーパント、p型ドーパントが部分的に共にドープされて
いないが、濃度NA 、ND がそれぞれn型ダイヤモンド
層、p型ダイヤモンド層側から徐々に減少している二つ
の傾斜ドープ部とからなる場合、上記の理由で整流性が
得られる(図6参照)。
について、図7ないし図23を参照して説明する。な
お、図面の説明においては同一要素には同一符号を付
し、重複する説明を省略する。
イスに係る第1実施例の構成を示す断面図である。基板
10上には、マイクロ波プラズマCVD法によりi型層
20、n型層30が順次積層して形成されている。さら
に、n型層30の露出した表面に、電極層50、51が
部分的に選択成長されている。
の単結晶ダイヤモンド(Ib型)からなる絶縁体基板、
あるいはシリコンからなる半導体基板である。また、i
型層20は、H2 流量100sccm及びCH4 流量6
sccmからなる混合ガスに出力300Wでマイクロ波
を印加して高周波放電を行い、圧力40Torrで温度
約850℃の基板10に蒸着して形成されており、層厚
約2μmを有する高抵抗ダイヤモンドからなる。
製造条件にNH3 流量7sccmを混合ガスに加えて形
成されており、層厚約1μm、窒素濃度1x1017cm
-3以上、望ましくは1x1019cm-3以上を有する低抵
抗ダイヤモンドからなる。さらに、電極層50、51
は、Ti/Mo/Auから形成されている。
素濃度は共にn型層30の窒素濃度の値未満であり、こ
れらの分布は厚さ方向に不均一でもよい。
する。
て高濃度にドープして形成されていることにより、ドナ
ー準位が縮退して伝導帯付近に存在している。そのた
め、キャリアの伝導として金属的伝導が支配的になって
いるので、室温程度においても低抵抗の伝導性が得られ
る。
について説明する。
した段階で、伝導性について測定した。この結果、10
10Ω・cm以上の抵抗率が検出され、その値は過大であ
るために特定することができなかった。
た段階で、伝導性について測定した。この結果、キャリ
アが電子であることを示すホール効果が検出されてお
り、窒素ドープのダイヤモンドから形成されたn型層3
0の導電型が確認された。
20及びn型層30が、単結晶ダイヤモンド基板上に形
成された単結晶ダイヤモンド半導体からなる場合でも、
シリコン基板上に形成された多結晶ダイヤモンド半導体
からなる場合でも、同様の結果が得られた。
イスに係る第2実施例の構成を示す断面図である。基板
10上には、マイクロ波プラズマCVD法によりp型層
40及びn型層30が順次積層して形成されている。n
型層30は、p型層40の表面を部分的に露出する所定
の配置に選択成長されている。さらに、p型層40、n
型層30の露出した表面に、それぞれ電極層50、51
が部分的に選択成長されている。
50、51は、それぞれ上記第1実施例とほぼ同様な条
件により形成されている。ただし、p型層40は、n型
層30と同様の製造条件にNH3 をB2 H6 流量2sc
cm(水素希釈1000ppm)を置換して混合ガスに
加えることにより、層厚約1μm、ホウ素濃度1x10
17cm-3以上、望ましくは1x1019cm-3以上を有す
る低抵抗ダイヤモンドから形成されている。
する。
素がそれぞれn型ドーパント、p型ドーパントとして高
濃度にドープして形成されていることにより、ドナー準
位、アクセプタ準位が縮退してそれぞれ伝導帯、価電子
帯付近に存在している。そのため、キャリアの伝導とし
て金属的伝導が支配的になっているので、室温程度にお
いても低抵抗の伝導性が得られる。
る半導体デバイスとして、キャリアの伝導が制御される
ので、ダイオード特性が実現される。
について説明する。
させたことを除いて上記第2実施例と同様にしてダイヤ
モンド半導体デバイスを形成し、電気的特性について測
定した。
〜1x1019cm-3に対する整流比の変化を示す。
017cm-3以上である場合に、良好な整流比が得られる
ことがわかる。したがって、n型層30の窒素濃度が1
x1017cm-3以上である場合に、非常に良好なダイオ
ードが形成される。
40及びn型層30が、単結晶ダイヤモンド基板上に形
成された単結晶ダイヤモンド半導体からなる場合でも、
シリコン基板上に形成された多結晶ダイヤモンド半導体
からなる場合でも、同様の結果が得られた。
イスに係る第3実施例の構成を示す断面図である。基板
10上には、マイクロ波プラズマCVD法によりi型層
20、n型層30、i型層21及びp型層40が順次積
層して形成されている。i型層21は、n型層30の表
面を部分的に露出する所定の配置に選択成長されてい
る。また、p型層40は、i型層21の表面を部分的に
露出する所定の配置に選択成長されている。さらに、n
型層30、p型層40の露出した表面に、それぞれ電極
層50、51が部分的に選択成長されている。
0及び電極層50、51は、それぞれ上記第1実施例と
ほぼ同様な条件により形成されている。ただし、i型層
21は、i型層20と同様の製造条件により、層厚0.
2〜1μmを有する高抵抗ダイヤモンドから形成されて
いる。また、p型層40は、i型層20と同様の製造条
件にB2 H6 流量2sccm(水素希釈1000pp
m)を混合ガスに加えることにより、層厚約1μm、ホ
ウ素濃度1x1017cm-3以上、望ましくは1x1019
cm-3以上を有する低抵抗ダイヤモンドから形成されて
いる。
ホウ素濃度はそれぞれn型層30の窒素濃度、p型層4
0のホウ素濃度の値未満であり、これらの分布は厚さ方
向に不均一でもよい。
する。
素がそれぞれn型ドーパント、p型ドーパントとして高
濃度にドープして形成されていることにより、ドナー準
位、アクセプタ準位が縮退してそれぞれ伝導帯、価電子
帯付近に存在している。そのため、キャリアの伝導とし
て金属的伝導が支配的になっているので、室温程度にお
いても低抵抗の伝導性が得られる。
i型層21が所定の層厚を有して介在して形成されてい
る。これにより、印加電圧が順バイアスである場合、n
型層30からi型層21の伝導帯を経由してp型層40
に電子が注入され、p型層40からi型層21の価電子
帯を経由してn型層30に正孔が注入されるので、電流
が流れる。一方、印加電圧が逆バイアスである場合、i
型層21にドーパントは低濃度にドープされ、あるいは
実際的にドープされていないことにより、キャリアがほ
とんど存在しないので、大きな電流が流れない。
いるので、pn接合部ではキャリアの伝導として半導体
的伝導が主流であり、整流性が得られる。したがって、
pn接合部で半導体的伝導が支配的になってキャリアを
制御可能になるので、二端子のダイオードを構成する半
導体デバイスとして、良好なダイオード特性が実現され
る。
について説明する。
厚を一定の範囲で変動させたことを除いて上記第3実施
例と同様にしてダイヤモンド半導体デバイスを形成し、
電気的特性について測定した。
x1020cm-3である場合において、i型層21の層厚
50〜5000nmに対する整流比の変化を示す。以
下、整流比は、電圧10Vに対する順方向電流Isと逆
方向電流Ivの比Is/Ivを表す。
30〜3000nmである場合に、良好な整流比が得ら
れることがわかる。
nmである場合において、n型層30の窒素濃度1x1
018〜1x1021cm-3に対する整流比の変化を示す。
濃度が1x1017cm-3以上である場合に、良好な整流
比が得られることがわかる。
〜3000nmに含まれ、かつn型層30中の窒素濃度
が1x1017cm-3以上である場合に、非常に良好なダ
イオードが形成される。
20、21、n型層30及びp型層40が、単結晶ダイ
ヤモンド基板上に形成された単結晶ダイヤモンド半導体
からなる場合でも、シリコン基板上に形成された多結晶
ダイヤモンド半導体からなる場合でも、同様の結果が得
られた。
バイスに係る第4実施例の構成を示す断面図である。基
板10上には、マイクロ波プラズマCVD法によりi型
層20、p型層40、i型層21及びn型層30が順次
積層して形成されている。i型層21は、p型層40の
表面を部分的に露出する所定の配置に選択成長されてい
る。また、n型層30は、i型層21の表面を部分的に
露出する所定の配置に選択成長されている。さらに、p
型層40、n型層30の露出した表面に、それぞれ電極
層50、51が部分的に選択成長されている。
型層40、n型層30及び電極層50、51は、それぞ
れ上記第3実施例とほぼ同様な条件により形成されてい
る。
ド半導体デバイスは、上記第3実施例とほぼ同様に作用
する。したがって、pn接合部で半導体的伝導が支配的
になってキャリアを制御可能になるので、二端子のダイ
オードを構成する半導体デバイスとして、良好なダイオ
ード特性が実現される。
について説明する。
厚を一定の範囲で変動させたことを除いて上記第4実施
例と同様にしてダイヤモンド半導体デバイスを形成し、
電気的特性について測定した。
ある場合において、n型層30中の窒素濃度1x1017
〜1x1021cm-3に対する整流比の変化を示す。な
お、整流比は、電圧10Vに対する順方向電流Isと逆
方向電流Ivの比Is/Ivを表す。
らに良好な整流比が得られることがわかる。
20、21、p型層40及びn型層30が、単結晶ダイ
ヤモンド基板上に形成された単結晶ダイヤモンド半導体
からなる場合でも、シリコン基板上に形成された多結晶
ダイヤモンド半導体からなる場合でも、同様の結果が得
られた。
バイスに係る第5実施例の構成を示す断面図である。基
板11上には、マイクロ波プラズマCVD法によりp型
層40、i型層21及びn型層30が順次積層して形成
されている。基板11の裏面、n型層30の露出した表
面に、それぞれ電極層50、51が部分的に選択成長さ
れている。
30及び電極層50、51は、それぞれ上記第4実施例
とほぼ同様な条件により形成されている。ただし、基板
11は、ホウ素濃度1020cm-3を有する人工の単結晶
ダイヤモンドからなるp型基板、あるいは0.1Ω・c
m以下の抵抗率を有するシリコンからなるp型基板であ
る。
ド半導体デバイスは、上記第4実施例とほぼ同様に作用
する。したがって、pn接合部で半導体的伝導が支配的
になってキャリアを制御可能になるので、二端子のダイ
オードを構成する半導体デバイスとして、良好なダイオ
ード特性が実現される。
バイスに係る第6実施例の構成を示す断面図である。基
板10上には、マイクロ波プラズマCVD法によりi型
層20、n型層30、i型層21、p型層40、i型層
22及びn型層31が順次積層して形成されている。i
型層21は、n型層30の表面を部分的に露出する所定
の配置に選択成長されている。また、i型層22は、p
型層40の表面を部分的に露出する所定の配置に選択成
長されている。さらに、n型層30、p型層40、n型
層31の露出した表面に、それぞれ電極層50、51、
52が部分的に選択成長されている。
型層30、p型層40及び電極層50、51は、それぞ
れ上記第3実施例とほぼ同様な条件により形成されてい
る。ただし、i型層22は、i型層20と同様の製造条
件により、層厚0.2〜1μmを有する高抵抗ダイヤモ
ンドから形成されている。また、n型層31は、n型層
30と同様の製造条件により、層厚約1μm、窒素濃度
1x1017cm-3以上、望ましくは1x1019cm-3以
上を有する低抵抗ダイヤモンドから形成されている。さ
らに、電極層52は、電極層50とほぼ同様な条件によ
り、Ti/Mo/Auから形成されている。
ホウ素濃度はそれぞれn型層30、31の窒素濃度、p
型層40のホウ素濃度の値未満であり、これらの分布は
厚さ方向に不均一でもよい。
する。
素、ホウ素がそれぞれn型ドーパント、p型ドーパント
として高濃度にドープして形成されていることにより、
ドナー準位、アクセプタ準位が縮退してそれぞれ伝導
帯、価電子帯付近に存在している。そのため、キャリア
の伝導として金属的伝導が支配的になっているので、室
温程度においても低抵抗の伝導性が得られる。
40及びn型層31の間に、i型層21、22がそれぞ
れ所定の層厚を有して介在して形成されている。そのた
め、これらの接合で逆方向の耐電圧が大きくなっている
ので、キャリアの伝導として半導体的伝導が主流であ
り、整流性が得られる。したがって、npn接合部で半
導体的伝導が支配的になってキャリアを制御可能になる
ので、三端子のバイポーラトランジスタを構成する半導
体デバイスとして、良好なトランジスタ特性が実現され
る。
について説明する。
体デバイスにおいて、電気的特性について測定した。
て、コレクタ電圧とコレクタ電流との関係を示す。この
結果、コレクタ電流はベース電流に対して増幅されてい
るので、良好なトランジスタ特性が得られることがわか
る。
型層21、22の層厚を一定の範囲で変動させたことを
除いて上記第6実施例と同様にしてダイヤモンド半導体
デバイスを形成し、電気的特性について測定した。この
結果、所定の範囲でそれぞれi型層21、22の層厚が
薄いほど、かつn型層30、31中の窒素濃度が高いほ
どに、良好なトランジスタ特性が得られた。
オード特性が得られる条件範囲にi型層21、22の層
厚及びn型層30、31中の窒素濃度を一致させて設定
する場合に、良好なトランジスタが形成される。
20〜22、n型層30、31及びp型層40が、単結
晶ダイヤモンド基板上に形成された単結晶ダイヤモンド
半導体からなる場合でも、シリコン基板上に形成された
多結晶ダイヤモンド半導体からなる場合でも、同様の結
果が得られた。
バイスに係る第7実施例の構成を示す断面図である。基
板10上には、マイクロ波プラズマCVD法によりi型
層20、p型層40、i型層21、n型層30、i型層
22及びp型層41が順次積層して形成されている。i
型層21は、p型層40の表面を部分的に露出する所定
の配置に選択成長されている。また、i型層22は、n
型層30の表面を部分的に露出する所定の配置に選択成
長されている。さらに、p型層40、n型層30、p型
層41の露出した表面に、それぞれ電極層50〜52が
部分的に選択成長されている。
型層40、n型層30及び電極層50〜52は、それぞ
れ上記第6実施例とほぼ同様な条件により形成されてい
る。ただし、p型層41は、p型層40と同様の製造条
件により、層厚約1μm、窒素濃度1x1017cm-3以
上、望ましくは1x1019cm-3以上を有する低抵抗ダ
イヤモンドから形成されている。
する。
素、ホウ素がそれぞれn型ドーパント、p型ドーパント
として高濃度にドープして形成されていることにより、
ドナー準位、アクセプタ準位が縮退してそれぞれ伝導
帯、価電子帯付近に存在している。そのため、キャリア
の伝導として金属的伝導が支配的になっているので、室
温程度においても低抵抗の伝導性が得られる。
30及びp型層41の間に、i型層21、22がそれぞ
れ所定の層厚を有して介在して形成されている。そのた
め、これらの接合で逆方向の耐電圧が大きくなっている
ので、キャリアの伝導として半導体的伝導が主流であ
り、整流性が得られる。したがって、npn接合部で半
導体的伝導が支配的になってキャリアを制御可能になる
ので、三端子のバイポーラトランジスタを構成する半導
体デバイスとして、良好なトランジスタ特性が実現され
る。
について説明する。
体デバイスにおいて、電気的特性について測定した。
て、コレクタ電圧とコレクタ電流との関係を示す。この
結果、コレクタ電流はベース電流に対して増幅されてい
るので、良好なトランジスタ特性が得られることがわか
る。
1、22の層厚を一定の範囲で変動させたことを除いて
上記第7実施例と同様にしてダイヤモンド半導体デバイ
スを形成し、電気的特性について測定した。この結果、
所定の範囲でそれぞれi型層21、22の層厚が薄いほ
ど、かつn型層30中の窒素濃度が高いほどに、良好な
トランジスタ特性が得られた。
オード特性が得られる条件範囲にi型層21、22の層
厚及びn型層30中の窒素濃度を一致させて設定する場
合に、良好なトランジスタが形成される。
20〜22、p型層40、41及びn型層30が、単結
晶ダイヤモンド基板上に形成された単結晶ダイヤモンド
半導体からなる場合でも、シリコン基板上に形成された
多結晶ダイヤモンド半導体からなる場合でも、同様の結
果が得られた。
導体デバイスに係る第8実施例の構成を示す断面図であ
り、図16(b)は、図16(a)のB−B線に沿って
の断面図である。
D法によりi型層20、n型層30、i型層21、p型
層42、i型層22及びn型層31が順次積層して形成
されている。i型層21は、n型層30の表面を部分的
に露出する所定の配置に選択成長されている。また、i
型層22は、p型層42の表面を部分的に露出する所定
の配置に選択成長されている。さらに、n型層30、p
型層40、n型層31の露出した表面に、それぞれ電極
層50〜52が部分的に選択成長されている。
型層30、31及び電極層50、51、52は、それぞ
れ上記第6実施例とほぼ同様な条件により形成されてい
る。ただし、p型層42は、層厚約1μmを有する低抵
抗ダイヤモンドから形成されている。このp型層42で
は、i型層20と同様の製造条件で直方体状のi型部4
2bが複数個を一定の間隔で並列配置して形成されてお
り、これらのi型部42bの間隙に上記第6実施例のp
型層40と同様の製造条件で直方体状のp型部42aが
複数個を並列配置して形成されている。
m-3以上、望ましくは1x1019cm-3以上を有する低
抵抗ダイヤモンドからなる。また、i型部42bは、窒
素濃度、ホウ素濃度がそれぞれi型層21、22とほぼ
同様の値である高抵抗ダイヤモンドからなる。
ド半導体デバイスは、上記第6実施例とほぼ同様に作用
する。したがって、三端子のSITトランジスタを構成
する半導体デバイスとして、トランジスタ特性が実現さ
れる。
について説明する。
体デバイスにおいて、電気的特性について測定した。
て、ドレイン電圧とドレイン電流との関係を示す。この
結果、ゲート電圧が大きくなるにしたがってドレイン電
流は制限されているので、良好なトランジスタ特性が得
られることがわかる。
型層21、22の層厚を一定の範囲で変動させたことを
除いて上記第8実施例と同様にしてダイヤモンド半導体
デバイスを形成し、電気的特性について測定した。この
結果、所定の範囲でそれぞれi型層21、22の層厚が
薄いほど、かつn型層30、31中の窒素濃度が高いほ
どに、良好なトランジスタ特性が得られた。また、p型
層42における複数のp型部42aの配置間隔が小さい
ほど、良好なトランジスタ特性が得られた。
オード特性が得られる条件範囲にi型層21、22の層
厚及びn型層30、31中の窒素濃度を一致させて設定
する場合に、良好なトランジスタが形成される。
20〜22、n型層30、31及びp型層42が、単結
晶ダイヤモンド基板上に形成された単結晶ダイヤモンド
半導体からなる場合でも、シリコン基板上に形成された
多結晶ダイヤモンド半導体からなる場合でも、同様の結
果が得られた。
導体デバイスに係る第9実施例の構成を示す断面図であ
り、図18(b)は、図18(a)のB−B線に沿って
の断面図である。
D法によりi型層20、p型層40、i型層21、n型
層32、i型層22及びp型層41が順次積層して形成
されている。i型層21は、p型層40の表面を部分的
に露出する所定の配置に選択成長されている。また、i
型層22は、n型層32の表面を部分的に露出する所定
の配置に選択成長されている。さらに、p型層40、n
型層32、p型層41の露出した表面に、それぞれ電極
層50〜52が部分的に選択成長されている。
型層40、41及び電極層50〜52は、それぞれ上記
第7実施例とほぼ同様な条件により形成されている。た
だし、n型層32は、層厚約1μmを有する低抵抗ダイ
ヤモンドから形成されている。このn型層32では、i
型層20と同様の製造条件で直方体状のi型部32bが
複数個を一定の間隔で並列配置して形成されており、こ
れらのi型部32bの間隙に上記第7実施例のn型層3
0と同様の製造条件で直方体状のn型部32aが複数個
を並列配置して形成されている。
-3以上、望ましくは1x1019cm-3以上を有する低抵
抗ダイヤモンドからなる。また、i型部32bは、窒素
濃度、ホウ素濃度がそれぞれi型層21、22とほぼ同
様の値である高抵抗ダイヤモンドからなる。
ド半導体デバイスは、上記第7実施例とほぼ同様に作用
する。したがって、三端子のSITトランジスタを構成
する半導体デバイスとして、トランジスタ特性が実現さ
れる。
について説明する。
体デバイスにおいて、電気的特性について測定した。
て、ドレイン電圧とドレイン電流との関係を示す。この
結果、ゲート電圧が大きくなるにしたがってドレイン電
流は制限されているので、良好なトランジスタ特性が得
られることがわかる。
1、22の層厚を一定の範囲で変動させたことを除いて
上記第9実施例と同様にしてダイヤモンド半導体デバイ
スを形成し、電気的特性について測定した。この結果、
所定の範囲でそれぞれi型層21、22の層厚が薄いほ
ど、かつn型層32中の窒素濃度が高いほどに、良好な
トランジスタ特性が得られた。また、n型層32におけ
る複数のn型部32aの配置間隔が小さいほど、良好な
トランジスタ特性が得られた。
オード特性が得られる条件範囲にi型層21、22の層
厚及びn型層32中の窒素濃度を一致させて設定する場
合に、良好なトランジスタが形成される。
20〜22、p型層40、41及びn型層32が、単結
晶ダイヤモンド基板上に形成された単結晶ダイヤモンド
半導体からなる場合でも、シリコン基板上に形成された
多結晶ダイヤモンド半導体からなる場合でも、同様の結
果が得られた。
バイスに係る第10実施例の構成を示す。基板10上に
は、マイクロ波プラズマCVD法によりi型層20、n
型層30、i型層21、p型層40、i型層22、n型
層31、i型層23及びp型層41が順次積層して形成
されている。i型層21は、n型層30の表面を部分的
に露出する所定の配置に選択成長されている。また、i
型層22は、p型層42の表面を部分的に露出する所定
の配置に選択成長されている。i型層23は、n型層3
1の表面を部分的に露出する所定の配置に選択成長され
ている。さらに、n型層30、p型層40、n型層3
1、p型層41の露出した表面に、それぞれ電極層50
〜53が部分的に選択成長されている。
型層30、31、p型層40及び電極層50〜52は、
それぞれ上記第8実施例とほぼ同様な条件により形成さ
れている。ただし、i型層23は、i型層20と同様の
製造条件により、層厚0.2〜1μmを有する高抵抗ダ
イヤモンドから形成されている。また、p型層41は、
n型層30と同様の製造条件により、層厚約1μmを有
する低抵抗ダイヤモンドから形成されている。さらに、
電極層53は、電極層50とほぼ同様な条件により、T
i/Mo/Auから形成されている。
ホウ素濃度はそれぞれn型層30、31の窒素濃度、p
型層40、41のホウ素濃度の値未満であり、これらの
分布は厚さ方向に不均一でもよい。
明する。
は、窒素、ホウ素がそれぞれn型ドーパント、p型ドー
パントとして高濃度にドープして形成されていることに
より、ドナー準位、アクセプタ準位が縮退してそれぞれ
伝導帯、価電子帯付近に存在している。そのため、キャ
リアの伝導として金属的伝導が支配的になっているの
で、室温程度においても低抵抗の伝導性が得られる。
40及びn型層31、n型層31及びp型層41の間
に、i型層21〜23がそれぞれ所定の層厚を有して介
在して形成されている。そのため、これらの接合で逆方
向の耐電圧が大きくなっているので、キャリアの伝導と
して半導体的伝導が主流であり、整流性が得られる。し
たがって、npnp接合部で半導体的伝導が支配的にな
ってキャリアを制御可能になるので、四端子のサイリス
タを構成する半導体デバイスとして、良好なサイリスタ
特性が実現される。
験について説明する。
導体デバイスにおいて、電気的特性について測定した。
において、ドレイン電圧とドレイン電流との関係を示
す。この結果、ドレイン電流はドレイン電圧に基づくス
イッチ特性を有しているので、良好なサイリスタ特性が
得られることがわかる。
型層21、22の層厚を一定の範囲で変動させたことを
除いて上記第10実施例と同様にしてダイヤモンド半導
体デバイスを形成し、電気的特性について測定した。こ
の結果、所定の範囲でそれぞれi型層21〜23の層厚
が薄いほど、かつn型層30、31中の窒素濃度が高い
ほどに、良好なサイリスタ特性が得られた。
オード特性が得られる条件範囲にi型層21〜23の層
厚及びn型層30、31中の窒素濃度を一致させて設定
する場合に、良好なサイリスタが形成される。
層20〜22、n型層30、31及びp型層40、41
が、単結晶ダイヤモンド基板上に形成された単結晶ダイ
ヤモンド半導体からなる場合でも、シリコン基板上に形
成された多結晶ダイヤモンド半導体からなる場合でも、
同様の結果が得られた。
バイスに係る第11実施例の構成を示す。基板10上に
は、マイクロ波プラズマCVD法によりi型層20、p
型層40、i型層21、n型層30、i型層22、p型
層41、i型層23及びn型層31が順次積層して形成
されている。i型層21は、p型層40の表面を部分的
に露出する所定の配置に選択成長されている。また、i
型層22は、n型層30の表面を部分的に露出する所定
の配置に選択成長されている。i型層23は、p型層4
1の表面を部分的に露出する所定の配置に選択成長され
ている。さらに、p型層40、n型層30、p型層4
1、n型層31の露出した表面に、それぞれ電極層50
〜53が部分的に選択成長されている。
型層40、41及びn型層30は、それぞれ上記第9実
施例とほぼ同様に形成されている。ただし、i型層23
は、i型層20と同様の製造条件により、層厚0.2〜
1μmを有する高抵抗ダイヤモンドから形成されてい
る。また、n型層31は、n型層30と同様の製造条件
により、層厚約1μmを有する低抵抗ダイヤモンドから
形成されている。さらに、電極層53は、電極層50と
ほぼ同様な条件により、Ti/Mo/Auから形成され
ている。
ホウ素濃度はそれぞれn型層30、31の窒素濃度、p
型層40、41のホウ素濃度の値未満であり、これらの
分布は厚さ方向に不均一でもよい。
ド半導体デバイスは、上記第10実施例とほぼ同様に作
用する。したがって、四端子のサイリスタを構成する半
導体デバイスとして、サイリスタ特性が実現される。
験について説明する。
導体デバイスにおいて、電気的特性について測定した。
において、ドレイン電圧とドレイン電流との関係を示
す。この結果、ドレイン電流はドレイン電圧に基づくス
イッチ特性を有しているので、良好なサイリスタ特性が
得られることがわかる。
型層21、22の層厚を一定の範囲で変動させたことを
除いて上記第11実施例と同様にしてダイヤモンド半導
体デバイスを形成し、電気的特性について測定した。こ
の結果、所定の範囲でそれぞれi型層21〜23の層厚
が薄いほど、かつn型層30、31中の窒素濃度が高い
ほどに、良好なサイリスタ特性が得られた。
オード特性が得られる条件範囲にi型層21〜23の層
厚及びn型層30、31中の窒素濃度を一致させて設定
する場合に、良好なサイリスタが形成される。
層20〜22、p型層40、41及びn型層30、31
が、単結晶ダイヤモンド基板上に形成された単結晶ダイ
ヤモンド半導体からなる場合でも、シリコン基板上に形
成された多結晶ダイヤモンド半導体からなる場合でも、
同様の結果が得られた。
なく、種々の変形が可能である。
型層を介在するi型層において、窒素濃度及びホウ素濃
度が共にほぼ均一に分布するとしているが、これらのド
ーパント濃度が層厚方向に傾斜分布していたり、あるい
は相互に異なるドーパント濃度を有する複数層が積層さ
れているように、様々に不均一に分布していても同様な
作用効果が得られる。さらに、このi型層は、窒素濃度
及びホウ素濃度が極微小であるようなドーパント無添加
のダイヤモンドから形成されていてもよい。
イヤモンド半導体層は気相合成された薄膜単結晶(エピ
タキシャル層)であるが、高圧合成された人工のバルク
単結晶、あるいは気相合成された薄膜多結晶であっても
同様な作用効果が得られる。しかしながら、半導体デバ
イス作製上の制御性を考慮すると、単結晶基板、あるい
は平坦に研磨された表面を有する多結晶基板上にCVD
法により気相合成された薄膜単結晶を用いることが好適
である。
イヤモンド半導体層はプラズマCVD法により形成され
ているが、次に例示するCVD法を用いても同様な作用
効果が得られる。第1の方法は、直流電界または交流電
界で放電を起こすことにより、原料ガスを活性化する。
また、第2の方法は、熱電子放射材を加熱することによ
り、原料ガスを活性化する。また、第3の方法は、イオ
ンで衝撃された表面にダイヤモンドを成長させる。ま
た、第4の方法は、レーザ、紫外線等の光を照射するこ
とにより、原料ガスを励起させる。さらに、第5の方法
は、原料ガスを燃焼させる。
法によりダイヤモンド中に窒素を添加されているが、高
圧合成容器中に炭素を含む原料、窒素を含む原料及び溶
媒を添加して高圧合成法を用いて形成しても、同様な作
用効果が得られる。
ダイヤモンドからなる絶縁体基板、あるいはシリコンか
らなる半導体基板としているが、その他の材料からなる
絶縁体基板または半導体基板としてもよい。さらに、基
板は、金属から形成されていてもよい。
れば、n型ダイヤモンド層、p型ダイヤモンド層では、
それぞれn型ドーパント、p型ドーパントが高濃度にド
ープして形成されていることにより、ドナー準位、アク
セプタ準位が縮退しているので、キャリアの伝導として
金属的伝導が支配的になっている。
p型ダイヤモンド層の間に、高抵抗ダイヤモンド層が層
厚及びドーパント濃度として所定の値を有して介在して
形成されていることにより、逆方向の耐電圧が大きくな
るので、pn接合部ではキャリアの伝導として半導体的
伝導が主流であり、整流性が得られる。そのため、pn
接合部で半導体的伝導が支配的になってキャリアを制御
可能にすることにより、良好なダイオード特性またはト
ランジスタ特性が実現される。
p型ダイヤモンドにおけるキャリア密度は、室温から6
00℃程度の範囲で温度に依存せずに制御される。した
がって、本発明のダイヤモンド半導体デバイスは、従来
のシリコン等の半導体から構成されていた電子機器を利
用できない温度環境や状態において、ダイオード、トラ
ンジスタ等の様々な半導体デバイスとして利用可能であ
るという効果がある。
理を説明するエネルギーダイアグラムであり、(a)は
高抵抗層がある場合、(b)は高抵抗層が無い場合をそ
れぞれ示す。
理を説明する図であり、(a)はドーパント濃度分布、
(b)はエネルギーダイアグラムをそれぞれ示す。
理を説明する図であり、(a)はドーパント濃度分布、
(b)はエネルギーダイアグラムをそれぞれ示す。
理を説明する図であり、(a)はドーパント濃度分布、
(b)はエネルギーダイアグラムをそれぞれ示す。
理を説明する図であり、(a)はドーパント濃度分布、
(b)はエネルギーダイアグラムをそれぞれ示す。
理を説明する図であり、(a)はドーパント濃度分布、
(b)はエネルギーダイアグラムをそれぞれ示す。
1実施例の構成を示す断面図である。
2実施例の構成を示す断面図である。
3実施例の構成を示す断面図である。
第4実施例の構成を示す断面図である。
第5実施例の構成を示す断面図である。
第6実施例の構成を示す断面図である。
第6実施例のトランジスタ特性を示すグラフである。
第7実施例の構成を示す断面図である。
第7実施例のトランジスタ特性を示すグラフである。
第8実施例の構成を示し、(a)は断面図、(b)は
(a)のB−B線に沿っての断面図である。
第8実施例のトランジスタ特性を示すグラフである。
第9実施例の構成を示し、(a)は断面図、(b)は
(a)のB−B線に沿っての断面図である。
第9実施例のトランジスタ特性を示すグラフである。
第10実施例の構成を示す断面図である。
第10実施例のサイリスタ特性を示すグラフである。
第11実施例の構成を示す断面図である。
第11実施例のサイリスタ特性を示すグラフである。
n型層、40〜42…p型層、50〜53…電極層。
Claims (8)
- 【請求項1】 n型ドーパントが高濃度にドープされて
金属的伝導が支配的になるように形成されたn型ダイヤ
モンド層と、p型ドーパントが高濃度にドープされて金
属的伝導が支配的になるように形成されたp型ダイヤモ
ンド層と、これらダイヤモンド層の間に介在して形成さ
れた高抵抗ダイヤモンド層とを備え、前記高抵抗ダイヤ
モンド層の層厚及びドーパント濃度は半導体的伝導が支
配的になる値であることを特徴とするダイヤモンド半導
体デバイス。 - 【請求項2】 前記n型ドーパントは、窒素であること
を特徴とする請求項1記載のダイヤモンド半導体デバイ
ス。 - 【請求項3】 前記p型ドーパントは、ホウ素であるこ
とを特徴とする請求項1記載のダイヤモンド半導体デバ
イス。 - 【請求項4】 前記高抵抗ダイヤモンド層の層厚は、3
0〜3000nmの範囲であることを特徴とする請求項
1記載のダイヤモンド半導体デバイス。 - 【請求項5】 前記n型ダイヤモンド層の窒素濃度は1
x1017cm-3以上であり、前記高抵抗ダイヤモンド層
の窒素濃度は1x1017cm-3未満であることを特徴と
する請求項2記載のダイヤモンド半導体デバイス。 - 【請求項6】 前記n型ダイヤモンド層の窒素濃度は1
x1019cm-3以上であり、前記高抵抗ダイヤモンド層
の窒素濃度は1x1019cm-3未満であることを特徴と
する請求項2記載のダイヤモンド半導体デバイス。 - 【請求項7】 前記p型ダイヤモンド層のホウ素濃度は
1x1017cm-3以上であり、前記高抵抗ダイヤモンド
層のホウ素濃度は1x1017cm-3未満であることを特
徴とする請求項3記載のダイヤモンド半導体デバイス。 - 【請求項8】 前記p型ダイヤモンド層のホウ素濃度は
1x1019cm-3以上であり、前記高抵抗ダイヤモンド
層のホウ素濃度は1x1019cm-3未満であることを特
徴とする請求項3記載のダイヤモンド半導体デバイス。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2004207272A (ja) * | 2002-12-20 | 2004-07-22 | Kobe Steel Ltd | ダイヤモンド電子素子 |
JP2006076851A (ja) * | 2004-09-10 | 2006-03-23 | National Institute For Materials Science | ダイヤモンド膜、その製造方法、電気化学素子、及びその製造方法 |
JP2008141218A (ja) * | 2008-01-07 | 2008-06-19 | Kobe Steel Ltd | 電子素子構造 |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002076369A (ja) * | 2000-09-01 | 2002-03-15 | Kobe Steel Ltd | 電子素子並びにそれを使用するダイオード、トランジスタ及びサイリスタ |
JP2004207272A (ja) * | 2002-12-20 | 2004-07-22 | Kobe Steel Ltd | ダイヤモンド電子素子 |
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JP2008141218A (ja) * | 2008-01-07 | 2008-06-19 | Kobe Steel Ltd | 電子素子構造 |
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