JP4921953B2 - 半導体集積回路装置及び半導体記憶装置のテスト方法 - Google Patents
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Description
この発明の第1の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。図1は、本実施形態に係るLSIのブロック図である。
図示するように、メモリセルアレイ10は((m+1)×(n+1))個(m、nは自然数)のメモリセルMCを備えている。メモリセルMCは、電荷蓄積層(例えばフローティングゲート)と制御ゲートとを含む積層ゲートを備えたMOSトランジスタである。そして、同一行にあるメモリセルMCの制御ゲートは、同一のワード線WL0〜WLmのいずれかに共通接続される。また同一列にあるメモリセルMCのドレインは、同一のビット線BL0〜BLnのいずれかに共通接続される。更にメモリセルMCのソースは、同一のソース線SLに共通接続される。なお以下では説明の便宜上、ワード線WL0〜WLmをワード線WL、ビット線BL0〜BLnをビット線BLと一括して呼ぶことがある。また、同一のワード線に接続された(n+1)個のメモリセルMCの集合を、以下「ページ」と呼ぶことにする。なお「1ページ」は、同一のワード線に接続された複数のメモリセルの集合でありさえすれば良い。
<CASE1>
まず、離れビットがある場合について説明する。図12はメモリセルブロック内のメモリセルMCの閾値分布を示すグラフである。例えば離れビットが2個であったとする。このような分布において、図示するようにベリファイ開始電圧Vth1、ステップ電圧ΔVth1を用いて離れビットのサーチを行う。なお、Vth1を超える閾値電圧を有するメモリセル数が1000個、(Vth1+ΔVth1)を超える閾値電圧を有するメモリセル数が2個、(Vth1+2・ΔVth1)を超える閾値電圧を有するメモリセル数が2個、(Vth1+3・ΔVth1)を超える閾値電圧を有するメモリセル数が1個、(Vth1+4・ΔVth1)を超える閾値電圧を有するメモリセル数が0個であるものとする。なおベリファイ終了電圧については省略する。
次に、離れビットが無い場合について説明する。図14はメモリセルブロック内のメモリセルMCの閾値分布を示すグラフである。図示するように、母集団分布の裾となる閾値電圧がVth1と(Vth1+ΔVth1)との間に位置していると仮定する。
不揮発性半導体メモリの消去特性は、メモリブロック内における各メモリセルMCの消去特性が大きくばらつかないことが理想である。すなわち、全てのメモリセルMCの消去時の閾値電圧は母集団分布内にあることが望ましい。しかし、消去特性は製造プロセスのばらつきの影響を大きく受け、このことはメモリセルMCの信頼性にも影響を与える。従って、母集団分布から大きくはずれた閾値電圧を有するメモリセルMC、すなわち離れビットについては、救済措置を設けておくことが重要である。本救済措置としては、離れビットを含むメモリセルブロックについては、メモリセルアレイ10内に設けたリダンダンシ用のメモリブロックで置き換える方法(ブロックリダンダンシ)等がある。
次に、この発明の第2の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。本実施形態は、上記第1の実施形態において、母集団分布よりも閾値電圧の低い離れビットをサーチする方法に関する。図16は、本実施形態に係るLSIのブロック図である。
まずEEPROM2におけるベリファイ回路19は、メモリセルを正常であるとみなした場合(pass)、パス信号PASSをBIST回路3へ出力する。そしてカウンタ22は、ベリファイ回路19からパス信号PASSが出力された回数をカウントする。すなわち、パス信号PASSが出力される度にカウントアップし、これにより当該ベリファイにおける正常なメモリセル数を計数する。プログラム保持部23に保持されるサーチプログラム25の詳細については後述する。ROM24は、サーチプログラム25を実行する際のサーチ条件データ26を保持する。本実施形態に係るサーチ条件データ26が第1の実施形態と異なる点は、第1の実施形態ではベリファイ開始電圧はベリファイ終了電圧よりも低い電圧であったのに対し、本実施形態では逆にベリファイ終了電圧がベリファイ開始電圧よりも低い電圧である点である。その他の構成及び動作は上記第1の実施形態と同様であるので説明は省略する。
次に、この発明の第3の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。上記第2の実施形態においては、消去時の閾値電圧が母集団分布よりも低い離れビットの探索方法について説明したが、本実施形態は、データ書き込み時(“0”データ保持時)の閾値電圧が母集団分布よりも低い離れビットの探索方法に関するものである。
次に、この発明の第4の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。上記第1の実施形態においては、消去時の閾値電圧が母集団分布よりも高い離れビットの探索方法について説明したが、本実施形態は、データ書き込み時(“0”データ保持時)の閾値電圧が母集団分布よりも高い離れビットの探索方法に関するものである。
次に、この発明の第5の実施形態に係る半導体集積回路装置及び半導体記憶装置のテスト方法について説明する。本実施形態は、上記第1、第4の実施形態において、ステップS14におけるベリファイ時の観測電流ポイントに関するものである。
Claims (5)
- 複数の不揮発性メモリセルを有するメモリブロックを備え、テスト動作時において該メモリセルの良/不良のテストを行う半導体メモリと、
前記半導体メモリの前記テスト動作を制御するテスト回路と
を具備し、前記テスト回路は、前記メモリブロック単位によるデータの読み出し動作を複数のゲート電圧を用いて行うことにより前記テストを行うよう前記半導体メモリを制御する制御部と、
前記半導体メモリにおける前記テストにおいて、不良と判断された前記メモリセルの数を、各々のゲート電圧毎に計測するカウンタ部と
を備え、前記制御部は、前記ゲート電圧を昇順または降順に連続して変化させ、前記カウンタ部におけるカウンタ数が、前記ゲート電圧を変化させた際に連続して所定の範囲内の数であった場合に、当該メモリブロックを不良とみなす
ことを特徴とする半導体集積回路装置。 - 前記制御部は、前記メモリセルの閾値電圧が主たる分布からはずれた前記メモリセルの数がn(nは1以上の自然数)以上存在する場合に、当該メモリブロックを不良とみなし、
前記カウンタ部は、少なくとも(n+1)ビットを計数可能であり、
前記制御部は、前記カウンタ部におけるカウント数が連続して1以上n以下であった場合に、当該メモリブロックを不良とみなす
ことを特徴とする請求項1記載の半導体集積回路。 - 前記テスト回路は、前記ゲート電圧を変化させる際のゲート電圧の上限及び下限、並びに変動幅についての情報を保持する記憶部を更に備え、
前記制御部は、前記記憶部から読み出した前記情報に応じて、前記半導体メモリの前記テストを制御する
ことを特徴とする請求項1記載の半導体集積回路。 - 不揮発性のメモリセルを複数有するメモリブロックを備えた半導体記憶装置のテスト方法であって、
前記メモリブロック内の前記メモリセルにつき、一括してデータの消去または書き込みを行うステップと、
第1閾値電圧、及び電圧変動幅を設定するステップと、
前記メモリブロック内において、前記第1閾値電圧から前記電圧変動幅ずつ昇順または降順で変動させた際の、それぞれの値を超える閾値電圧を有する前記メモリセル数を計数し、(n+1)ビット(nは1以上の自然数)を計数可能なカウンタにカウントするステップと、
前記電圧変動幅を変動させた際に、前記カウンタのカウント数が連続して1以上n以下であった場合に、当該メモリブロックを不良とみなすステップと
を具備することを特徴とする半導体記憶装置のテスト方法。 - 前記カウントするステップは、前記カウンタのカウント数が(n+1)に達したら、前記閾値電圧を前記電圧変動幅だけ変動させて、再び前記メモリセル数の計数を繰り返す
ことを特徴とする請求項4記載の半導体記憶装置のテスト方法。
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Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8223551B2 (en) * | 2009-02-19 | 2012-07-17 | Micron Technology, Inc. | Soft landing for desired program threshold voltage |
JP5345508B2 (ja) * | 2009-11-12 | 2013-11-20 | 凸版印刷株式会社 | 半導体メモリテスト装置 |
US8879329B2 (en) | 2010-11-19 | 2014-11-04 | Micron Technology, Inc. | Program verify operation in a memory device |
CN102543216B (zh) * | 2010-12-29 | 2015-07-29 | 中芯国际集成电路制造(北京)有限公司 | 一种闪存的测试方法 |
KR20120087537A (ko) * | 2011-01-28 | 2012-08-07 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그의 동작 방법 |
CN102841831A (zh) * | 2011-06-24 | 2012-12-26 | 鸿富锦精密工业(深圳)有限公司 | 服务器的内存测试***及方法 |
US8773930B2 (en) * | 2012-02-03 | 2014-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Built-in test circuit and method |
JP2013229080A (ja) * | 2012-04-26 | 2013-11-07 | Toshiba Corp | 半導体記憶装置および半導体記憶装置のテスト方法 |
WO2015033404A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社 東芝 | 半導体記憶装置 |
US9583177B2 (en) * | 2014-12-10 | 2017-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device including memory device |
US9785383B2 (en) | 2015-03-09 | 2017-10-10 | Toshiba Memory Corporation | Memory system and method of controlling nonvolatile memory |
KR20170060297A (ko) * | 2015-11-24 | 2017-06-01 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 포함하는 반도체 시스템 |
JP6306777B2 (ja) * | 2017-05-10 | 2018-04-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
US10318438B1 (en) * | 2017-12-07 | 2019-06-11 | Nuvoton Technology Corporation | Secure memory access using memory read restriction |
CN113821156A (zh) * | 2020-06-18 | 2021-12-21 | 桑迪士克科技有限责任公司 | 前瞻识别潜在不可校正的误差校正存储器单元和现场对策 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5504760A (en) * | 1991-03-15 | 1996-04-02 | Sandisk Corporation | Mixed data encoding EEPROM system |
JP3737525B2 (ja) * | 1994-03-11 | 2006-01-18 | 株式会社東芝 | 半導体記憶装置 |
JP3176011B2 (ja) * | 1994-08-19 | 2001-06-11 | 株式会社東芝 | 半導体記憶装置 |
JPH1139226A (ja) | 1997-07-22 | 1999-02-12 | Toshiba Corp | 自己テスト回路を内蔵する半導体装置 |
US6226200B1 (en) * | 1999-11-17 | 2001-05-01 | Motorola Inc. | In-circuit memory array bit cell threshold voltage distribution measurement |
JP3563702B2 (ja) * | 2001-02-19 | 2004-09-08 | 株式会社東芝 | 半導体記憶装置 |
US6614689B2 (en) * | 2001-08-13 | 2003-09-02 | Micron Technology, Inc. | Non-volatile memory having a control mini-array |
US6665214B1 (en) * | 2002-07-22 | 2003-12-16 | Advanced Micro Devices, Inc. | On-chip erase pulse counter for efficient erase verify BIST (built-in-self-test) mode |
US7020017B2 (en) * | 2004-04-06 | 2006-03-28 | Sandisk Corporation | Variable programming of non-volatile memory |
DE102004022327B4 (de) * | 2004-05-06 | 2006-04-27 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
JP4342383B2 (ja) * | 2004-06-22 | 2009-10-14 | 株式会社東芝 | 半導体記憶装置 |
US7403438B2 (en) * | 2006-07-12 | 2008-07-22 | Infineon Technologies Flash Gmbh & Co. Kg | Memory array architecture and method for high-speed distribution measurements |
-
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10431322B1 (en) | 2018-03-19 | 2019-10-01 | Toshiba Memory Corporation | Memory system |
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