JP4921898B2 - 半導体素子の製造方法 - Google Patents
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Description
本発明は半導体素子の製造方法に関し、より詳しくは半導体工程のうちリソグラフィ（Lithography）工程の解像限界を跳び越えるパターン形成を可能にする半導体素子の製造方法に関する。
最近、半導体素子の製造時に露光装備の限界を克服するため二重露光工程で微細パターンを形成しており、その工程過程は次の通りである。
図１ａ及び図１ｂに示されているように、半導体基板１１の被食刻層１２の上部に第１のハードマスク層１３、第１の反射防止膜１４及び第１の感光膜１５を順次形成した後、第１の露光マスク１６を利用して全体表面の第１の領域を露光し、露光された第１の感光膜１５を現像して第１の感光膜パターン１５’を形成する。このとき、前記ハードマスク層は通常非晶質炭素層及び無機系ハードマスク層の二重層で構成されている。
図１ｃ及び図１ｄに示されているように、前記第１の感光膜パターン１５’を食刻マスクに下部第１の反射防止膜１４を食刻して第１の反射防止膜パターン１４’を形成した後、前記第１の反射防止膜パターン１４’を食刻マスクに第１のハードマスク層１３を食刻して第１のハードマスクパターン１３’を形成する。
図１ｅ及び図１ｆに示されているように、第１のハードマスクパターン１３’の上部に第２のハードマスク層１７、第２の反射防止膜１８及び第２の感光膜１９を順次形成した後、第２の露光マスク２０を利用して前記第１の領域と重なり合わないよう交互に全体表面の第２の領域を露光し、前記第２の感光膜１９を現像して第２の感光膜パターン１９’を形成する。このとき、前記第２のハードマスク層１７は第１のハードマスク層１３と食刻選択比が異なる物質を用いるのが好ましい。
図１ｇ及び図１ｈに示されているように、前記第２の感光膜パターン１９’を食刻マスクに下部第２の反射防止膜１８を食刻して第２の反射防止膜パターン１８’を形成した後、前記第２の反射防止膜パターン１８’を食刻マスクに第２のハードマスク層１７を食刻して第２のハードマスクパターン１７’を形成する。
図１ｉに示されているように、第１及び第２のハードマスクパターン１３’、１７’を食刻マスクに下部被食刻層を食刻した後、前記第１及び第２のハードマスクパターン１３’、１７’を除去して所望の微細パターン１２’を形成する。
しかし、前述の従来の技術に係る半導体素子の微細パターンの形成方法の場合、感光膜、反射防止膜及びハードマスク層に対しそれぞれ２回コーティング及び食刻工程を行なわなければならないので、工程が複雑で収率が減少するという問題点があった。
前記の問題点を解決するため、本発明はシリコンが含まれた感光膜を形成した後、Ｏ２プラズマ工程を行なって感光膜を除いたコーティング及び食刻工程を１回のみ行なうことにより工程を単純化させ、時間及び費用を低減させる半導体素子の製造方法を提供することに目的がある。
本発明に係る半導体素子の製造方法は、
（１）半導体基板の上部に被食刻層、ハードマスク層、反射防止膜及びシリコンを含む第１の感光膜を順次形成する段階と、
（２）前記第１の感光膜を第１の露光マスクを利用して露光した後現像して第１の感光膜パターンを形成する段階と、
（３）前記第１の感光膜パターンにＯ２プラズマを処理する段階と、
（４）前記結果物の上部に第２の感光膜を形成し、第２の露光マスクを利用して第１の感光膜パターンと重なり合わない第２の感光膜パターンを形成する段階と、
（５）前記第１及び第２の感光膜パターンを食刻マスクに利用して前記反射防止膜を食刻した後、前記第１及び第２の感光膜パターンを除去して反射防止膜パターンを形成する段階と、
（６）前記反射防止膜パターンを食刻マスクに前記ハードマスク層を食刻してハードマスクパターンを形成した後、前記ハードマスクパターンを食刻マスクに前記被食刻層を食刻して被食刻層パターンを形成する段階とを含む。
（１）半導体基板の上部に被食刻層、ハードマスク層、反射防止膜及びシリコンを含む第１の感光膜を順次形成する段階と、
（２）前記第１の感光膜を第１の露光マスクを利用して露光した後現像して第１の感光膜パターンを形成する段階と、
（３）前記第１の感光膜パターンにＯ２プラズマを処理する段階と、
（４）前記結果物の上部に第２の感光膜を形成し、第２の露光マスクを利用して第１の感光膜パターンと重なり合わない第２の感光膜パターンを形成する段階と、
（５）前記第１及び第２の感光膜パターンを食刻マスクに利用して前記反射防止膜を食刻した後、前記第１及び第２の感光膜パターンを除去して反射防止膜パターンを形成する段階と、
（６）前記反射防止膜パターンを食刻マスクに前記ハードマスク層を食刻してハードマスクパターンを形成した後、前記ハードマスクパターンを食刻マスクに前記被食刻層を食刻して被食刻層パターンを形成する段階とを含む。
本発明では、所定含量のシリコンを含む感光膜を用いて第１の感光膜パターンを形成し、以後Ｏ２プラズマを処理して第１の感光膜パターン内のシリコンを酸化させることにより、第２の感光膜を塗布した後に行われる後続の現像工程で前記第１の感光膜パターンが現像されないようにして工程段階を減少させることができるということを特徴とする。前記で、シリコンは全体の感光膜に対し１０〜４０重量％、好ましくは２０〜３０重量％の含量で含まれる。さらに、前記第２の感光膜は前記第１の感光膜と同一であるか、相違する物質で形成してもよく、通常用いられる任意のフォトレジスト組成物を制限なく用いることができる。このとき、「相違する物質」とは第１の感光膜とは別にシリコンを含んでいない任意のフォトレジスト組成物を意味するものであり、特定のフォトレジスト組成物に限定されるものではない。
一方、シリコンを含む前記フォトレジスト組成物には、従来の有機フォトレジスト組成物と同様に架橋結合がなされるよう設計されたポリマー、光酸発生剤及び有機溶媒を含む組成物を制限なく用いることができる。このようなシリコン含有フォトレジスト組成物は、架橋反応を活性化させるため熱処理時に架橋可能な架橋剤をさらに含めてもよい。
本発明に係る半導体素子の製造方法は、シリコンが含まれた感光膜を形成した後、Ｏ２プラズマ工程を行なうことにより感光膜を除いたコーティング及び食刻工程は１回のみ行なうようにして工程を単純化させ、時間及び費用を低減させるという効果がある。
以下、本発明を図を参照して詳しく説明する。
図２ａ〜図２ｈは、本発明に係る半導体素子の製造方法を示す断面図等である。
図２ａ及び図２ｂに示されているように、半導体基板１１０の上部に被食刻層１２０、ハードマスク層１３０、反射防止膜１４０及び第１の感光膜１５０を順次形成した後、第１の露光マスク１６０を利用して全体表面の第１の領域を露光し、前記第１の感光膜１５０を現像して第１の感光膜パターン１５０’を形成する。
図２ａ及び図２ｂに示されているように、半導体基板１１０の上部に被食刻層１２０、ハードマスク層１３０、反射防止膜１４０及び第１の感光膜１５０を順次形成した後、第１の露光マスク１６０を利用して全体表面の第１の領域を露光し、前記第１の感光膜１５０を現像して第１の感光膜パターン１５０’を形成する。
このとき、第１の感光膜１５０は１０〜４０重量％のシリコンが含まれた物質で形成するのが好ましく、さらに前記ハードマスク層１３０は非晶質炭素層及び無機系ハードマスク層の二重層で構成されているのが好ましい。併せて、前記露光源には４００ｎｍ以下の波長を有する全ての光源、具体的にはＡｒＦ（１９３ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＥＵＶ（Extreme Ultra Violet）、ＶＵＶ（Vacuum Ultra Violet、１５７ｎｍ）、Ｅ−ビーム、Ｘ線及びイオンビームで構成された群から選択される光源を制限なく用いることができ、露光工程は用いられる感光剤の種類に従い異なるが、通常７０〜１５０ｍＪ／ｃｍ２、好ましくは１００ｍＪ／ｃｍ２の露光エナジーで行なわれるのが好ましい。この中で露光源にはＡｒＦ、ＫｒＦまたはＶＵＶを用いるのが好ましく、ＡｒＦを用いるのがさらに好ましい。
図２ｃに示されているように、全体表面にＯ２プラズマ処理工程を行なって第１の感光膜パターン１５０’内のシリコンを酸化させることにより、ＳｉＯ２に変形された第１の感光膜パターン１５５を形成する。
図２ｄ及び図２ｅに示されているように、前記ＳｉＯ２含有の第１の感光膜パターン１５５を含む全体表面の上部に第２の感光膜１９０を形成した後、第２の露光マスク２００を利用して第１の感光膜パターン１５５と重なり合わないよう互いに交互に全体表面の第２の領域を露光後現像して第２の感光膜パターン１９０’を形成する。
このとき、前記第１の感光膜パターン１５５はＯ２プラズマ処理により内部に含まれたシリコンがＳｉＯ２に変形されたので、現像工程時に除去されず残留することになる。一方、前記第２の感光膜１９０は第１の感光膜１５０とは別にシリコンを含む感光膜を用いなくてもよく、通常のフォトレジスト組成物を制限なく用いることができる。
図２ｆ及び図２ｇに示されているように、第１及び第２の感光膜パターン１５５、１９０’をマスクに前記反射防止膜１４０を食刻して反射防止膜パターン１４０’を形成する。以後、前記反射防止膜パターン１４０’をマスクにハードマスク層１３０を食刻した後、反射防止膜パターン１４０’を除去してハードマスクパターン１３０’を形成する。
図２ｈに示されているように、ハードマスクパターン１３０’をマスクに被食刻層１２０を食刻した後、ハードマスクパターン１３０’を除去して所望の微細パターン１２０’を形成する。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
１１、１１０ 半導体基板
１２、１２０ 被食刻層
１３、１７、１３０ ハードマスク層
１４、１８、１４０ 反射防止膜
１５、１９、１５０、１９０ 感光膜
１６、１６０、２０、２００ 露光マスク
１２’、１２０’ 被食刻層パターン
１３’、１７’、１３０’ ハードマスクパターン
１４’、１８’、１４０’ 反射防止膜パターン
１５’、１９’、１５０’、１９０’ 感光膜パターン
１５５ Ｏ２プラズマ処理されたＳｉＯ２含有の感光膜パターン
１２、１２０ 被食刻層
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１５’、１９’、１５０’、１９０’ 感光膜パターン
１５５ Ｏ２プラズマ処理されたＳｉＯ２含有の感光膜パターン
Claims (7)
- （１）半導体基板の上部に被食刻層、ハードマスク層、反射防止膜及びシリコンを含む第１の感光膜を順次形成する段階と、
（２）前記第１の感光膜を第１の露光マスクを利用して露光した後現像して第１の感光膜パターンを形成する段階と、
（３）前記第１の感光膜パターンにＯ２プラズマを処理する段階と、
（４）前記結果物の上部に第２の感光膜を形成し、第２の露光マスクを利用して第１の感光膜パターンと重なり合わない第２の感光膜パターンを形成する段階と、
（５）前記第１及び第２の感光膜パターンを食刻マスクに利用して前記反射防止膜を食刻した後、前記第１及び第２の感光膜パターンを除去して反射防止膜パターンを形成する段階と、
（６）前記反射防止膜パターンを食刻マスクに前記ハードマスク層を食刻してハードマスクパターンを形成した後、前記ハードマスクパターンを食刻マスクに前記被食刻層を食刻して被食刻層パターンを形成する段階とを含む半導体素子の製造方法。 - 前記第１の感光膜は１０〜４０重量％含量のシリコンを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２の感光膜は前記第１の感光膜と同一であるか、相違する物質で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
- 前記露光源はＡｒＦ（１９３ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＥＵＶ、ＶＵＶ（１５７ｎｍ）、Ｅ−ビーム、Ｘ線及びイオンビームでなる群から選択されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ハードマスク層は、被食刻層の上部に非晶質炭素層及び無機系ハードマスク層の二重層で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１の感光膜パターン及び第２の感光膜パターンは互いに交互に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- （１）半導体基板の上部に被食刻層、反射防止膜及びシリコンを含む第１の感光膜を順次形成する段階と、
（２）前記第１の感光膜を第１の露光マスクを利用して露光したあと現像して第１の感光膜パターンを形成する段階と、
（３）前記第１の感光膜パターンにＯ２プラズマを処理する段階と、
（４）前記結果物の上部に第２の感光膜を形成し、第２の露光マスクを利用して第１の感光膜パターンと重なり合わない第２の感光膜パターンを形成する段階と、
（５）前記第１及び第２の感光膜パターンを食刻マスクに利用して前記反射防止膜を食刻した後、前記第１及び第２の感光膜パターンを除去して反射防止膜パターンを形成する段階と、
（６）前記反射防止膜パターンを食刻マスクに前記被食刻層を食刻して被食刻層パターンを形成する段階とを含む半導体素子の製造方法。
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Cited By (1)
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Families Citing this family (17)
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|---|---|---|---|---|
| US7959818B2 (en) * | 2006-09-12 | 2011-06-14 | Hynix Semiconductor Inc. | Method for forming a fine pattern of a semiconductor device |
| KR100798738B1 (ko) * | 2006-09-28 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 제조 방법 |
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| US8124323B2 (en) | 2007-09-25 | 2012-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for patterning a photosensitive layer |
| US7935477B2 (en) * | 2007-11-30 | 2011-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning strategy for contact hole and trench |
| JP5192795B2 (ja) * | 2007-12-06 | 2013-05-08 | 株式会社日立ハイテクノロジーズ | 電子ビーム測定装置 |
| JP2009283674A (ja) * | 2008-05-22 | 2009-12-03 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8293460B2 (en) * | 2008-06-16 | 2012-10-23 | Applied Materials, Inc. | Double exposure patterning with carbonaceous hardmask |
| KR101523951B1 (ko) * | 2008-10-09 | 2015-06-02 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US8551689B2 (en) * | 2010-05-27 | 2013-10-08 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices using photolithography |
| KR101658492B1 (ko) * | 2010-08-13 | 2016-09-21 | 삼성전자주식회사 | 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| KR101215645B1 (ko) * | 2010-12-09 | 2012-12-26 | 에스케이하이닉스 주식회사 | 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법 |
| CN103309165A (zh) * | 2012-03-09 | 2013-09-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| KR101926418B1 (ko) * | 2012-05-16 | 2018-12-10 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR102270137B1 (ko) * | 2017-11-29 | 2021-06-28 | 삼성에스디아이 주식회사 | 패턴 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5186788A (en) * | 1987-07-23 | 1993-02-16 | Matsushita Electric Industrial Co., Ltd. | Fine pattern forming method |
| JPH04176123A (ja) * | 1990-11-08 | 1992-06-23 | Nec Corp | 半導体装置の製造方法 |
| US5667940A (en) | 1994-05-11 | 1997-09-16 | United Microelectronics Corporation | Process for creating high density integrated circuits utilizing double coating photoresist mask |
| KR100206597B1 (ko) * | 1995-12-29 | 1999-07-01 | 김영환 | 반도체 장치의 미세패턴 제조방법 |
| KR19980028362A (ko) * | 1996-10-22 | 1998-07-15 | 김영환 | 반도체소자의 미세 패턴 제조방법 |
| KR19990061090A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 다층 레지스트 공정용 포토레지스트와 이를 이용한반도체 소자의 미세패턴 제조방법 |
| JP2000077317A (ja) * | 1998-09-03 | 2000-03-14 | Sony Corp | レジストパターン形成方法 |
| US6140023A (en) * | 1998-12-01 | 2000-10-31 | Advanced Micro Devices, Inc. | Method for transferring patterns created by lithography |
| US6586339B1 (en) | 1999-10-28 | 2003-07-01 | Advanced Micro Devices, Inc. | Silicon barrier layer to prevent resist poisoning |
| US6534414B1 (en) | 2000-06-14 | 2003-03-18 | Integrated Device Technology, Inc. | Dual-mask etch of dual-poly gate in CMOS processing |
| TWI245774B (en) * | 2001-03-01 | 2005-12-21 | Shinetsu Chemical Co | Silicon-containing polymer, resist composition and patterning process |
| JP4342767B2 (ja) * | 2002-04-23 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE10223997A1 (de) * | 2002-05-29 | 2003-12-18 | Infineon Technologies Ag | Verfahren zur Herstellung von Fotomasken für die Strukturierung von Halbleitersubstraten durch optische Lithografie |
| JP2004153073A (ja) | 2002-10-31 | 2004-05-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR100971976B1 (ko) | 2003-07-24 | 2010-07-22 | 주식회사 포스코 | 아연도금 강판 스트립의 표면조도 균일화 장치 |
| KR100510558B1 (ko) * | 2003-12-13 | 2005-08-26 | 삼성전자주식회사 | 패턴 형성 방법 |
| KR100598105B1 (ko) * | 2004-06-17 | 2006-07-07 | 삼성전자주식회사 | 반도체 패턴 형성 방법 |
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2006
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180490A (ja) * | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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