JP4913671B2

JP4913671B2 - 遅延回路

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Description

本発明は遅延回路に関し、特にドライバ回路によって出力される貫通電流を防止するための遅延回路に関する。

従来から、モータ等の負荷を駆動するためのドライバ回路には、ドライバ回路によって出力される貫通電流を防止するための遅延回路が設けられている。図４は、従来のドライバ回路４００を示す図である。ドライバ回路４００は、遅延回路４０２ａ、４０２ｂ、インバータＩＮＶ１、ＩＮＶ２によって構成される貫通電流防止回路４０１と、この貫通電流防止回路４０１に接続され、電源電位と接地電位との間に接続されたＣＭＯＳトランジスタ（ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１）を有している。そして、ＣＭＯＳトランジスタの出力部ＯＵＴには、例えばモータ等の負荷が接続されている（不図示）。

遅延回路４０２ａは、インバータＩＮＶ１を介して入力される信号ＩＮの立上りに対して、遅延して立上る遅延信号を出力する（図５、遅延回路４０２ａ出力参照）。また、遅延回路４０２ｂは、入力信号ＩＮの立上りに対して、遅延して立上る遅延信号を出力する（図５、遅延回路４０２ｂ出力参照）。インバータＩＮＶ２を介して出力された"Ｈ"レベルの第１の遅延信号がＰＭＯＳトランジスタＰ１のゲートに入力されると、ＰＭＯＳトランジスタＰ１はオフ状態となる。一方、ＮＭＯＳトランジスＮ１のゲートには、"Ｌ"レベルの第２の遅延信号が入力されるため、ＮＭＯＳトランジスタＮ１はオフ状態である。すなわち、ドライバ回路４００は、遅延回路４０２ａ、４０２ｂによって、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が同時にオフ状態となる期間（図５、ｔ１〜ｔ２、ｔ３〜ｔ４参照）を作り出すことで、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が同時にオン状態となる場合に電源電位ＶＤＤから接地電位に流れる貫通電流を防止している。

図６は、従来の遅延回路４０２の内部構成を示す図である。遅延回路４０２は、立上りディレイ回路４０３を複数接続して構成されている。そして、この立上りディレイ回路４０３は、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタによって構成されるインバータを複数段接続させることによって、所望の遅延時間を作り出している（図７参照）。

また、特許文献１には、外部に設けられたクロック入力端子ＣＫに入力されるクロック信号に基づいて、複数段接続されたフリップフロップ回路の動作を制御することで、所望の遅延時間を発生させる遅延回路（貫通電流防止回路）が開示されている（図８参照）。
特開平１０−１３２０７号公報

しかしながら、例えば、図６の遅延回路では、最終的な所望の遅延時間にばらつきが発生してしまう。すなわち、複数の立上りディレイ回路４０３ａ〜４０３ｎ内部のトランジスタは、製造工程において製造ばらつきが生じている。このため、個々の立上りディレイ回路４０３それぞれの遅延時間にばらつきが発生する。従って、従来の遅延回路では、最終的な所望の遅延時間にばらつきが発生していた。

本発明の一態様による遅延回路は、入力信号に対して遅延信号を生成し、出力する遅延回路であって、基準パルス同士の時間的な間隔を決定する遅延部を含む帰還回路を有し、前記入力信号の入力に応じて、基準パルス列を生成する基準パルス生成回路と、前記基準パルス生成回路によって生成された基準パルス列を基準クロックとして入力し、当該基準クロックに基づいてカウント信号を出力するカウンタと、前記入力信号と前記カウント信号に基づいて、前記遅延信号を生成し、出力する遅延信号出力回路とを有する。

本発明の一態様による遅延回路によれば、基準パルス同士の時間的な間隔を決定する遅延部を含む基準パルス生成回路によって生成された基準パルス列を基準クロックとしてカウンタに入力することで、入力信号とカウント信号に基づいて生成された遅延信号を出力することができる。

本発明によれば、遅延時間のばらつきの発生を抑制することが可能な遅延回路を提供することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる遅延回路を示すブロック図である。図１に示すように、本実施の形態の遅延回路１００は、基準パルス生成回路１０、カウンタ２０、遅延信号出力回路３０、リセット信号出力回路４０を有している。

基準パルス生成回路１０は、基準パルス同士の時間的な間隔を決定する遅延部を含む帰還回路１１を有し、入力信号の入力に応じて基準パルス列を生成する。また、帰還回路１１は、基準パルス列を生成するために遅延部によって生成される遅延パルス列に基づいた信号及び、後述する遅延信号出力回路３０によって出力される遅延信号に基づいて生成された信号と、入力信号とを演算し、演算結果を遅延部に入力する回路である。カウンタ２０は、基準パルス生成回路１０によって生成された基準パルス列を基準クロックとして入力し、この基準クロックに基づいてカウント信号を出力する。遅延信号出力回路３０は、入力信号とカウンタ２０によって出力されたカウント信号に基づいて遅延信号を生成し、出力する。リセット信号出力回路４０は、遅延信号出力回路３０によって出力された遅延信号に基づいて生成されたリセット信号をカウンタ２０に出力する。以下、図１を参照して個々のブロックの詳細な構成について説明する。

基準パルス生成回路１０は、帰還回路１１、立上り１ショット回路４、立下り１ショット回路５を有している。また、帰還回路１１は、インバータＩＮＶ、ＮＡＮＤ回路１、演算回路（以下、ＡＮＤ回路と称す）２、遅延部（以下、立上りディレイ回路と称す）３によって構成されている。

インバータＩＮＶは、後述する遅延信号出力回路３０によって出力された遅延信号ＯＵＴのレベルを反転させてＮＡＮＤ回路１へと出力する。ＮＡＮＤ回路１は、立上り１ショット回路４によって出力される信号ＤＳとインバータＩＮＶを介して反転された遅延信号ＯＵＴとの否定論理積を演算して生成された信号を出力する回路である。ＡＮＤ回路２は、入力信号ＩＮとＮＡＮＤ回路１によって出力された信号との論理積を演算して生成された入力パルス列（以下、信号ＤＩＮと称す）を出力する回路である。立上りディレイ回路３は、ＡＮＤ回路２によって出力された信号ＤＩＮの立上りに対して遅延を持って立上る遅延パルス列（以下、信号ＤＯＵＴと称す）を生成して、出力する回路である。

立上り１ショット回路４は、立上りディレイ回路３によって出力された信号ＤＯＵＴの立上りに同期して立上り、所定のパルス幅を有する信号ＤＳを生成する回路である。この信号ＤＳは、ＮＡＮＤ回路１及び、立下り１ショット回路５へと入力される。立下り１ショット回路５は、ＤＳの立下りに同期して立上り、所定のパルス幅を有する信号ＤＳＢを生成する。

なお、本実施の形態では立上り１ショット回路４によって生成された信号ＤＳをＮＡＮＤ回路１に入力しているが、立上りディレイ回路３によって生成される信号ＤＯＵＴあるいは、信号ＤＳＢをＮＡＮＤ回路１に入力してもよい。また、本実施の形態では、立下り１ショット回路５によって生成された基準パルス列に相当する信号ＤＳＢを基準クロックとして後述するカウンタ２０へ入力しているが、立上りディレイ回路３によって生成された信号ＤＯＵＴあるいは立上り１ショット回路４によって生成された信号ＤＳを基準クロックとしてカウンタ２０に入力してもよい。

カウンタ２０は、Ｄ型フリップフロップ回路ＤＦＦ１〜ＤＦＦ３を有している。Ｄ型フリップフロップ回路は、基準クロックとして、立下り１ショット回路５によって出力された信号ＤＳＢの入力時における入力値をそのまま出力値として出力する回路である。Ｄ型フリップフロップ（以下、ＤＦＦと称す）回路ＤＦＦ１〜ＤＦＦ３のクロック入力端子ＣＫにはそれぞれ、立下り１ショット回路５によって生成された信号ＤＳＢが入力される。ＤＦＦ回路ＤＦＦ１の入力部Ｄには、常に"Ｈ"レベルの信号が入力される。また、ＤＦＦ回路ＤＦＦ１の出力部Ｑは、ＤＦＦ回路ＤＦＦ２の入力部Ｄに接続され、ＤＦＦ回路ＤＦＦ２の出力部ＱはＤＦＦ回路ＤＦＦ３の入力部Ｄに接続されている。また、ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３の出力部Ｑからは、それぞれカウント信号Ｄ１〜Ｄ３が後述する遅延信号出力回路３０へと出力される。また、ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３のリセット部Ｒにはそれぞれ、後述するリセット信号出力回路４０の出力部が接続されている。

遅延信号出力回路３０は、ＡＮＤ回路６によって構成されている。このＡＮＤ回路６は、入力信号ＩＮ及びＤＦＦ回路ＤＦＦ１〜ＤＦＦ３によって出力されるカウント信号Ｄ１〜Ｄ３の論理積を演算して生成された遅延信号ＯＵＴを出力する回路である。

リセット信号出力回路４０は、立下り１ショット回路７、ＯＲ回路ＯＲを有している。立下り１ショット回路７は、ＡＮＤ回路６によって出力される遅延信号ＯＵＴの立下りに同期して立上り、所定のパルス幅を有するパルス信号をＯＲ回路ＯＲへ出力する。ＯＲ回路ＯＲは、リセット端子ＲＴに印加される信号と、立下り１ショット回路７によって出力される信号との論理和を演算して生成されたリセット信号を、ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３のリセット部Ｒへと出力する。

図２は、図１に示された遅延回路１００における各部の波形を示すタイミングチャートである。以下、図１及び図２を参照して本実施の形態の遅延回路１００の動作についてより詳細に説明する。

まず、基準パルス生成回路１０の動作を説明する。遅延回路１００が動作を開始すると、ＮＡＮＤ回路１には、"Ｌ"レベルの遅延信号ＯＵＴがインバータＩＮＶを介して"Ｈ"レベルとなる信号及び、立上り１ショット回路４によって出力される"Ｌ"レベルの信号ＤＳが入力される。よって、ＮＡＮＤ回路１からは、"Ｈ"レベルの信号が出力される。従って、"Ｈ"レベルの入力信号ＩＮが入力されると、ＡＮＤ回路２は、"Ｈ"レベルの信号ＤＩＮを立上りディレイ回路３へと出力する（図２、ｔ１参照）。

立上りディレイ回路３は、入力された信号ＤＩＮの立上りに対して、遅延して立上る信号ＤＯＵＴを出力する（図２、ｔ２参照）。なお、この時の遅延量が、立上りディレイ回路３によって生成される基準パルス同士の時間的な間隔を決定している。この"Ｈ"レベルの信号ＤＯＵＴは、立上り１ショット回路４へと入力される。立上り１ショット回路４は、立上りディレイ回路３によって出力される信号ＤＯＵＴの立上りに同期して立上る信号ＤＳを生成する（図２、ｔ２参照）。

"Ｈ"レベルの信号ＤＳは、ＮＡＮＤ回路１へと入力される。すなわち、ＮＡＮＤ回路１には、この"Ｈ"レベルの信号ＤＳと、インバータＩＮＶを介して"Ｈ"レベルとなる遅延信号ＯＵＴが入力される。従って、ＮＡＮＤ回路１は、"Ｌ"レベルの信号をＡＮＤ回路２へと出力する。このため、信号ＤＩＮは、信号ＤＳの立上りに対して、ＮＡＮＤ回路１とＡＮＤ回路２とに内在する回路遅延分遅延して、"Ｌ"レベル状態となる（図２、ｔ３参照）。そして、立上りディレイ回路３によって出力される信号ＤＯＵＴは、入力される"Ｌ"レベルの信号ＤＩＮに同期して立下る（図２、ｔ３参照）。

そして、"Ｈ"レベルの信号ＤＳは、予め設定された所定の期間が経過すると"Ｌ"レベル状態となる（図２、ｔ４参照）。この"Ｌ"レベルの信号ＤＳは、ＮＡＮＤ回路１へ入力される。すなわち、ＮＡＮＤ回路には、"Ｌ"レベルの信号ＤＳ及びインバータＩＮＶを介して"Ｈ"レベルとなる遅延信号ＯＵＴが入力される。従って、ＮＡＮＤ回路１は、"Ｈ"レベルの信号をＡＮＤ回路２へと出力する。このため、ＡＮＤ回路２からは、信号ＤＳの立下りに対して、ＮＡＮＤ回路１とＡＮＤ回路２とに内在する回路遅延分遅延して、"Ｈ"レベルの信号ＤＩＮが出力される（図２、ｔ５参照）。そして、"Ｈ"レベルの信号ＤＩＮが入力されると、立上りディレイ回路３は、入力信号ＤＩＮの立上りに対して、遅延して立上る信号ＤＯＵＴを出力する（図２、ｔ６参照）。立上り１ショット回路４は、遅延信号ＤＯＵＴの立上りに同期して立上る信号ＤＳを生成する。

立下り１ショット回路５は、立上り１ショット回路４によって生成される信号ＤＳの立下りに同期して立上り、予め設定された所定の期間が経過すると立下る。以上のように、立下り１ショット回路５によって生成された信号ＤＳＢは、基準クロックとしてＤＦＦ回路ＤＦＦ１〜ＤＦＦ３それぞれのクロック入力端子ＣＫへと入力される。

このような動作を繰り返すことによって、基準パルス生成回路１０は、基準パルス列を生成することができる。また、この基準パルス同士の間隔は、立上りディレイ回路３によって決定される。すなわち、立上りディレイ回路３によって生成される信号ＤＯＵＴのＤＩＮに対する遅延量が大きければ大きい程、基準パルス同士の間隔は大きくなる。この基準パルス同士の間隔が大きくなると、後述するカウンタによって出力されるカウント信号の出力されるタイミングが遅くなるため、遅延回路１００は、入力信号ＩＮに対してより遅延を持った遅延信号ＯＵＴを出力することができる。

続いて、カウンタ２０の動作を説明する。ＤＦＦ回路ＤＦＦ１の入力部Ｄには、常に"Ｈ"レベルの信号が入力されている。このため、立下り１ショット回路５によって出力された信号ＤＳＢがクロック入力端子ＣＫに入力されると、ＤＦＦ回路ＤＦＦ１の出力部Ｑからは"Ｈ"レベルのカウント信号Ｄ１が出力される（図２、ｔ４参照）。"Ｈ"レベルのカウント信号Ｄ１は、ＤＦＦ回路ＤＦＦ２の入力部Ｄへと入力される。よって、信号ＤＳＢがクロック入力端子ＣＫに入力されると、ＤＦＦ回路ＤＦＦ２の出力部Ｑからは"Ｈ"レベルのカウント信号Ｄ２が出力される（図２、ｔ７参照）。

"Ｈ"レベルのカウント信号Ｄ２は、ＤＦＦ回路ＤＦＦ３の入力部Ｄへと入力される。よって、信号ＤＳＢがクロック入力端子ＣＫに入力されると、ＤＦＦ回路ＤＦＦ３の出力部Ｑからは"Ｈ"レベルのカウント信号Ｄ３が出力される（図２、ｔ８参照）。

続いて、遅延信号出力回路３０の動作を説明する。ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３によって出力されたカウント信号Ｄ１〜Ｄ３は、ＡＮＤ回路６へと入力される。すなわち、ＡＮＤ回路６には、入力信号ＩＮ及びカウント信号Ｄ１〜Ｄ３が入力される。ＡＮＤ回路６は、入力される信号の論理積を演算して遅延信号ＯＵＴを生成する。従って、ＡＮＤ回路６は、カウント信号Ｄ３の立上りに同期して立上り、入力信号ＩＮの立下りに同期して立下る遅延信号ＯＵＴを出力する（図２、ｔ８〜ｔ９参照）。このようにして、遅延回路１００は、入力信号ＩＮの立上りに対して遅延して立上る遅延信号ＯＵＴを出力することができる（図２、ｔ１〜ｔ８参照）。なお、ＡＮＤ回路６には、カウント信号Ｄ１〜Ｄ３の替わりにカウント信号Ｄ３のみを入力してもよい。

そして、遅延信号ＯＵＴは、リセット信号出力回路４０内部の立下り１ショット回路７へと入力される。立下り１ショット回路は、遅延信号ＯＵＴの立下りに同期して立上る（不図示）。立下り１ショット回路によって出力される"Ｈ"レベルの信号は、ＯＲ回路ＯＲへと入力される。よって、ＯＲ回路ＯＲからは、ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３それぞれのリセット端子Ｒにリセット信号が出力される。このリセット信号の入力に基づいて、ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３はリセットされる。また、リセット信号入力端子ＲＴに例えば"Ｈ"レベルの信号を入力することで、リセット信号出力回路４０はリセット信号を生成することもできる。

以上に示したように、本実施の形態では、立上りディレイ回路３は、入力信号ＩＮ及びＮＡＮＤ回路１によって出力される信号の入力に基づいて生成された信号ＤＩＮの立上りに対して、遅延して立ち上がる信号ＤＯＵＴを生成する。そして、この信号ＤＯＵＴに応じて生成された信号ＤＳＢは、カウンタ２０の動作を制御する基準クロック信号としてカウンタ内部のフリップフロップ回路に入力される。フリップフロップ回路は、基準クロックとしてクロック入力端子ＣＫに入力される信号ＤＳＢの入力時に、"Ｈ"レベル状態となるカウント信号Ｄ１〜Ｄ３を出力する。このカウント信号Ｄ１〜Ｄ３と入力信号ＩＮの論理積を演算することで、遅延信号出力回路３０は、入力信号ＩＮに対して遅延を持って遷移する遅延信号ＯＵＴを出力することが可能である。すなわち、本実施の形態では、基準パルス同士の時間的な間隔を決定する立上りディレイ回路３を含む基準パルス生成回路１０によって生成された基準パルス列を基準クロックとしてカウンタに入力することで、遅延回路１００は、入力信号ＩＮに対して遅延を持って遷移する遅延信号ＯＵＴを出力することが可能である。また、立上り１ショット回路４によって生成された信号ＤＳを帰還回路１１にフィードバックさせることで、１個の立上りディレイ回路３で３倍（フリップフロップ回路の個数分）の遅延時間を発生させることが可能である。また、本実施の形態では、カウンタ２０は、３つのフリップフロップ回路によって構成されているが、さらに複数のフリップフロップ回路を設けることで、更なる遅延時間を設けることが可能である。

また、本実施の形態における遅延回路１００では、１つの立上りディレイ回路３の単位遅延時間は一定である。このため、最終的な遅延時間のばらつきを抑制することが可能である。

また、従来の遅延回路では、大きな遅延時間が必要な場合、立上りディレイ回路を複数段接続させて遅延を作り出している。このため、従来は、遅延回路のレイアウト面積が増大し、さらにチップサイズが大きくなっていた。一方、本実施の形態における遅延回路１００では、１つの立上りディレイ回路３で数倍の遅延時間を発生させることができる。このため、レイアウト面積を抑制することが可能となる。従って、チップサイズを小さくすることが可能である。また、本実施の形態における遅延回路１００では、１つの立上りディレイ回路で所望の遅延時間（遅延量のＮ倍（倍数）の遅延時間）を得ることが可能である。よって、従来の図５に示すｔ１〜ｔ２、あるいはｔ３〜ｔ４のオフ状態を確実に作り出すことができる。従って、例えばこの遅延回路１００をＣＭＯＳトランジスタに接続させた場合に、ＣＭＯＳトランジスタのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが同時にオフ状態となる期間を確実に作り出すことが可能である。このため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオン状態となったときに電源電位から接地電位に出力される貫通電流を確実に防止することが可能である。

また、従来における図８に示す貫通電流防止回路８０では、クロック入力端子ＣＫに入力されるクロック信号に基づいて、複数段接続されたフリップフロップ回路の動作を制御している。従って、従来の貫通電流防止回路８０では、クロック入力端子ＣＫに入力するクロック信号を生成するためのクロック発生回路を外部に設ける必要がある。一方、本実施の形態では、入力信号ＩＮの入力に応じて生成される基準パルス列を基準クロックとしている。よって、遅延回路１００では、外部からクロック信号を入力する必要がないため、クロック発生回路を設ける必要がない。

また、リセット信号出力回路４０は、遅延信号出力回路３０によって出力される遅延信号ＯＵＴの立下りに同期して生成されたリセット信号をＤＦＦ回路それぞれのリセット端子に入力する。このため、"Ｈ"レベル状態である遅延信号ＯＵＴが"Ｌ"レベルになると同時に、カウンタ内部の複数のフリップフロップ回路をリセットすることが可能である。また、リセット信号入力端子ＲＴに例えば"Ｈ"レベルの信号を入力することで、ＤＦＦ回路のリセットを実行することも可能である。

実施の形態２
図３は、本実施の形態２の遅延回路２００を示す図である。なお、図３において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態１では、カウンタ２０は、ＤＦＦ回路ＤＦＦ１〜ＤＦＦ３によって構成されている。一方、本実施の形態における遅延回路２００では、カウンタ５０は、複数のＤＦＦ回路ＤＦＦ１〜ＤＦＦｎ（ｎ＞１の整数）によって構成されている。また、遅延回路２００では、実施の形態１における遅延回路１００に示すカウンタ２０と遅延信号出力回路３０との間にセレクタ８が接続されている。なお、本実施の形態における遅延回路２００の構成及び動作については、カウンタ５０と追加されたセレクタ８の構成及び動作を除いて、実施の形態１における遅延回路１００の動作と同一である。従って、ここではカウンタ５０と、新たに追加されたセレクタ８の構成及び動作についてのみ説明する。

カウンタ５０は、複数のＤＦＦ回路ＤＦＦ１〜ＤＦＦｎによって構成されている。ＤＦＦ回路ＤＦＦ１〜ＤＦＦｎにはそれぞれ、立下り１ショット回路５によって生成された信号ＤＳＢが基準クロックとして入力される。ＤＦＦ回路ＤＦＦ１の入力部Ｄには、常に"Ｈ"レベルの信号が入力される。また、ＤＦＦ回路ＤＦＦ１の出力部Ｑは、ＤＦＦ回路ＤＦＦ２の入力部Ｄに接続され、ＤＦＦ回路ＤＦＦ２の出力部ＱはＤＦＦ回路ＤＦＦ３の入力部Ｄに接続されている。そして、ＤＦＦ回路ＤＦＦ（ｎ−１）の出力部ＱはＤＦＦ回路ＤＦＦｎの入力部Ｄに接続されている。また、ＤＦＦ回路ＤＦＦ１〜ＤＦＦｎの出力部Ｑからはそれぞれ、カウント信号Ｄ１〜Ｄｎが後述するセレクタ８へと入力される。また、ＤＦＦ回路ＤＦＦ１〜ＤＦＦｎのリセット部Ｒにはそれぞれ、リセット信号出力回路４０の出力部が接続されている。

セレクタ８は、複数のＤＦＦ回路ＤＦＦ１〜ＤＦＦｎによって出力されるカウント信号Ｄ１〜Ｄｎを入力する。そして、セレクタ８は、セレクタ８に入力されるセレクト信号に基づいて、入力されるカウント信号Ｄ１〜Ｄｎのうちの１つのカウント信号を選択して遅延信号出力回路３０へと出力する。このようにして、遅延回路２００は、入力信号ＩＮの立上りに対して遅延して立上る遅延信号ＯＵＴを出力することができる。

以上に示したように、本実施の形態では、複数のＤＦＦ回路ＤＦＦ１〜ＤＦＦｎによって構成されたカウンタ５０と遅延信号出力回路３０との間にセレクタ８を設ける。そして、セレクタ８はセレクト信号に基づいて、複数のＤＦＦ回路ＤＦＦ１〜ＤＦＦｎによって出力されるカウント信号Ｄ１〜Ｄｎのうちの１つのカウント信号を選択して遅延信号出力回路３０へと出力する。従って、遅延信号出力回路３０では、入力信号ＩＮとセレクタ８によって選択された１つのカウント信号の論理積演算によって、遅延信号ＯＵＴを生成することが可能である。すなわち、本実施の形態における遅延回路２００では、１つの立上りディレイ回路で、１〜ｎ倍の遅延時間を選択することが可能である。

また、遅延回路２００では、セレクタ８に入力されるセレクト信号に基づいて、所望の遅延時間を得ることが可能であるため、回路の変更を行なう必要がなく、設計の自由度を持たせることが可能である。また、セレクト信号は、例えばシリアルインターフェース等、外部から設定することが可能である。このため、外部から最適な遅延時間を設定することが可能である。

以上、本発明の実施の形態について詳細に説明したが、本発明の趣旨を逸脱しない限り種々の変形が可能である。例えば、本実施の形態では、基準パルス列は、立上りディレイ回路３によって生成されたが、入力される信号ＤＩＮの立下りに対して遅延して立上る立下りディレイ回路を用いて生成してもよい。

本実施の形態１に関わる遅延回路１００を示す図である。本実施の形態１に関わる遅延回路１００における各点での波形を示すタイミングチャートである。本実施の形態２に関わる遅延回路２００を示す図である。従来の遅延回路４０１によって構成される貫通電流防止回路４０１を示す図である。従来の貫通電流防止回路４０１における各点のタイミングチャートを示す図である。従来の遅延回路４０２の内部構成を示す図である。従来の遅延回路４０２における立上りディレイ回路４０３の内部構成を示す図である。従来の遅延回路を示す図である。

符号の説明

１００、２００遅延回路
１０基準パルス生成回路
２０、５０カウンタ
３０遅延信号出力回路
４０リセット信号出力回路
１ＮＡＮＤ回路
２、６ＡＮＤ回路
３立上りディレイ回路
４立上り１ショット回路
５、７立下り１ショット回路
８セレクタ
ＩＮＶインバータ
ＯＲＯＲ回路
ＤＦＦ１〜ＤＦＦ３、ＤＦＦｎＤ型フリップフロップ回路
ＲＴリセット信号入力端子

Claims

入力信号に対して遅延信号を生成し、出力する遅延回路であって、
基準パルス同士の時間的な間隔を決定する遅延部を含む帰還回路を有し、前記入力信号の入力に応じて、基準パルス列を生成する基準パルス生成回路と、
前記基準パルス生成回路によって生成された基準パルス列を基準クロックとして入力し、当該基準クロックに基づいてカウント信号を出力するカウンタと、
前記入力信号と前記カウント信号に基づいて、前記遅延信号を生成し、出力する遅延信号出力回路とを有する遅延回路。
前記遅延部は、当該遅延部に入力される信号と当該遅延部から出力する信号の遅延量に基づいて、前記基準パルス同士の時間的な間隔を決定することを特徴とする請求項１に記載の遅延回路。
前記遅延部は、前記基準パルス列を生成するための遅延パルス列を生成し、
前記帰還回路は、さらに
前記遅延パルス列及び前記遅延信号に基づいて生成された信号と、前記入力信号との論理積を前記遅延部へ出力する演算回路を有することを特徴とする請求項１又は２に記載の遅延回路。
前記遅延部は、前記演算回路から入力される信号に対して前記時間的な間隔遅延させた遅延パルスを前記演算回路へフィードバックして、前記時間的な間隔を有する入力パルス列を前記演算回路に生成させ、前記入力パルス列を遅延させた前記遅延パルス列を出力することを特徴とする請求項３に記載の遅延回路。
前記カウンタは、第１の論理値及び前記第１の論理値とは異なる第２の論理値から構成される前記カウント信号を生成する複数のフリップフロップ回路を有し、
前記複数のフリップフロップ回路は、前記基準パルス列の入力時に、前記第１の論理値から前記第２の論理値に、それぞれ異なるタイミングで遷移する前記カウント信号を前記遅延信号出力回路に出力することを特徴とする請求項１乃至４のいずれか１項に記載の遅延回路。
前記遅延信号出力回路は、前記入力信号及び前記カウント信号の論理積に基づいて、前記遅延信号を生成することを特徴とする請求項１乃至５のいずれか１項に記載の遅延回路。
前記遅延信号に基づいてリセット信号を生成し、生成した前記リセット信号を前記カウンタへ出力するリセット信号出力回路をさらに有することを特徴とする請求項１乃至６のいずれか１項に記載の遅延回路。
セレクト信号に基づいて、前記カウンタによって出力される複数の前記カウント信号のうちの１つの信号を選択して前記遅延信号出力回路に出力するセレクタをさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の遅延回路。