JP4913671B2 - 遅延回路 - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に関わる遅延回路を示すブロック図である。図1に示すように、本実施の形態の遅延回路100は、基準パルス生成回路10、カウンタ20、遅延信号出力回路30、リセット信号出力回路40を有している。
図3は、本実施の形態2の遅延回路200を示す図である。なお、図3において、図1と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態1では、カウンタ20は、DFF回路DFF1〜DFF3によって構成されている。一方、本実施の形態における遅延回路200では、カウンタ50は、複数のDFF回路DFF1〜DFFn(n>1の整数)によって構成されている。また、遅延回路200では、実施の形態1における遅延回路100に示すカウンタ20と遅延信号出力回路30との間にセレクタ8が接続されている。なお、本実施の形態における遅延回路200の構成及び動作については、カウンタ50と追加されたセレクタ8の構成及び動作を除いて、実施の形態1における遅延回路100の動作と同一である。従って、ここではカウンタ50と、新たに追加されたセレクタ8の構成及び動作についてのみ説明する。
10 基準パルス生成回路
20、50 カウンタ
30 遅延信号出力回路
40 リセット信号出力回路
1 NAND回路
2、6 AND回路
3 立上りディレイ回路
4 立上り1ショット回路
5、7 立下り1ショット回路
8 セレクタ
INV インバータ
OR OR回路
DFF1〜DFF3、DFFn D型フリップフロップ回路
RT リセット信号入力端子
Claims (8)
- 入力信号に対して遅延信号を生成し、出力する遅延回路であって、
基準パルス同士の時間的な間隔を決定する遅延部を含む帰還回路を有し、前記入力信号の入力に応じて、基準パルス列を生成する基準パルス生成回路と、
前記基準パルス生成回路によって生成された基準パルス列を基準クロックとして入力し、当該基準クロックに基づいてカウント信号を出力するカウンタと、
前記入力信号と前記カウント信号に基づいて、前記遅延信号を生成し、出力する遅延信号出力回路とを有する遅延回路。 - 前記遅延部は、当該遅延部に入力される信号と当該遅延部から出力する信号の遅延量に基づいて、前記基準パルス同士の時間的な間隔を決定することを特徴とする請求項1に記載の遅延回路。
- 前記遅延部は、前記基準パルス列を生成するための遅延パルス列を生成し、
前記帰還回路は、さらに
前記遅延パルス列及び前記遅延信号に基づいて生成された信号と、前記入力信号との論理積を前記遅延部へ出力する演算回路を有することを特徴とする請求項1又は2に記載の遅延回路。 - 前記遅延部は、前記演算回路から入力される信号に対して前記時間的な間隔遅延させた遅延パルスを前記演算回路へフィードバックして、前記時間的な間隔を有する入力パルス列を前記演算回路に生成させ、前記入力パルス列を遅延させた前記遅延パルス列を出力することを特徴とする請求項3に記載の遅延回路。
- 前記カウンタは、第1の論理値及び前記第1の論理値とは異なる第2の論理値から構成される前記カウント信号を生成する複数のフリップフロップ回路を有し、
前記複数のフリップフロップ回路は、前記基準パルス列の入力時に、前記第1の論理値から前記第2の論理値に、それぞれ異なるタイミングで遷移する前記カウント信号を前記遅延信号出力回路に出力することを特徴とする請求項1乃至4のいずれか1項に記載の遅延回路。 - 前記遅延信号出力回路は、前記入力信号及び前記カウント信号の論理積に基づいて、前記遅延信号を生成することを特徴とする請求項1乃至5のいずれか1項に記載の遅延回路。
- 前記遅延信号に基づいてリセット信号を生成し、生成した前記リセット信号を前記カウンタへ出力するリセット信号出力回路をさらに有することを特徴とする請求項1乃至6のいずれか1項に記載の遅延回路。
- セレクト信号に基づいて、前記カウンタによって出力される複数の前記カウント信号のうちの1つの信号を選択して前記遅延信号出力回路に出力するセレクタをさらに有することを特徴とする請求項1乃至7のいずれか1項に記載の遅延回路。
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