JPH0371665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0371665A JPH0371665A JP1207263A JP20726389A JPH0371665A JP H0371665 A JPH0371665 A JP H0371665A JP 1207263 A JP1207263 A JP 1207263A JP 20726389 A JP20726389 A JP 20726389A JP H0371665 A JPH0371665 A JP H0371665A
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
一実施例の工程断面図(第1図)
発明の効果
〔概 要〕
半導体装置の製造方法、特に異なる動作速度を有する複
数のMOSFETを同一半導体基板上に形成する方法の
改良に関し、 ホットキャリアの蓄積による性能劣化を生じにくい高速
MOSFETと低速MOSFETとが混載された半導体
装置の形成を目的とし、チャネル領域側から順に接して
低不純物濃度のソース若しくはドレイン領域となる低濃
度拡散領域と、高不純物濃度のソース若しくはドレイン
領域となる高濃度拡散領域が配設されてなる低速の第1
のMOSFET及び高速の第2のMOSFETを同一半
導体基板上に形成するに際し、該第1のMOSFETを
形成する第1の素子形成領域上に第1のゲート絶縁膜を
形成し、該第1のゲート絶縁膜上に第■のゲート電極を
形成する工程と、該第2のMOSFETを形成する第2
の素子形成領域上に該第1のゲート絶縁膜より薄い第2
のゲート絶縁膜を形威し、該第2のゲート絶縁膜上に第
2のゲート電極を形成する工程と、該第1の素子形成領
域上に表出する第1のゲート絶縁膜を選択的に除去する
工程と、該第1の素子形成領域及び該第2の素子形成領
域上に第3の絶縁膜を形成する工程と、該第1及び第2
の素子形成領域内に、該第1のゲート電極または該第2
のゲート電極をマスクにし、該第3の絶縁膜または該第
3の絶縁膜と該第2のゲート絶縁膜を通し、同一不純物
を同時にイオン注入して、該第1及び第2のMOSFE
Tの該低濃度拡散領域を同時に形成する工程とを含み構
成される。
数のMOSFETを同一半導体基板上に形成する方法の
改良に関し、 ホットキャリアの蓄積による性能劣化を生じにくい高速
MOSFETと低速MOSFETとが混載された半導体
装置の形成を目的とし、チャネル領域側から順に接して
低不純物濃度のソース若しくはドレイン領域となる低濃
度拡散領域と、高不純物濃度のソース若しくはドレイン
領域となる高濃度拡散領域が配設されてなる低速の第1
のMOSFET及び高速の第2のMOSFETを同一半
導体基板上に形成するに際し、該第1のMOSFETを
形成する第1の素子形成領域上に第1のゲート絶縁膜を
形成し、該第1のゲート絶縁膜上に第■のゲート電極を
形成する工程と、該第2のMOSFETを形成する第2
の素子形成領域上に該第1のゲート絶縁膜より薄い第2
のゲート絶縁膜を形威し、該第2のゲート絶縁膜上に第
2のゲート電極を形成する工程と、該第1の素子形成領
域上に表出する第1のゲート絶縁膜を選択的に除去する
工程と、該第1の素子形成領域及び該第2の素子形成領
域上に第3の絶縁膜を形成する工程と、該第1及び第2
の素子形成領域内に、該第1のゲート電極または該第2
のゲート電極をマスクにし、該第3の絶縁膜または該第
3の絶縁膜と該第2のゲート絶縁膜を通し、同一不純物
を同時にイオン注入して、該第1及び第2のMOSFE
Tの該低濃度拡散領域を同時に形成する工程とを含み構
成される。
本発明は半導体装置の製造方法、特に異なる動作速度を
有する複数のMOSFETを同一半導体基板上に形成す
る方法の改良に関する。
有する複数のMOSFETを同一半導体基板上に形成す
る方法の改良に関する。
近年、アナログ回路とデジタル回路が同一半導体基板上
に併設されるMO3ICが開発されており、このアナロ
グ・デジタル混載型のMO3ICにおいては、比較的遅
い動作速度を持つアナログトランジスタと、速い動作速
度を持つデジタルトランジスタとが同一半導体基板上に
混載されることが要求される。
に併設されるMO3ICが開発されており、このアナロ
グ・デジタル混載型のMO3ICにおいては、比較的遅
い動作速度を持つアナログトランジスタと、速い動作速
度を持つデジタルトランジスタとが同一半導体基板上に
混載されることが要求される。
そこで工程を簡略化してコストの増大を防ぐために、可
能な限り同一の工程を用いて低速、高速両方のトランジ
スタを形威し、且つそれぞれのトランジスタの性能や信
頼度を劣化せしめないような製造方法が望まれている。
能な限り同一の工程を用いて低速、高速両方のトランジ
スタを形威し、且つそれぞれのトランジスタの性能や信
頼度を劣化せしめないような製造方法が望まれている。
前記アナログ・デジタル混載型のMO3ICにおいて、
アナログトランジスタに用いられる低速MOSFETは
ゲート絶縁膜が厚く長チャネル長を有するLDD構造の
MOSFETにより構成され、デジタルトランジスタに
用いられる高速MOSFETはゲート絶縁膜が薄く、短
チャネル長を有するLDD構造のMOSFETにより構
成される。
アナログトランジスタに用いられる低速MOSFETは
ゲート絶縁膜が厚く長チャネル長を有するLDD構造の
MOSFETにより構成され、デジタルトランジスタに
用いられる高速MOSFETはゲート絶縁膜が薄く、短
チャネル長を有するLDD構造のMOSFETにより構
成される。
このようなゲート絶縁膜が厚く長チャネル長を有する低
動作速度の第1のMOSFETと、ゲート絶縁膜が薄く
短チャネル長を有する高動作速度の第2のMOSFET
とを同一半導体基板上に形成する際、従来は下記に第2
図(a)〜に)を参照して説明する方法が用いられてい
た。
動作速度の第1のMOSFETと、ゲート絶縁膜が薄く
短チャネル長を有する高動作速度の第2のMOSFET
とを同一半導体基板上に形成する際、従来は下記に第2
図(a)〜に)を参照して説明する方法が用いられてい
た。
第2図(a)参照
即ち、例えばp型シリコン(Si)基板1面に素子間分
離用のフィールド酸化膜2で画定された上記第1のMO
SFETが形威される第1の素子形成領域3と上記第2
のMOSFETが形成される第2の素子形成領域4とを
形威した後、第1、第2の素子形成領域3.4上に第1
0熱酸化により500人程度の厚い第1のゲート酸化膜
5を形威し、第1の素子形成領域3上に第1のポリSt
等からなる第1のゲート電極6を形威し、第1の素子形
成領域3上をレジストマスク(図示せず)で覆って第2
の素子形成領域4上の第1のゲート酸化膜5を選択的に
ウォッシュアウトした後、レジストマスク(図示せず)
を除去し、第2の熱酸化を行って第2の素子形成領域4
上に厚さ200人程大枚薄い第2のゲート酸化膜7を形
成する。ここでポリSiからなる第1のゲート電極6の
表面にも300人程大枚厚さの酸化膜7sが形威され、
第1のゲート酸化膜5も僅かに厚くなる。
離用のフィールド酸化膜2で画定された上記第1のMO
SFETが形威される第1の素子形成領域3と上記第2
のMOSFETが形成される第2の素子形成領域4とを
形威した後、第1、第2の素子形成領域3.4上に第1
0熱酸化により500人程度の厚い第1のゲート酸化膜
5を形威し、第1の素子形成領域3上に第1のポリSt
等からなる第1のゲート電極6を形威し、第1の素子形
成領域3上をレジストマスク(図示せず)で覆って第2
の素子形成領域4上の第1のゲート酸化膜5を選択的に
ウォッシュアウトした後、レジストマスク(図示せず)
を除去し、第2の熱酸化を行って第2の素子形成領域4
上に厚さ200人程大枚薄い第2のゲート酸化膜7を形
成する。ここでポリSiからなる第1のゲート電極6の
表面にも300人程大枚厚さの酸化膜7sが形威され、
第1のゲート酸化膜5も僅かに厚くなる。
第2図(b)参照
次いで上記基板上に第2のゲート電極の材料である例え
ば第2のポリSi層10Bを形成する。
ば第2のポリSi層10Bを形成する。
第2図(C)参照
次いで第1のレジストパターン9をマスクにしりアクテ
ィブイオンエツチング(RIB )法により第2のポリ
Si層108のパターニングを行って、第2のポリSi
層からなる第2のゲート電極8を形成する。なおこの際
、第1のゲート電極6の側面部に第2のポリ5iN10
8の残渣8Sが残留する。
ィブイオンエツチング(RIB )法により第2のポリ
Si層108のパターニングを行って、第2のポリSi
層からなる第2のゲート電極8を形成する。なおこの際
、第1のゲート電極6の側面部に第2のポリ5iN10
8の残渣8Sが残留する。
第2図(d)参照
次いで、第1の素子形成領域3の上面を表出開孔9を有
する第2のレジストパターン10を形威し、これをマス
クにして(CF、+O□)等のガスを用いる等方性ドラ
イエツチング手段等により電極・配線間ショートの原因
になる上記ポリSi層残渣8sを除去する。
する第2のレジストパターン10を形威し、これをマス
クにして(CF、+O□)等のガスを用いる等方性ドラ
イエツチング手段等により電極・配線間ショートの原因
になる上記ポリSi層残渣8sを除去する。
第2図(e)参照
次いで第2のレジストパターン10を除去した後、弗酸
等によるウェットエツチング処理により表出する第1の
ゲート酸化膜5、第2のゲート酸化膜7及び第1のゲー
ト電極6表面の酸化膜7sを除去する。
等によるウェットエツチング処理により表出する第1の
ゲート酸化膜5、第2のゲート酸化膜7及び第1のゲー
ト電極6表面の酸化膜7sを除去する。
この際、サイドエツチングにより第1のゲート電極6と
第2のゲート電極8の側面寄りの下部にアンダカット部
111A、 IIIB及びIIA 、IIBがそれぞれ
形威される。このアンダカット部の幅即ちサイドエツチ
ングの深さは第1のゲート電極6の下部で500A程度
、第2のゲート電極8の下部で約1000大枚度になる
。
第2のゲート電極8の側面寄りの下部にアンダカット部
111A、 IIIB及びIIA 、IIBがそれぞれ
形威される。このアンダカット部の幅即ちサイドエツチ
ングの深さは第1のゲート電極6の下部で500A程度
、第2のゲート電極8の下部で約1000大枚度になる
。
第2図(f)参照
次いで熱酸化により、SS面が表出する第1の素子形t
c領域3及び第2の素子形成領域4上に厚さ200〜3
00λ程度のイオン注入の際不純物イオンを透過するス
ルー酸化膜12を形成する。この際、第1、第2のゲー
ト電極6.8の表面にも厚さ300〜400人程度のス
ル大枚化膜12が形成される、この酸化によって、前記
ゲート電極6.8等の下部のアンダカット部111A、
IIIB、IIA 、 IIBに表出するゲート電極の
下端部は削られ、ゲート電極6.8の側面寄りの下部に
は、ゲートバーズビークと称し外部に向かって厚く拡が
ったスルー酸化膜の食込み部12S、12tが形威され
る。
c領域3及び第2の素子形成領域4上に厚さ200〜3
00λ程度のイオン注入の際不純物イオンを透過するス
ルー酸化膜12を形成する。この際、第1、第2のゲー
ト電極6.8の表面にも厚さ300〜400人程度のス
ル大枚化膜12が形成される、この酸化によって、前記
ゲート電極6.8等の下部のアンダカット部111A、
IIIB、IIA 、 IIBに表出するゲート電極の
下端部は削られ、ゲート電極6.8の側面寄りの下部に
は、ゲートバーズビークと称し外部に向かって厚く拡が
ったスルー酸化膜の食込み部12S、12tが形威され
る。
次いで第1、第2のゲート電極6.8をマスクにし上記
スルー酸化膜12を通して第1の素子形成領域3及び第
2の素子形成領域4に、例えばl×I Q ” cm
−” 程度CD低濃度に燐(P゛)を例えば40KeV
程度の低エネルギーで浅くイオン注入する。
スルー酸化膜12を通して第1の素子形成領域3及び第
2の素子形成領域4に、例えばl×I Q ” cm
−” 程度CD低濃度に燐(P゛)を例えば40KeV
程度の低エネルギーで浅くイオン注入する。
113A、 113B、113G、113Dは低濃度P
4注入領域を示す。
4注入領域を示す。
第2図(濁参照
次いで化学気相成長(CVD)法により上記基板上に例
えば厚さ2000人程度0二酸化シリコン(SiOz)
膜を形威し、RIE処理による全面エツチングを行って
第1、第2のゲート電極6.8の側面部に厚さ2000
人程度0二iO□サイドウオール14を形威し、このサ
イドウオール14を有するゲート電極6.8をマスクに
して10”C11−”程度の高濃度のAs”を60Ke
V程度の高エネルギーでイオン注入する。
えば厚さ2000人程度0二酸化シリコン(SiOz)
膜を形威し、RIE処理による全面エツチングを行って
第1、第2のゲート電極6.8の側面部に厚さ2000
人程度0二iO□サイドウオール14を形威し、このサ
イドウオール14を有するゲート電極6.8をマスクに
して10”C11−”程度の高濃度のAs”を60Ke
V程度の高エネルギーでイオン注入する。
115^、115B、 115C,1150は高濃度A
s’注入領域を示す。
s’注入領域を示す。
第2図(ロ)参照
次いでCVD法により厚さ8000Å程度の燐珪酸ガラ
ス(PSG)よりなる眉間絶縁膜16を形成し、通常の
フォトリソグラフィ手段により上記層間絶縁膜16にソ
ース及びドレイン領域を表出するコンタクト窓17A〜
170を形威し、次いで900−1000℃程度の温度
で上記層間絶縁膜16をリフローして上記コンタクト窓
17A〜170の側面にテーパを形成する。このリフロ
ー処理の温度により前記低濃度P゛注入領域113A−
1130及び高濃度As”注入領域115A−1150
は活性化されて、低不純物濃度のソース若しくはドレイ
ン領域となるn−型低濃度拡散領域13A 、13B
、13C,130及び高不純物濃度のソース若しくはド
レイン領域となるn゛型高濃度拡散領域15八、15B
、15C、150が形成される。
ス(PSG)よりなる眉間絶縁膜16を形成し、通常の
フォトリソグラフィ手段により上記層間絶縁膜16にソ
ース及びドレイン領域を表出するコンタクト窓17A〜
170を形威し、次いで900−1000℃程度の温度
で上記層間絶縁膜16をリフローして上記コンタクト窓
17A〜170の側面にテーパを形成する。このリフロ
ー処理の温度により前記低濃度P゛注入領域113A−
1130及び高濃度As”注入領域115A−1150
は活性化されて、低不純物濃度のソース若しくはドレイ
ン領域となるn−型低濃度拡散領域13A 、13B
、13C,130及び高不純物濃度のソース若しくはド
レイン領域となるn゛型高濃度拡散領域15八、15B
、15C、150が形成される。
第2図(i)参照
次いで通常の方法により前記コンタクト窓174〜17
0上に例えば1μm程度の厚さを有するAt配線18A
〜18Dを形成し、以後図示しない被覆絶縁膜の形成等
がなされてLDD構造の低速MOSFET(Try)と
LDD構造の高速MOSFET(Tr2)とを有するア
ナログ・デジタル混載型MO3ICが完成する。
0上に例えば1μm程度の厚さを有するAt配線18A
〜18Dを形成し、以後図示しない被覆絶縁膜の形成等
がなされてLDD構造の低速MOSFET(Try)と
LDD構造の高速MOSFET(Tr2)とを有するア
ナログ・デジタル混載型MO3ICが完成する。
しかし上記従来の方法によって形成されたアナログ・デ
ジタル混載型のMO3ICにおいては、先に第2図(f
)を参照して説明したように、低速MOS F ET(
Tr、)及び高速M OS F E T (Trz)の
ゲート電極6及び8の側面寄りの直下部にゲートバーズ
ビークと称する外部に向かって拡がったスルー酸化膜の
食込み部12s 、12tが形成されその部分の絶縁膜
の厚みが厚くなるために、絶縁膜下層部とゲート電極6
或いは8との距離が遠くなり、特にショートチャネルを
有する高速MOSFET(Trz)の高電位が印加され
ドレインとなるn゛型高濃度拡散領域150側において
は、n”型低濃度拡散領域130のチャネル側端面で発
生して上記ゲートバーズビークの下層部に注入されたホ
ットキャリア(e)による負電荷がゲート電極6の電位
によって中和されなくなってその部分に順次に蓄積され
て行き、この負電荷によってその下部のn型低濃度拡散
領域130の表層部が空乏化してその動作抵抗が徐々に
上昇しトランジスタ特性を劣化せしめるという問題を生
じていた。
ジタル混載型のMO3ICにおいては、先に第2図(f
)を参照して説明したように、低速MOS F ET(
Tr、)及び高速M OS F E T (Trz)の
ゲート電極6及び8の側面寄りの直下部にゲートバーズ
ビークと称する外部に向かって拡がったスルー酸化膜の
食込み部12s 、12tが形成されその部分の絶縁膜
の厚みが厚くなるために、絶縁膜下層部とゲート電極6
或いは8との距離が遠くなり、特にショートチャネルを
有する高速MOSFET(Trz)の高電位が印加され
ドレインとなるn゛型高濃度拡散領域150側において
は、n”型低濃度拡散領域130のチャネル側端面で発
生して上記ゲートバーズビークの下層部に注入されたホ
ットキャリア(e)による負電荷がゲート電極6の電位
によって中和されなくなってその部分に順次に蓄積され
て行き、この負電荷によってその下部のn型低濃度拡散
領域130の表層部が空乏化してその動作抵抗が徐々に
上昇しトランジスタ特性を劣化せしめるという問題を生
じていた。
そこで本発明は、ホットキャリアの蓄積による性能劣化
を生じにくい高速MOSFETと低速MOSFETとの
混載型の半導体装置の製造方法の提供を目的とする。
を生じにくい高速MOSFETと低速MOSFETとの
混載型の半導体装置の製造方法の提供を目的とする。
上記課題は、チャネル領域側から順に接して低不純物濃
度のソース若しくはドレイン領域となる低濃度拡散領域
と、高不純物濃度のソース若しくはドレイン領域となる
高濃度拡散領域が配設されてなる低速の第1のMOSF
ET及び高速の第2のMOSFETを同一半導体基板上
に形成するに際して、該第1のMOSFETを形成する
第1の素子形成領域上に第1のゲート絶縁膜を形成し、
該第1のゲート絶縁膜上に第iのゲート電極を形成する
工程と、該第2のMOSFETを形成する第2の素子形
成領域上に該第1のゲート絶縁膜より薄い第2のゲート
絶縁膜を形成し、該第2のゲート絶縁膜上に第2のゲー
ト電極を形成する工程と、該第1の素子形成領域上に表
出する第1のゲート絶縁膜を選択的に除去する工程と、
該第1の素子形成領域及び該第2の素子形成領域上に第
3の絶縁膜を形成する工程と、該第1及び第2の素子形
成領域内に、該第1のゲート電極または該第2のゲート
電極をマスクにし、該第3の絶縁膜または該第3の絶縁
膜と該第2のゲート絶縁膜を通し、同一不純物を同時に
イオン注入して、該第1及び第2のMOSFETの該低
濃度拡散領域を同時に形成する工程とを有する本発明に
よる半導体装置の製造方法によって解決される。
度のソース若しくはドレイン領域となる低濃度拡散領域
と、高不純物濃度のソース若しくはドレイン領域となる
高濃度拡散領域が配設されてなる低速の第1のMOSF
ET及び高速の第2のMOSFETを同一半導体基板上
に形成するに際して、該第1のMOSFETを形成する
第1の素子形成領域上に第1のゲート絶縁膜を形成し、
該第1のゲート絶縁膜上に第iのゲート電極を形成する
工程と、該第2のMOSFETを形成する第2の素子形
成領域上に該第1のゲート絶縁膜より薄い第2のゲート
絶縁膜を形成し、該第2のゲート絶縁膜上に第2のゲー
ト電極を形成する工程と、該第1の素子形成領域上に表
出する第1のゲート絶縁膜を選択的に除去する工程と、
該第1の素子形成領域及び該第2の素子形成領域上に第
3の絶縁膜を形成する工程と、該第1及び第2の素子形
成領域内に、該第1のゲート電極または該第2のゲート
電極をマスクにし、該第3の絶縁膜または該第3の絶縁
膜と該第2のゲート絶縁膜を通し、同一不純物を同時に
イオン注入して、該第1及び第2のMOSFETの該低
濃度拡散領域を同時に形成する工程とを有する本発明に
よる半導体装置の製造方法によって解決される。
即ち本発明においては、ゲート電極の形成後、ゲート酸
化膜の厚い低速のMOSFETのみ表出するゲート酸化
膜を除去して新たにスルー酸化膜を形成し、高速MOS
FETはゲート酸化膜をそのままにしてその上に重ねて
低速MOSFETと同時にスルー酸化膜を形成する。
化膜の厚い低速のMOSFETのみ表出するゲート酸化
膜を除去して新たにスルー酸化膜を形成し、高速MOS
FETはゲート酸化膜をそのままにしてその上に重ねて
低速MOSFETと同時にスルー酸化膜を形成する。
これによって、高速MOSFET側においては、スルー
酸化膜形成に際してのゲートバーズビークと称するゲー
ト電極下部へのスルー酸化膜の食い込みが起こらず、ゲ
ート下部の酸化膜厚は薄いゲート酸化膜の厚さのまま維
持されるので、この酸化膜に注入されたホットキャリア
は近接して存在するゲート電極からの注入電荷よって中
和されて蓄積されることがなくなり、蓄積キャリアに起
因して生fる低濃度ドレインオフセット6Jf域の高抵
抗化による高速MOSFETの寿命低下は防止される。
酸化膜形成に際してのゲートバーズビークと称するゲー
ト電極下部へのスルー酸化膜の食い込みが起こらず、ゲ
ート下部の酸化膜厚は薄いゲート酸化膜の厚さのまま維
持されるので、この酸化膜に注入されたホットキャリア
は近接して存在するゲート電極からの注入電荷よって中
和されて蓄積されることがなくなり、蓄積キャリアに起
因して生fる低濃度ドレインオフセット6Jf域の高抵
抗化による高速MOSFETの寿命低下は防止される。
またそれと同時に、ソース・ドレイン領域を形成するた
めの不純物のイオン注入において、イオンが透過する合
計の酸化膜厚は高速MOSFETの方が厚くなるので、
同一エネルギーによる同時イオン注入におけるイオンの
注入深さは高速MOSFETの方が浅くなり、ショート
チャネル化される高速MOSFETのショートチャネル
化果を防止するという効果も生ずる。
めの不純物のイオン注入において、イオンが透過する合
計の酸化膜厚は高速MOSFETの方が厚くなるので、
同一エネルギーによる同時イオン注入におけるイオンの
注入深さは高速MOSFETの方が浅くなり、ショート
チャネル化される高速MOSFETのショートチャネル
化果を防止するという効果も生ずる。
(実施例)
以下本発明の方法を一実施例について、第1図(a)〜
(e)を参照して具体的に説明する。
(e)を参照して具体的に説明する。
第1図(a)参照
本発明の方法により、チャネル領域側から順に接して低
不純物濃度のソース若しくはドレイン領域となる低濃度
拡散領域と、高不純物濃度のソース若しくはドレイン領
域となる高濃度拡散領域が配設されるLDD構造の低速
MOSFET及び高速MOSFETが同一半導体基板上
に形威されたアナログ・デジタル混載型MO3ICを形
成するに際しては、先に第2図(a)〜(d)を参照し
て説明した従来方法と同様の工程により、p型Si基板
lにおける低動作速度の第1のM OS F E T
(Try)の形威される第りの素子形成領域3上に例え
ば500A程度の厚い第1のゲート酸化膜5を介して例
えばポリSiよりなる第1のゲート電極6が形威され、
高動作速度の第2のM OS F E T (Trz)
の形威される第2の素子形成領域4上に200人程大の
薄い第2のゲート酸化膜7を介して例えばポリSiより
なる第2のゲート電極8が形威された被処理基板を形成
する。なお7sは第2のゲート酸化膜7と同時に形成さ
れた厚さ300A程度の酸化膜、10は従来方法で説明
したように第2のゲート電極8形成に際して第1のゲー
ト電極5の側面部に形威された第2のゲート電極8の材
料であるポリSt層の残渣8s (図示せず)を除去す
る際にエツチングマスクとして用いたレジストパターン
である。
不純物濃度のソース若しくはドレイン領域となる低濃度
拡散領域と、高不純物濃度のソース若しくはドレイン領
域となる高濃度拡散領域が配設されるLDD構造の低速
MOSFET及び高速MOSFETが同一半導体基板上
に形威されたアナログ・デジタル混載型MO3ICを形
成するに際しては、先に第2図(a)〜(d)を参照し
て説明した従来方法と同様の工程により、p型Si基板
lにおける低動作速度の第1のM OS F E T
(Try)の形威される第りの素子形成領域3上に例え
ば500A程度の厚い第1のゲート酸化膜5を介して例
えばポリSiよりなる第1のゲート電極6が形威され、
高動作速度の第2のM OS F E T (Trz)
の形威される第2の素子形成領域4上に200人程大の
薄い第2のゲート酸化膜7を介して例えばポリSiより
なる第2のゲート電極8が形威された被処理基板を形成
する。なお7sは第2のゲート酸化膜7と同時に形成さ
れた厚さ300A程度の酸化膜、10は従来方法で説明
したように第2のゲート電極8形成に際して第1のゲー
ト電極5の側面部に形威された第2のゲート電極8の材
料であるポリSt層の残渣8s (図示せず)を除去す
る際にエツチングマスクとして用いたレジストパターン
である。
第1図(ハ)参照
そして本発明の方法においては、上記レジストパターン
lO若しくは新たに形威した更に広く第1の素子形成領
域3上を表出する開孔を有するレジストパターン(図示
せず)をマスクにし、このレジストパターンで第2の素
子形成領域4上を覆った状態で、第1の素子形成領域3
上に表出する第1のゲート酸化膜5のみを弗酸等による
ウェット処理により選択的に除去する。
lO若しくは新たに形威した更に広く第1の素子形成領
域3上を表出する開孔を有するレジストパターン(図示
せず)をマスクにし、このレジストパターンで第2の素
子形成領域4上を覆った状態で、第1の素子形成領域3
上に表出する第1のゲート酸化膜5のみを弗酸等による
ウェット処理により選択的に除去する。
ここで第1のゲート電極6表面の前記酸化膜7sは除去
され、且つ第1のゲート電極6の下部には従来同様のア
ンダカット部111A及びIIIBが形威される。
され、且つ第1のゲート電極6の下部には従来同様のア
ンダカット部111A及びIIIBが形威される。
第1図(C)参照
次いで上記レジストパターンlOを除去した後、例えば
熱酸化により表出された第1の素子形成領域3面に厚さ
200〜300人程度のスル大枚化膜12を形成する。
熱酸化により表出された第1の素子形成領域3面に厚さ
200〜300人程度のスル大枚化膜12を形成する。
この際、第1のゲート電極6の下部には従来同様ゲート
バーズビーク12sが形威されるが、第2の素子形成領
域4上に表出する第2のゲート酸化膜7はその端面が露
出していないので全面的に100〜200人程度厚くな
大枚みある。
バーズビーク12sが形威されるが、第2の素子形成領
域4上に表出する第2のゲート酸化膜7はその端面が露
出していないので全面的に100〜200人程度厚くな
大枚みある。
従って第2のゲート電極8の下部にゲートバーズビーク
が形成されることはない。
が形成されることはない。
第1図(d)参照
以後従来方法で、第2図(f)を参照して説明したのと
同様な方法により、ゲート電極6及び8をマスクにしス
ルー酸化膜12若しくはゲート酸化膜7を通して第1、
第2の素子形成領域3.4に低濃度のPoをイオン注入
し、次いで第2図(8)を参照して説明したのと同様な
方法により、ゲート電極6.8の側面部にSiO□サイ
ドウオール14を形威し、このサイドウオール14を有
するゲート電極6.8をマスクにし上記スルー酸化膜1
2若しくはゲート酸化膜7を通して第1、第2の素子形
成領域3.115A、115B、 115C11150
は高濃度As’注入領域を示す。
同様な方法により、ゲート電極6及び8をマスクにしス
ルー酸化膜12若しくはゲート酸化膜7を通して第1、
第2の素子形成領域3.4に低濃度のPoをイオン注入
し、次いで第2図(8)を参照して説明したのと同様な
方法により、ゲート電極6.8の側面部にSiO□サイ
ドウオール14を形威し、このサイドウオール14を有
するゲート電極6.8をマスクにし上記スルー酸化膜1
2若しくはゲート酸化膜7を通して第1、第2の素子形
成領域3.115A、115B、 115C11150
は高濃度As’注入領域を示す。
第1図(e)参照
次いで従来同様上記基板上に眉間絶縁膜16を形威し、
ソース・ドレイン領域のコンタクト窓17A〜170を
形威し、眉間絶縁膜16のりフロー処理を行ってコンタ
クト窓17A−170の側面にテーバを形成すると同時
にP゛及び As”注入領域を活性化して低濃度のソー
ス若しくはドレイン領域となるn−型低濃度拡散領域1
3A 、13B 、13C,130及び高濃度のソース
若しくはドレイン領域となるn゛型高濃度拡散領域15
A 、15B 、15C、150を形成し、次いでAl
配線18A〜18Dを形成し、以後図示しない被覆絶縁
膜の形成等がなされて、本発明の方法による低速M O
S F E T (Tr+)と高速MOS F E T
(Trz)とを有するアナログ・デジタル混載型MO
3ICが完成する。
ソース・ドレイン領域のコンタクト窓17A〜170を
形威し、眉間絶縁膜16のりフロー処理を行ってコンタ
クト窓17A−170の側面にテーバを形成すると同時
にP゛及び As”注入領域を活性化して低濃度のソー
ス若しくはドレイン領域となるn−型低濃度拡散領域1
3A 、13B 、13C,130及び高濃度のソース
若しくはドレイン領域となるn゛型高濃度拡散領域15
A 、15B 、15C、150を形成し、次いでAl
配線18A〜18Dを形成し、以後図示しない被覆絶縁
膜の形成等がなされて、本発明の方法による低速M O
S F E T (Tr+)と高速MOS F E T
(Trz)とを有するアナログ・デジタル混載型MO
3ICが完成する。
以上実施例の説明から明らかなように、本発明の方法に
よれば、ショートチャネルを有する高速MOS F E
Tのゲート電極8の下部にはゲートバーズビークと称す
る厚い酸化膜の食い込み部を生ぜずにゲート酸化膜7が
そのままの薄い厚さを維持して存在する。従ってゲート
酸化膜7に注入されたホットキャリアはゲート電極8か
ら注入される電荷によって中和されゲート酸化@7内に
蓄積されることがなくなるので、その下部に形成される
低濃度ドレイン領域となる低濃度拡散領域15Dの高抵
抗化は防止される。
よれば、ショートチャネルを有する高速MOS F E
Tのゲート電極8の下部にはゲートバーズビークと称す
る厚い酸化膜の食い込み部を生ぜずにゲート酸化膜7が
そのままの薄い厚さを維持して存在する。従ってゲート
酸化膜7に注入されたホットキャリアはゲート電極8か
ら注入される電荷によって中和されゲート酸化@7内に
蓄積されることがなくなるので、その下部に形成される
低濃度ドレイン領域となる低濃度拡散領域15Dの高抵
抗化は防止される。
また、ソース・ドレイン領域を形成する際にイオンが透
過する酸化膜の厚さは高速MOSFET側の方が厚くな
るので、高速MOSFETの方がソース・ドレイン領域
が浅く形成でき、ショートチャネル効果の防止に有利に
なる。
過する酸化膜の厚さは高速MOSFET側の方が厚くな
るので、高速MOSFETの方がソース・ドレイン領域
が浅く形成でき、ショートチャネル効果の防止に有利に
なる。
なお本発明の方法において、ゲート酸化膜及びスルー酸
化膜は気相成長により形成される絶縁膜であってもよい
。
化膜は気相成長により形成される絶縁膜であってもよい
。
〔発明の効果]
以上説明のように本発明の方法によれば、低速MOSF
ETと高速MOSFETが同一半導体基板上に形成され
るアナログ・デジタル混載型MO3ICにおいて、ショ
ートチャネルを有する高速MOSFETのホットキャリ
アの蓄積に起因するドレイン抵抗の増大による寿命劣化
や、ショートチャネル効果による耐圧劣化等が防止され
る。
ETと高速MOSFETが同一半導体基板上に形成され
るアナログ・デジタル混載型MO3ICにおいて、ショ
ートチャネルを有する高速MOSFETのホットキャリ
アの蓄積に起因するドレイン抵抗の増大による寿命劣化
や、ショートチャネル効果による耐圧劣化等が防止され
る。
第1図(a)〜(e)は本発明の方法の一実施例の工程
断面図、 第2図(a)〜(i)は従来方法の工程断面図である。 17A〜170はコンタクト窓、 18A〜180は旧配線、 113A〜113Dは低濃度P゛注入領域、115A
〜1150は高濃度As’注入領域を示す。 図において、 lはp型Si基板、 2はフィールド酸化膜、 3.4は第1、第2の素子形成領域、 5.7は第1、第2のゲート酸化膜、 6.8は第1、第2のゲート電極、 9.10はレジストパターン、 11A 、 IIB 、 IIIA、 IIIB は
アンダカ・ント部、12はスルー酸化膜、 12sはゲートバーズビーク、 13A〜130はn−型低濃度拡散領域、14はSiO
□サイドウオール、 15A〜150はn゛型高濃度拡散領域、16は眉間絶
縁膜、 %2図(での1) 第2図(での2)
断面図、 第2図(a)〜(i)は従来方法の工程断面図である。 17A〜170はコンタクト窓、 18A〜180は旧配線、 113A〜113Dは低濃度P゛注入領域、115A
〜1150は高濃度As’注入領域を示す。 図において、 lはp型Si基板、 2はフィールド酸化膜、 3.4は第1、第2の素子形成領域、 5.7は第1、第2のゲート酸化膜、 6.8は第1、第2のゲート電極、 9.10はレジストパターン、 11A 、 IIB 、 IIIA、 IIIB は
アンダカ・ント部、12はスルー酸化膜、 12sはゲートバーズビーク、 13A〜130はn−型低濃度拡散領域、14はSiO
□サイドウオール、 15A〜150はn゛型高濃度拡散領域、16は眉間絶
縁膜、 %2図(での1) 第2図(での2)
Claims (1)
- 【特許請求の範囲】 チャネル領域側から順に接して低不純物濃度のソース若
しくはドレイン領域となる低濃度拡散領域と、高不純物
濃度のソース若しくはドレイン領域となる高濃度拡散領
域が配設されてなる低速の第1のMOSFET及び高速
の第2のMOSFETを同一半導体基板上に形成するに
際して、該第1のMOSFETを形成する第1の素子形
成領域上に第1のゲート絶縁膜を形成し、該第1のゲー
ト絶縁膜上に第1のゲート電極を形成する工程と、 該第2のMOSFETを形成する第2の素子形成領域上
に該第1のゲート絶縁膜より薄い第2のゲート絶縁膜を
形成し、該第2のゲート絶縁膜上に第2のゲート電極を
形成する工程と、 該第1の素子形成領域上に表出する第1のゲート絶縁膜
を選択的に除去する工程と、 該第1の素子形成領域及び該第2の素子形成領域上に第
3の絶縁膜を形成する工程と、 該第1及び第2の素子形成領域内に、該第1のゲート電
極または該第2のゲート電極をマスクにし、該第3の絶
縁膜または該第3の絶縁膜と該第2のゲート絶縁膜を通
し、同一不純物を同時にイオン注入して、該第1及び第
2のMOSFETの該低濃度拡散領域を同時に形成する
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1207263A JPH0371665A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1207263A JPH0371665A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0371665A true JPH0371665A (ja) | 1991-03-27 |
Family
ID=16536897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1207263A Pending JPH0371665A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0371665A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
US6388504B1 (en) | 1999-09-17 | 2002-05-14 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
JP2007273816A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2011023625A (ja) * | 2009-07-17 | 2011-02-03 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-08-10 JP JP1207263A patent/JPH0371665A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
US5989946A (en) * | 1996-01-03 | 1999-11-23 | Micron Technology, Inc. | Method of forming SRAM cells and pairs of field effect transistors |
US6388504B1 (en) | 1999-09-17 | 2002-05-14 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
US6664148B2 (en) | 1999-09-17 | 2003-12-16 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
JP4606967B2 (ja) * | 2005-03-16 | 2011-01-05 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体素子の製造方法 |
JP2007273816A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP4675814B2 (ja) * | 2006-03-31 | 2011-04-27 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
JP2011023625A (ja) * | 2009-07-17 | 2011-02-03 | Panasonic Corp | 半導体装置およびその製造方法 |
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