JPH0371665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0371665A JPH0371665A JP1207263A JP20726389A JPH0371665A JP H0371665 A JPH0371665 A JP H0371665A JP 1207263 A JP1207263 A JP 1207263A JP 20726389 A JP20726389 A JP 20726389A JP H0371665 A JPH0371665 A JP H0371665A
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- gate
- insulating film
- gate electrode
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
一実施例の工程断面図（第１図）
発明の効果
〔概 要〕
半導体装置の製造方法、特に異なる動作速度を有する複
数のＭＯＳＦＥＴを同一半導体基板上に形成する方法の
改良に関し、 ホットキャリアの蓄積による性能劣化を生じにくい高速
ＭＯＳＦＥＴと低速ＭＯＳＦＥＴとが混載された半導体
装置の形成を目的とし、チャネル領域側から順に接して
低不純物濃度のソース若しくはドレイン領域となる低濃
度拡散領域と、高不純物濃度のソース若しくはドレイン
領域となる高濃度拡散領域が配設されてなる低速の第１
のＭＯＳＦＥＴ及び高速の第２のＭＯＳＦＥＴを同一半
導体基板上に形成するに際し、該第１のＭＯＳＦＥＴを
形成する第１の素子形成領域上に第１のゲート絶縁膜を
形成し、該第１のゲート絶縁膜上に第■のゲート電極を
形成する工程と、該第２のＭＯＳＦＥＴを形成する第２
の素子形成領域上に該第１のゲート絶縁膜より薄い第２
のゲート絶縁膜を形威し、該第２のゲート絶縁膜上に第
２のゲート電極を形成する工程と、該第１の素子形成領
域上に表出する第１のゲート絶縁膜を選択的に除去する
工程と、該第１の素子形成領域及び該第２の素子形成領
域上に第３の絶縁膜を形成する工程と、該第１及び第２
の素子形成領域内に、該第１のゲート電極または該第２
のゲート電極をマスクにし、該第３の絶縁膜または該第
３の絶縁膜と該第２のゲート絶縁膜を通し、同一不純物
を同時にイオン注入して、該第１及び第２のＭＯＳＦＥ
Ｔの該低濃度拡散領域を同時に形成する工程とを含み構
成される。
数のＭＯＳＦＥＴを同一半導体基板上に形成する方法の
改良に関し、 ホットキャリアの蓄積による性能劣化を生じにくい高速
ＭＯＳＦＥＴと低速ＭＯＳＦＥＴとが混載された半導体
装置の形成を目的とし、チャネル領域側から順に接して
低不純物濃度のソース若しくはドレイン領域となる低濃
度拡散領域と、高不純物濃度のソース若しくはドレイン
領域となる高濃度拡散領域が配設されてなる低速の第１
のＭＯＳＦＥＴ及び高速の第２のＭＯＳＦＥＴを同一半
導体基板上に形成するに際し、該第１のＭＯＳＦＥＴを
形成する第１の素子形成領域上に第１のゲート絶縁膜を
形成し、該第１のゲート絶縁膜上に第■のゲート電極を
形成する工程と、該第２のＭＯＳＦＥＴを形成する第２
の素子形成領域上に該第１のゲート絶縁膜より薄い第２
のゲート絶縁膜を形威し、該第２のゲート絶縁膜上に第
２のゲート電極を形成する工程と、該第１の素子形成領
域上に表出する第１のゲート絶縁膜を選択的に除去する
工程と、該第１の素子形成領域及び該第２の素子形成領
域上に第３の絶縁膜を形成する工程と、該第１及び第２
の素子形成領域内に、該第１のゲート電極または該第２
のゲート電極をマスクにし、該第３の絶縁膜または該第
３の絶縁膜と該第２のゲート絶縁膜を通し、同一不純物
を同時にイオン注入して、該第１及び第２のＭＯＳＦＥ
Ｔの該低濃度拡散領域を同時に形成する工程とを含み構
成される。
本発明は半導体装置の製造方法、特に異なる動作速度を
有する複数のＭＯＳＦＥＴを同一半導体基板上に形成す
る方法の改良に関する。
有する複数のＭＯＳＦＥＴを同一半導体基板上に形成す
る方法の改良に関する。
近年、アナログ回路とデジタル回路が同一半導体基板上
に併設されるＭＯ３ＩＣが開発されており、このアナロ
グ・デジタル混載型のＭＯ３ＩＣにおいては、比較的遅
い動作速度を持つアナログトランジスタと、速い動作速
度を持つデジタルトランジスタとが同一半導体基板上に
混載されることが要求される。
に併設されるＭＯ３ＩＣが開発されており、このアナロ
グ・デジタル混載型のＭＯ３ＩＣにおいては、比較的遅
い動作速度を持つアナログトランジスタと、速い動作速
度を持つデジタルトランジスタとが同一半導体基板上に
混載されることが要求される。
そこで工程を簡略化してコストの増大を防ぐために、可
能な限り同一の工程を用いて低速、高速両方のトランジ
スタを形威し、且つそれぞれのトランジスタの性能や信
頼度を劣化せしめないような製造方法が望まれている。
能な限り同一の工程を用いて低速、高速両方のトランジ
スタを形威し、且つそれぞれのトランジスタの性能や信
頼度を劣化せしめないような製造方法が望まれている。
前記アナログ・デジタル混載型のＭＯ３ＩＣにおいて、
アナログトランジスタに用いられる低速ＭＯＳＦＥＴは
ゲート絶縁膜が厚く長チャネル長を有するＬＤＤ構造の
ＭＯＳＦＥＴにより構成され、デジタルトランジスタに
用いられる高速ＭＯＳＦＥＴはゲート絶縁膜が薄く、短
チャネル長を有するＬＤＤ構造のＭＯＳＦＥＴにより構
成される。
アナログトランジスタに用いられる低速ＭＯＳＦＥＴは
ゲート絶縁膜が厚く長チャネル長を有するＬＤＤ構造の
ＭＯＳＦＥＴにより構成され、デジタルトランジスタに
用いられる高速ＭＯＳＦＥＴはゲート絶縁膜が薄く、短
チャネル長を有するＬＤＤ構造のＭＯＳＦＥＴにより構
成される。
このようなゲート絶縁膜が厚く長チャネル長を有する低
動作速度の第１のＭＯＳＦＥＴと、ゲート絶縁膜が薄く
短チャネル長を有する高動作速度の第２のＭＯＳＦＥＴ
とを同一半導体基板上に形成する際、従来は下記に第２
図（ａ）〜に）を参照して説明する方法が用いられてい
た。
動作速度の第１のＭＯＳＦＥＴと、ゲート絶縁膜が薄く
短チャネル長を有する高動作速度の第２のＭＯＳＦＥＴ
とを同一半導体基板上に形成する際、従来は下記に第２
図（ａ）〜に）を参照して説明する方法が用いられてい
た。
第２図（ａ）参照
即ち、例えばｐ型シリコン（Ｓｉ）基板１面に素子間分
離用のフィールド酸化膜２で画定された上記第１のＭＯ
ＳＦＥＴが形威される第１の素子形成領域３と上記第２
のＭＯＳＦＥＴが形成される第２の素子形成領域４とを
形威した後、第１、第２の素子形成領域３．４上に第１
０熱酸化により５００人程度の厚い第１のゲート酸化膜
５を形威し、第１の素子形成領域３上に第１のポリＳｔ
等からなる第１のゲート電極６を形威し、第１の素子形
成領域３上をレジストマスク（図示せず）で覆って第２
の素子形成領域４上の第１のゲート酸化膜５を選択的に
ウォッシュアウトした後、レジストマスク（図示せず）
を除去し、第２の熱酸化を行って第２の素子形成領域４
上に厚さ２００人程大枚薄い第２のゲート酸化膜７を形
成する。ここでポリＳｉからなる第１のゲート電極６の
表面にも３００人程大枚厚さの酸化膜７ｓが形威され、
第１のゲート酸化膜５も僅かに厚くなる。
離用のフィールド酸化膜２で画定された上記第１のＭＯ
ＳＦＥＴが形威される第１の素子形成領域３と上記第２
のＭＯＳＦＥＴが形成される第２の素子形成領域４とを
形威した後、第１、第２の素子形成領域３．４上に第１
０熱酸化により５００人程度の厚い第１のゲート酸化膜
５を形威し、第１の素子形成領域３上に第１のポリＳｔ
等からなる第１のゲート電極６を形威し、第１の素子形
成領域３上をレジストマスク（図示せず）で覆って第２
の素子形成領域４上の第１のゲート酸化膜５を選択的に
ウォッシュアウトした後、レジストマスク（図示せず）
を除去し、第２の熱酸化を行って第２の素子形成領域４
上に厚さ２００人程大枚薄い第２のゲート酸化膜７を形
成する。ここでポリＳｉからなる第１のゲート電極６の
表面にも３００人程大枚厚さの酸化膜７ｓが形威され、
第１のゲート酸化膜５も僅かに厚くなる。
第２図（ｂ）参照
次いで上記基板上に第２のゲート電極の材料である例え
ば第２のポリＳｉ層１０Ｂを形成する。
ば第２のポリＳｉ層１０Ｂを形成する。
第２図（Ｃ）参照
次いで第１のレジストパターン９をマスクにしりアクテ
ィブイオンエツチング（ＲＩＢ ）法により第２のポリ
Ｓｉ層１０８のパターニングを行って、第２のポリＳｉ
層からなる第２のゲート電極８を形成する。なおこの際
、第１のゲート電極６の側面部に第２のポリ５ｉＮ１０
８の残渣８Ｓが残留する。
ィブイオンエツチング（ＲＩＢ ）法により第２のポリ
Ｓｉ層１０８のパターニングを行って、第２のポリＳｉ
層からなる第２のゲート電極８を形成する。なおこの際
、第１のゲート電極６の側面部に第２のポリ５ｉＮ１０
８の残渣８Ｓが残留する。
第２図（ｄ）参照
次いで、第１の素子形成領域３の上面を表出開孔９を有
する第２のレジストパターン１０を形威し、これをマス
クにして（ＣＦ、＋Ｏ□）等のガスを用いる等方性ドラ
イエツチング手段等により電極・配線間ショートの原因
になる上記ポリＳｉ層残渣８ｓを除去する。
する第２のレジストパターン１０を形威し、これをマス
クにして（ＣＦ、＋Ｏ□）等のガスを用いる等方性ドラ
イエツチング手段等により電極・配線間ショートの原因
になる上記ポリＳｉ層残渣８ｓを除去する。
第２図（ｅ）参照
次いで第２のレジストパターン１０を除去した後、弗酸
等によるウェットエツチング処理により表出する第１の
ゲート酸化膜５、第２のゲート酸化膜７及び第１のゲー
ト電極６表面の酸化膜７ｓを除去する。
等によるウェットエツチング処理により表出する第１の
ゲート酸化膜５、第２のゲート酸化膜７及び第１のゲー
ト電極６表面の酸化膜７ｓを除去する。
この際、サイドエツチングにより第１のゲート電極６と
第２のゲート電極８の側面寄りの下部にアンダカット部
１１１Ａ、 ＩＩＩＢ及びＩＩＡ 、ＩＩＢがそれぞれ
形威される。このアンダカット部の幅即ちサイドエツチ
ングの深さは第１のゲート電極６の下部で５００Ａ程度
、第２のゲート電極８の下部で約１０００大枚度になる
。
第２のゲート電極８の側面寄りの下部にアンダカット部
１１１Ａ、 ＩＩＩＢ及びＩＩＡ 、ＩＩＢがそれぞれ
形威される。このアンダカット部の幅即ちサイドエツチ
ングの深さは第１のゲート電極６の下部で５００Ａ程度
、第２のゲート電極８の下部で約１０００大枚度になる
。
第２図（ｆ）参照
次いで熱酸化により、ＳＳ面が表出する第１の素子形ｔ
ｃ領域３及び第２の素子形成領域４上に厚さ２００〜３
００λ程度のイオン注入の際不純物イオンを透過するス
ルー酸化膜１２を形成する。この際、第１、第２のゲー
ト電極６．８の表面にも厚さ３００〜４００人程度のス
ル大枚化膜１２が形成される、この酸化によって、前記
ゲート電極６．８等の下部のアンダカット部１１１Ａ、
ＩＩＩＢ、ＩＩＡ 、 ＩＩＢに表出するゲート電極の
下端部は削られ、ゲート電極６．８の側面寄りの下部に
は、ゲートバーズビークと称し外部に向かって厚く拡が
ったスルー酸化膜の食込み部１２Ｓ、１２ｔが形威され
る。
ｃ領域３及び第２の素子形成領域４上に厚さ２００〜３
００λ程度のイオン注入の際不純物イオンを透過するス
ルー酸化膜１２を形成する。この際、第１、第２のゲー
ト電極６．８の表面にも厚さ３００〜４００人程度のス
ル大枚化膜１２が形成される、この酸化によって、前記
ゲート電極６．８等の下部のアンダカット部１１１Ａ、
ＩＩＩＢ、ＩＩＡ 、 ＩＩＢに表出するゲート電極の
下端部は削られ、ゲート電極６．８の側面寄りの下部に
は、ゲートバーズビークと称し外部に向かって厚く拡が
ったスルー酸化膜の食込み部１２Ｓ、１２ｔが形威され
る。
次いで第１、第２のゲート電極６．８をマスクにし上記
スルー酸化膜１２を通して第１の素子形成領域３及び第
２の素子形成領域４に、例えばｌ×Ｉ Ｑ ” ｃｍ
−” 程度ＣＤ低濃度に燐（Ｐ゛）を例えば４０ＫｅＶ
程度の低エネルギーで浅くイオン注入する。
スルー酸化膜１２を通して第１の素子形成領域３及び第
２の素子形成領域４に、例えばｌ×Ｉ Ｑ ” ｃｍ
−” 程度ＣＤ低濃度に燐（Ｐ゛）を例えば４０ＫｅＶ
程度の低エネルギーで浅くイオン注入する。
１１３Ａ、 １１３Ｂ、１１３Ｇ、１１３Ｄは低濃度Ｐ
４注入領域を示す。
４注入領域を示す。
第２図（濁参照
次いで化学気相成長（ＣＶＤ）法により上記基板上に例
えば厚さ２０００人程度０二酸化シリコン（ＳｉＯｚ）
膜を形威し、ＲＩＥ処理による全面エツチングを行って
第１、第２のゲート電極６．８の側面部に厚さ２０００
人程度０二ｉＯ□サイドウオール１４を形威し、このサ
イドウオール１４を有するゲート電極６．８をマスクに
して１０”Ｃ１１−”程度の高濃度のＡｓ”を６０Ｋｅ
Ｖ程度の高エネルギーでイオン注入する。
えば厚さ２０００人程度０二酸化シリコン（ＳｉＯｚ）
膜を形威し、ＲＩＥ処理による全面エツチングを行って
第１、第２のゲート電極６．８の側面部に厚さ２０００
人程度０二ｉＯ□サイドウオール１４を形威し、このサ
イドウオール１４を有するゲート電極６．８をマスクに
して１０”Ｃ１１−”程度の高濃度のＡｓ”を６０Ｋｅ
Ｖ程度の高エネルギーでイオン注入する。
１１５＾、１１５Ｂ、 １１５Ｃ，１１５０は高濃度Ａ
ｓ’注入領域を示す。
ｓ’注入領域を示す。
第２図（ロ）参照
次いでＣＶＤ法により厚さ８０００Å程度の燐珪酸ガラ
ス（ＰＳＧ）よりなる眉間絶縁膜１６を形成し、通常の
フォトリソグラフィ手段により上記層間絶縁膜１６にソ
ース及びドレイン領域を表出するコンタクト窓１７Ａ〜
１７０を形威し、次いで９００−１０００℃程度の温度
で上記層間絶縁膜１６をリフローして上記コンタクト窓
１７Ａ〜１７０の側面にテーパを形成する。このリフロ
ー処理の温度により前記低濃度Ｐ゛注入領域１１３Ａ−
１１３０及び高濃度Ａｓ”注入領域１１５Ａ−１１５０
は活性化されて、低不純物濃度のソース若しくはドレイ
ン領域となるｎ−型低濃度拡散領域１３Ａ 、１３Ｂ
、１３Ｃ，１３０及び高不純物濃度のソース若しくはド
レイン領域となるｎ゛型高濃度拡散領域１５八、１５Ｂ
、１５Ｃ、１５０が形成される。
ス（ＰＳＧ）よりなる眉間絶縁膜１６を形成し、通常の
フォトリソグラフィ手段により上記層間絶縁膜１６にソ
ース及びドレイン領域を表出するコンタクト窓１７Ａ〜
１７０を形威し、次いで９００−１０００℃程度の温度
で上記層間絶縁膜１６をリフローして上記コンタクト窓
１７Ａ〜１７０の側面にテーパを形成する。このリフロ
ー処理の温度により前記低濃度Ｐ゛注入領域１１３Ａ−
１１３０及び高濃度Ａｓ”注入領域１１５Ａ−１１５０
は活性化されて、低不純物濃度のソース若しくはドレイ
ン領域となるｎ−型低濃度拡散領域１３Ａ 、１３Ｂ
、１３Ｃ，１３０及び高不純物濃度のソース若しくはド
レイン領域となるｎ゛型高濃度拡散領域１５八、１５Ｂ
、１５Ｃ、１５０が形成される。
第２図（ｉ）参照
次いで通常の方法により前記コンタクト窓１７４〜１７
０上に例えば１μｍ程度の厚さを有するＡｔ配線１８Ａ
〜１８Ｄを形成し、以後図示しない被覆絶縁膜の形成等
がなされてＬＤＤ構造の低速ＭＯＳＦＥＴ（Ｔｒｙ）と
ＬＤＤ構造の高速ＭＯＳＦＥＴ（Ｔｒ２）とを有するア
ナログ・デジタル混載型ＭＯ３ＩＣが完成する。
０上に例えば１μｍ程度の厚さを有するＡｔ配線１８Ａ
〜１８Ｄを形成し、以後図示しない被覆絶縁膜の形成等
がなされてＬＤＤ構造の低速ＭＯＳＦＥＴ（Ｔｒｙ）と
ＬＤＤ構造の高速ＭＯＳＦＥＴ（Ｔｒ２）とを有するア
ナログ・デジタル混載型ＭＯ３ＩＣが完成する。
しかし上記従来の方法によって形成されたアナログ・デ
ジタル混載型のＭＯ３ＩＣにおいては、先に第２図（ｆ
）を参照して説明したように、低速ＭＯＳ Ｆ ＥＴ（
Ｔｒ、）及び高速Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｔｒｚ）の
ゲート電極６及び８の側面寄りの直下部にゲートバーズ
ビークと称する外部に向かって拡がったスルー酸化膜の
食込み部１２ｓ 、１２ｔが形成されその部分の絶縁膜
の厚みが厚くなるために、絶縁膜下層部とゲート電極６
或いは８との距離が遠くなり、特にショートチャネルを
有する高速ＭＯＳＦＥＴ（Ｔｒｚ）の高電位が印加され
ドレインとなるｎ゛型高濃度拡散領域１５０側において
は、ｎ”型低濃度拡散領域１３０のチャネル側端面で発
生して上記ゲートバーズビークの下層部に注入されたホ
ットキャリア（ｅ）による負電荷がゲート電極６の電位
によって中和されなくなってその部分に順次に蓄積され
て行き、この負電荷によってその下部のｎ型低濃度拡散
領域１３０の表層部が空乏化してその動作抵抗が徐々に
上昇しトランジスタ特性を劣化せしめるという問題を生
じていた。
ジタル混載型のＭＯ３ＩＣにおいては、先に第２図（ｆ
）を参照して説明したように、低速ＭＯＳ Ｆ ＥＴ（
Ｔｒ、）及び高速Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｔｒｚ）の
ゲート電極６及び８の側面寄りの直下部にゲートバーズ
ビークと称する外部に向かって拡がったスルー酸化膜の
食込み部１２ｓ 、１２ｔが形成されその部分の絶縁膜
の厚みが厚くなるために、絶縁膜下層部とゲート電極６
或いは８との距離が遠くなり、特にショートチャネルを
有する高速ＭＯＳＦＥＴ（Ｔｒｚ）の高電位が印加され
ドレインとなるｎ゛型高濃度拡散領域１５０側において
は、ｎ”型低濃度拡散領域１３０のチャネル側端面で発
生して上記ゲートバーズビークの下層部に注入されたホ
ットキャリア（ｅ）による負電荷がゲート電極６の電位
によって中和されなくなってその部分に順次に蓄積され
て行き、この負電荷によってその下部のｎ型低濃度拡散
領域１３０の表層部が空乏化してその動作抵抗が徐々に
上昇しトランジスタ特性を劣化せしめるという問題を生
じていた。
そこで本発明は、ホットキャリアの蓄積による性能劣化
を生じにくい高速ＭＯＳＦＥＴと低速ＭＯＳＦＥＴとの
混載型の半導体装置の製造方法の提供を目的とする。
を生じにくい高速ＭＯＳＦＥＴと低速ＭＯＳＦＥＴとの
混載型の半導体装置の製造方法の提供を目的とする。
上記課題は、チャネル領域側から順に接して低不純物濃
度のソース若しくはドレイン領域となる低濃度拡散領域
と、高不純物濃度のソース若しくはドレイン領域となる
高濃度拡散領域が配設されてなる低速の第１のＭＯＳＦ
ＥＴ及び高速の第２のＭＯＳＦＥＴを同一半導体基板上
に形成するに際して、該第１のＭＯＳＦＥＴを形成する
第１の素子形成領域上に第１のゲート絶縁膜を形成し、
該第１のゲート絶縁膜上に第ｉのゲート電極を形成する
工程と、該第２のＭＯＳＦＥＴを形成する第２の素子形
成領域上に該第１のゲート絶縁膜より薄い第２のゲート
絶縁膜を形成し、該第２のゲート絶縁膜上に第２のゲー
ト電極を形成する工程と、該第１の素子形成領域上に表
出する第１のゲート絶縁膜を選択的に除去する工程と、
該第１の素子形成領域及び該第２の素子形成領域上に第
３の絶縁膜を形成する工程と、該第１及び第２の素子形
成領域内に、該第１のゲート電極または該第２のゲート
電極をマスクにし、該第３の絶縁膜または該第３の絶縁
膜と該第２のゲート絶縁膜を通し、同一不純物を同時に
イオン注入して、該第１及び第２のＭＯＳＦＥＴの該低
濃度拡散領域を同時に形成する工程とを有する本発明に
よる半導体装置の製造方法によって解決される。
度のソース若しくはドレイン領域となる低濃度拡散領域
と、高不純物濃度のソース若しくはドレイン領域となる
高濃度拡散領域が配設されてなる低速の第１のＭＯＳＦ
ＥＴ及び高速の第２のＭＯＳＦＥＴを同一半導体基板上
に形成するに際して、該第１のＭＯＳＦＥＴを形成する
第１の素子形成領域上に第１のゲート絶縁膜を形成し、
該第１のゲート絶縁膜上に第ｉのゲート電極を形成する
工程と、該第２のＭＯＳＦＥＴを形成する第２の素子形
成領域上に該第１のゲート絶縁膜より薄い第２のゲート
絶縁膜を形成し、該第２のゲート絶縁膜上に第２のゲー
ト電極を形成する工程と、該第１の素子形成領域上に表
出する第１のゲート絶縁膜を選択的に除去する工程と、
該第１の素子形成領域及び該第２の素子形成領域上に第
３の絶縁膜を形成する工程と、該第１及び第２の素子形
成領域内に、該第１のゲート電極または該第２のゲート
電極をマスクにし、該第３の絶縁膜または該第３の絶縁
膜と該第２のゲート絶縁膜を通し、同一不純物を同時に
イオン注入して、該第１及び第２のＭＯＳＦＥＴの該低
濃度拡散領域を同時に形成する工程とを有する本発明に
よる半導体装置の製造方法によって解決される。
即ち本発明においては、ゲート電極の形成後、ゲート酸
化膜の厚い低速のＭＯＳＦＥＴのみ表出するゲート酸化
膜を除去して新たにスルー酸化膜を形成し、高速ＭＯＳ
ＦＥＴはゲート酸化膜をそのままにしてその上に重ねて
低速ＭＯＳＦＥＴと同時にスルー酸化膜を形成する。
化膜の厚い低速のＭＯＳＦＥＴのみ表出するゲート酸化
膜を除去して新たにスルー酸化膜を形成し、高速ＭＯＳ
ＦＥＴはゲート酸化膜をそのままにしてその上に重ねて
低速ＭＯＳＦＥＴと同時にスルー酸化膜を形成する。
これによって、高速ＭＯＳＦＥＴ側においては、スルー
酸化膜形成に際してのゲートバーズビークと称するゲー
ト電極下部へのスルー酸化膜の食い込みが起こらず、ゲ
ート下部の酸化膜厚は薄いゲート酸化膜の厚さのまま維
持されるので、この酸化膜に注入されたホットキャリア
は近接して存在するゲート電極からの注入電荷よって中
和されて蓄積されることがなくなり、蓄積キャリアに起
因して生ｆる低濃度ドレインオフセット６Ｊｆ域の高抵
抗化による高速ＭＯＳＦＥＴの寿命低下は防止される。
酸化膜形成に際してのゲートバーズビークと称するゲー
ト電極下部へのスルー酸化膜の食い込みが起こらず、ゲ
ート下部の酸化膜厚は薄いゲート酸化膜の厚さのまま維
持されるので、この酸化膜に注入されたホットキャリア
は近接して存在するゲート電極からの注入電荷よって中
和されて蓄積されることがなくなり、蓄積キャリアに起
因して生ｆる低濃度ドレインオフセット６Ｊｆ域の高抵
抗化による高速ＭＯＳＦＥＴの寿命低下は防止される。
またそれと同時に、ソース・ドレイン領域を形成するた
めの不純物のイオン注入において、イオンが透過する合
計の酸化膜厚は高速ＭＯＳＦＥＴの方が厚くなるので、
同一エネルギーによる同時イオン注入におけるイオンの
注入深さは高速ＭＯＳＦＥＴの方が浅くなり、ショート
チャネル化される高速ＭＯＳＦＥＴのショートチャネル
化果を防止するという効果も生ずる。
めの不純物のイオン注入において、イオンが透過する合
計の酸化膜厚は高速ＭＯＳＦＥＴの方が厚くなるので、
同一エネルギーによる同時イオン注入におけるイオンの
注入深さは高速ＭＯＳＦＥＴの方が浅くなり、ショート
チャネル化される高速ＭＯＳＦＥＴのショートチャネル
化果を防止するという効果も生ずる。
（実施例）
以下本発明の方法を一実施例について、第１図（ａ）〜
（ｅ）を参照して具体的に説明する。
（ｅ）を参照して具体的に説明する。
第１図（ａ）参照
本発明の方法により、チャネル領域側から順に接して低
不純物濃度のソース若しくはドレイン領域となる低濃度
拡散領域と、高不純物濃度のソース若しくはドレイン領
域となる高濃度拡散領域が配設されるＬＤＤ構造の低速
ＭＯＳＦＥＴ及び高速ＭＯＳＦＥＴが同一半導体基板上
に形威されたアナログ・デジタル混載型ＭＯ３ＩＣを形
成するに際しては、先に第２図（ａ）〜（ｄ）を参照し
て説明した従来方法と同様の工程により、ｐ型Ｓｉ基板
ｌにおける低動作速度の第１のＭ ＯＳ Ｆ Ｅ Ｔ
（Ｔｒｙ）の形威される第りの素子形成領域３上に例え
ば５００Ａ程度の厚い第１のゲート酸化膜５を介して例
えばポリＳｉよりなる第１のゲート電極６が形威され、
高動作速度の第２のＭ ＯＳ Ｆ Ｅ Ｔ （Ｔｒｚ）
の形威される第２の素子形成領域４上に２００人程大の
薄い第２のゲート酸化膜７を介して例えばポリＳｉより
なる第２のゲート電極８が形威された被処理基板を形成
する。なお７ｓは第２のゲート酸化膜７と同時に形成さ
れた厚さ３００Ａ程度の酸化膜、１０は従来方法で説明
したように第２のゲート電極８形成に際して第１のゲー
ト電極５の側面部に形威された第２のゲート電極８の材
料であるポリＳｔ層の残渣８ｓ （図示せず）を除去す
る際にエツチングマスクとして用いたレジストパターン
である。
不純物濃度のソース若しくはドレイン領域となる低濃度
拡散領域と、高不純物濃度のソース若しくはドレイン領
域となる高濃度拡散領域が配設されるＬＤＤ構造の低速
ＭＯＳＦＥＴ及び高速ＭＯＳＦＥＴが同一半導体基板上
に形威されたアナログ・デジタル混載型ＭＯ３ＩＣを形
成するに際しては、先に第２図（ａ）〜（ｄ）を参照し
て説明した従来方法と同様の工程により、ｐ型Ｓｉ基板
ｌにおける低動作速度の第１のＭ ＯＳ Ｆ Ｅ Ｔ
（Ｔｒｙ）の形威される第りの素子形成領域３上に例え
ば５００Ａ程度の厚い第１のゲート酸化膜５を介して例
えばポリＳｉよりなる第１のゲート電極６が形威され、
高動作速度の第２のＭ ＯＳ Ｆ Ｅ Ｔ （Ｔｒｚ）
の形威される第２の素子形成領域４上に２００人程大の
薄い第２のゲート酸化膜７を介して例えばポリＳｉより
なる第２のゲート電極８が形威された被処理基板を形成
する。なお７ｓは第２のゲート酸化膜７と同時に形成さ
れた厚さ３００Ａ程度の酸化膜、１０は従来方法で説明
したように第２のゲート電極８形成に際して第１のゲー
ト電極５の側面部に形威された第２のゲート電極８の材
料であるポリＳｔ層の残渣８ｓ （図示せず）を除去す
る際にエツチングマスクとして用いたレジストパターン
である。
第１図（ハ）参照
そして本発明の方法においては、上記レジストパターン
ｌＯ若しくは新たに形威した更に広く第１の素子形成領
域３上を表出する開孔を有するレジストパターン（図示
せず）をマスクにし、このレジストパターンで第２の素
子形成領域４上を覆った状態で、第１の素子形成領域３
上に表出する第１のゲート酸化膜５のみを弗酸等による
ウェット処理により選択的に除去する。
ｌＯ若しくは新たに形威した更に広く第１の素子形成領
域３上を表出する開孔を有するレジストパターン（図示
せず）をマスクにし、このレジストパターンで第２の素
子形成領域４上を覆った状態で、第１の素子形成領域３
上に表出する第１のゲート酸化膜５のみを弗酸等による
ウェット処理により選択的に除去する。
ここで第１のゲート電極６表面の前記酸化膜７ｓは除去
され、且つ第１のゲート電極６の下部には従来同様のア
ンダカット部１１１Ａ及びＩＩＩＢが形威される。
され、且つ第１のゲート電極６の下部には従来同様のア
ンダカット部１１１Ａ及びＩＩＩＢが形威される。
第１図（Ｃ）参照
次いで上記レジストパターンｌＯを除去した後、例えば
熱酸化により表出された第１の素子形成領域３面に厚さ
２００〜３００人程度のスル大枚化膜１２を形成する。
熱酸化により表出された第１の素子形成領域３面に厚さ
２００〜３００人程度のスル大枚化膜１２を形成する。
この際、第１のゲート電極６の下部には従来同様ゲート
バーズビーク１２ｓが形威されるが、第２の素子形成領
域４上に表出する第２のゲート酸化膜７はその端面が露
出していないので全面的に１００〜２００人程度厚くな
大枚みある。
バーズビーク１２ｓが形威されるが、第２の素子形成領
域４上に表出する第２のゲート酸化膜７はその端面が露
出していないので全面的に１００〜２００人程度厚くな
大枚みある。
従って第２のゲート電極８の下部にゲートバーズビーク
が形成されることはない。
が形成されることはない。
第１図（ｄ）参照
以後従来方法で、第２図（ｆ）を参照して説明したのと
同様な方法により、ゲート電極６及び８をマスクにしス
ルー酸化膜１２若しくはゲート酸化膜７を通して第１、
第２の素子形成領域３．４に低濃度のＰｏをイオン注入
し、次いで第２図（８）を参照して説明したのと同様な
方法により、ゲート電極６．８の側面部にＳｉＯ□サイ
ドウオール１４を形威し、このサイドウオール１４を有
するゲート電極６．８をマスクにし上記スルー酸化膜１
２若しくはゲート酸化膜７を通して第１、第２の素子形
成領域３．１１５Ａ、１１５Ｂ、 １１５Ｃ１１１５０
は高濃度Ａｓ’注入領域を示す。
同様な方法により、ゲート電極６及び８をマスクにしス
ルー酸化膜１２若しくはゲート酸化膜７を通して第１、
第２の素子形成領域３．４に低濃度のＰｏをイオン注入
し、次いで第２図（８）を参照して説明したのと同様な
方法により、ゲート電極６．８の側面部にＳｉＯ□サイ
ドウオール１４を形威し、このサイドウオール１４を有
するゲート電極６．８をマスクにし上記スルー酸化膜１
２若しくはゲート酸化膜７を通して第１、第２の素子形
成領域３．１１５Ａ、１１５Ｂ、 １１５Ｃ１１１５０
は高濃度Ａｓ’注入領域を示す。
第１図（ｅ）参照
次いで従来同様上記基板上に眉間絶縁膜１６を形威し、
ソース・ドレイン領域のコンタクト窓１７Ａ〜１７０を
形威し、眉間絶縁膜１６のりフロー処理を行ってコンタ
クト窓１７Ａ−１７０の側面にテーバを形成すると同時
にＰ゛及び Ａｓ”注入領域を活性化して低濃度のソー
ス若しくはドレイン領域となるｎ−型低濃度拡散領域１
３Ａ 、１３Ｂ 、１３Ｃ，１３０及び高濃度のソース
若しくはドレイン領域となるｎ゛型高濃度拡散領域１５
Ａ 、１５Ｂ 、１５Ｃ、１５０を形成し、次いでＡｌ
配線１８Ａ〜１８Ｄを形成し、以後図示しない被覆絶縁
膜の形成等がなされて、本発明の方法による低速Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ （Ｔｒ＋）と高速ＭＯＳ Ｆ Ｅ Ｔ
（Ｔｒｚ）とを有するアナログ・デジタル混載型ＭＯ
３ＩＣが完成する。
ソース・ドレイン領域のコンタクト窓１７Ａ〜１７０を
形威し、眉間絶縁膜１６のりフロー処理を行ってコンタ
クト窓１７Ａ−１７０の側面にテーバを形成すると同時
にＰ゛及び Ａｓ”注入領域を活性化して低濃度のソー
ス若しくはドレイン領域となるｎ−型低濃度拡散領域１
３Ａ 、１３Ｂ 、１３Ｃ，１３０及び高濃度のソース
若しくはドレイン領域となるｎ゛型高濃度拡散領域１５
Ａ 、１５Ｂ 、１５Ｃ、１５０を形成し、次いでＡｌ
配線１８Ａ〜１８Ｄを形成し、以後図示しない被覆絶縁
膜の形成等がなされて、本発明の方法による低速Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ （Ｔｒ＋）と高速ＭＯＳ Ｆ Ｅ Ｔ
（Ｔｒｚ）とを有するアナログ・デジタル混載型ＭＯ
３ＩＣが完成する。
以上実施例の説明から明らかなように、本発明の方法に
よれば、ショートチャネルを有する高速ＭＯＳ Ｆ Ｅ
Ｔのゲート電極８の下部にはゲートバーズビークと称す
る厚い酸化膜の食い込み部を生ぜずにゲート酸化膜７が
そのままの薄い厚さを維持して存在する。従ってゲート
酸化膜７に注入されたホットキャリアはゲート電極８か
ら注入される電荷によって中和されゲート酸化＠７内に
蓄積されることがなくなるので、その下部に形成される
低濃度ドレイン領域となる低濃度拡散領域１５Ｄの高抵
抗化は防止される。
よれば、ショートチャネルを有する高速ＭＯＳ Ｆ Ｅ
Ｔのゲート電極８の下部にはゲートバーズビークと称す
る厚い酸化膜の食い込み部を生ぜずにゲート酸化膜７が
そのままの薄い厚さを維持して存在する。従ってゲート
酸化膜７に注入されたホットキャリアはゲート電極８か
ら注入される電荷によって中和されゲート酸化＠７内に
蓄積されることがなくなるので、その下部に形成される
低濃度ドレイン領域となる低濃度拡散領域１５Ｄの高抵
抗化は防止される。
また、ソース・ドレイン領域を形成する際にイオンが透
過する酸化膜の厚さは高速ＭＯＳＦＥＴ側の方が厚くな
るので、高速ＭＯＳＦＥＴの方がソース・ドレイン領域
が浅く形成でき、ショートチャネル効果の防止に有利に
なる。
過する酸化膜の厚さは高速ＭＯＳＦＥＴ側の方が厚くな
るので、高速ＭＯＳＦＥＴの方がソース・ドレイン領域
が浅く形成でき、ショートチャネル効果の防止に有利に
なる。
なお本発明の方法において、ゲート酸化膜及びスルー酸
化膜は気相成長により形成される絶縁膜であってもよい
。
化膜は気相成長により形成される絶縁膜であってもよい
。
〔発明の効果］
以上説明のように本発明の方法によれば、低速ＭＯＳＦ
ＥＴと高速ＭＯＳＦＥＴが同一半導体基板上に形成され
るアナログ・デジタル混載型ＭＯ３ＩＣにおいて、ショ
ートチャネルを有する高速ＭＯＳＦＥＴのホットキャリ
アの蓄積に起因するドレイン抵抗の増大による寿命劣化
や、ショートチャネル効果による耐圧劣化等が防止され
る。
ＥＴと高速ＭＯＳＦＥＴが同一半導体基板上に形成され
るアナログ・デジタル混載型ＭＯ３ＩＣにおいて、ショ
ートチャネルを有する高速ＭＯＳＦＥＴのホットキャリ
アの蓄積に起因するドレイン抵抗の増大による寿命劣化
や、ショートチャネル効果による耐圧劣化等が防止され
る。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図、 第２図（ａ）〜（ｉ）は従来方法の工程断面図である。 １７Ａ〜１７０はコンタクト窓、 １８Ａ〜１８０は旧配線、 １１３Ａ〜１１３Ｄは低濃度Ｐ゛注入領域、１１５Ａ
〜１１５０は高濃度Ａｓ’注入領域を示す。 図において、 ｌはｐ型Ｓｉ基板、 ２はフィールド酸化膜、 ３．４は第１、第２の素子形成領域、 ５．７は第１、第２のゲート酸化膜、 ６．８は第１、第２のゲート電極、 ９．１０はレジストパターン、 １１Ａ 、 ＩＩＢ 、 ＩＩＩＡ、 ＩＩＩＢ は
アンダカ・ント部、１２はスルー酸化膜、 １２ｓはゲートバーズビーク、 １３Ａ〜１３０はｎ−型低濃度拡散領域、１４はＳｉＯ
□サイドウオール、 １５Ａ〜１５０はｎ゛型高濃度拡散領域、１６は眉間絶
縁膜、 ％２図（での１） 第２図（での２）
断面図、 第２図（ａ）〜（ｉ）は従来方法の工程断面図である。 １７Ａ〜１７０はコンタクト窓、 １８Ａ〜１８０は旧配線、 １１３Ａ〜１１３Ｄは低濃度Ｐ゛注入領域、１１５Ａ
〜１１５０は高濃度Ａｓ’注入領域を示す。 図において、 ｌはｐ型Ｓｉ基板、 ２はフィールド酸化膜、 ３．４は第１、第２の素子形成領域、 ５．７は第１、第２のゲート酸化膜、 ６．８は第１、第２のゲート電極、 ９．１０はレジストパターン、 １１Ａ 、 ＩＩＢ 、 ＩＩＩＡ、 ＩＩＩＢ は
アンダカ・ント部、１２はスルー酸化膜、 １２ｓはゲートバーズビーク、 １３Ａ〜１３０はｎ−型低濃度拡散領域、１４はＳｉＯ
□サイドウオール、 １５Ａ〜１５０はｎ゛型高濃度拡散領域、１６は眉間絶
縁膜、 ％２図（での１） 第２図（での２）
Claims (1)
- 【特許請求の範囲】 チャネル領域側から順に接して低不純物濃度のソース若
しくはドレイン領域となる低濃度拡散領域と、高不純物
濃度のソース若しくはドレイン領域となる高濃度拡散領
域が配設されてなる低速の第１のＭＯＳＦＥＴ及び高速
の第２のＭＯＳＦＥＴを同一半導体基板上に形成するに
際して、該第１のＭＯＳＦＥＴを形成する第１の素子形
成領域上に第１のゲート絶縁膜を形成し、該第１のゲー
ト絶縁膜上に第１のゲート電極を形成する工程と、 該第２のＭＯＳＦＥＴを形成する第２の素子形成領域上
に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を
形成し、該第２のゲート絶縁膜上に第２のゲート電極を
形成する工程と、 該第１の素子形成領域上に表出する第１のゲート絶縁膜
を選択的に除去する工程と、 該第１の素子形成領域及び該第２の素子形成領域上に第
３の絶縁膜を形成する工程と、 該第１及び第２の素子形成領域内に、該第１のゲート電
極または該第２のゲート電極をマスクにし、該第３の絶
縁膜または該第３の絶縁膜と該第２のゲート絶縁膜を通
し、同一不純物を同時にイオン注入して、該第１及び第
２のＭＯＳＦＥＴの該低濃度拡散領域を同時に形成する
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207263A JPH0371665A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207263A JPH0371665A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371665A true JPH0371665A (ja) | 1991-03-27 |
Family
ID=16536897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207263A Pending JPH0371665A (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371665A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| US6388504B1 (en) | 1999-09-17 | 2002-05-14 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
| JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
| JP2007273816A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2011023625A (ja) * | 2009-07-17 | 2011-02-03 | Panasonic Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-08-10 JP JP1207263A patent/JPH0371665A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| US5989946A (en) * | 1996-01-03 | 1999-11-23 | Micron Technology, Inc. | Method of forming SRAM cells and pairs of field effect transistors |
| US6388504B1 (en) | 1999-09-17 | 2002-05-14 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
| US6664148B2 (en) | 1999-09-17 | 2003-12-16 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
| JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
| JP4606967B2 (ja) * | 2005-03-16 | 2011-01-05 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体素子の製造方法 |
| JP2007273816A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4675814B2 (ja) * | 2006-03-31 | 2011-04-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2011023625A (ja) * | 2009-07-17 | 2011-02-03 | Panasonic Corp | 半導体装置およびその製造方法 |
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