JP4892791B2 - マルチチップモジュール用の中間基板 - Google Patents
マルチチップモジュール用の中間基板 Download PDFInfo
- Publication number
- JP4892791B2 JP4892791B2 JP2001163734A JP2001163734A JP4892791B2 JP 4892791 B2 JP4892791 B2 JP 4892791B2 JP 2001163734 A JP2001163734 A JP 2001163734A JP 2001163734 A JP2001163734 A JP 2001163734A JP 4892791 B2 JP4892791 B2 JP 4892791B2
- Authority
- JP
- Japan
- Prior art keywords
- intermediate substrate
- wiring
- base
- electrical insulating
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は、半導体チップを複数個実装するマルチチップモジュール用の中間基板に係り、特にフェースダウン型マルチチップモジュールに使用するための中間基板に関する。
【0002】
【従来の技術】
近年、電子デバイスの高性能化、高速化、小型化、軽量化にともない、部品実装密度をいかに向上させるかが重要なポイントとなっている。この部品のひとつである半導体デバイス・チップについても、ボンディング・ワイヤとリード・フレームとを用いた従来のパッケージに加え、有機基板を利用し、エレアアレイ型にハンダバンプを配置したパッケージ基板がある。
【0003】
上記のパッケージ基板として最も多く用いられているものは、ガラス繊維強化エポキシ樹脂やポリイミド樹脂等の樹脂材料からなる有機基板であり、これらの有機基板は安価で衝撃にも比較的強いため、民生用機器に多く採用されている。この有機基板上には印刷またはエッチングにより銅(Cu)膜に代表される導電膜パターンが形成されており、半導体デバイス・チップその他の部品は、その接続端子を上記の導電膜パターンの末端に形成されている接続パッド部に位置合わせしながら実装される。
【0004】
一方、パッケージを持たないチップ(ベアチップ)を直接に実装基板上の導電膜パターンに接続するベアチップ実装法が提案されている。ベアチップ実装法では、予め実装基板上に形成された導電膜パターンの接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていない分、チップと実装基板上の導電膜パターンとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上できる分、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【0005】
また近年、実装構造では、より高速な信号伝達を行うために、配線層を伴った基板からなる中間基板にLSI等半導体素子のチップをベアチップで搭載し、この中間基板をプリント基板に接合する、いわゆる、マルチチップモジュールが提案されている。さらには、多種の機能を一つのモジュールに実現するために、異種の半導体や電子部品を一つのパッケージに収めたシステムインパッケージが提案されている。このようなマルチチップモジュール用の中間基板として、従来、セラミック基板、有機基板が提案されている。
【0006】
【発明が解決しようとする課題】
しかし、セラミック基板からなる中間基板を用いた方法では、グリーンシートを焼成した際に、縮み、反り、割れ等の障害が発生するので、導体層がオープン不良を起こすことのないように、複雑な焼成条件のもとでパターン形成を行う必要があり、このため、種々の工程を必要とし、製造プロセスに長い時間を要していた。
【0007】
一方、有機基板を用いたビルドアップ基板では、スルーホールを形成し、内装の導通化、穴埋め処理を必要とするので、工程が複雑であり、また、表面の凹凸が大きく、微細配線を形成することが難しく、結果として層数が増えるという欠点があった。
【0008】
また、半導体チップのパッドが微細化した場合に、半導体チップと有機基板との熱膨張係数のミスマッチによる実装ストレスが大きくなるといった問題点があった。例えば、ベアチップ実装される半導体デバイス・チップがシリコン系のデバイス・チップである場合、シリコンの熱膨張係数は3ppm程度であるが、有機基板の熱膨張係数は10〜15ppm程度と大きく、このような有機基板上にシリコン系半導体デバイス・チップを実装すると、両者の熱膨張係数の大きな不整合に起因して、使用環境の大きな温度変化が生じるたびに両者の接合部において引っ張り応力や圧縮応力が働くことになる。この結果、接合部に疲労が蓄積され、結果的に電子デバイスの長期信頼性が損われる原因となっていた。
本発明は、上記のような事情に鑑みてなされたものであり、長期信頼性、高集積性、小型軽量性等に優れる電子デバイスを可能とするマルチチップモジュール用の中間基板を提供することを目的とする。
【0009】
【課題を解決するための手段】
このような目的を達成するために、本発明は、半導体チップを複数個実装するフェースダウン型マルチチップモジュール用の中間基板において、基台と、該基台の一方の面に電気絶縁層を介して形成された配線とを備え、前記基台の熱膨張係数は10ppm以下であり、前記配線はピッチが10〜30μmの範囲である1層構造または2層構造の配線であり、個々の半導体チップを実装する各配線は、半導体チップを実装するためのチップ側パッドと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッドと、個々のチップ側パッドとボール側パッドとを接続するための引き出しリードを有し、前記ボール側パッドとその近傍の引き出しリードを覆い、かつ、前記ボール側パッドとの導通をとるためのスルーホールを有する電気絶縁パターンを備え、該電気絶縁パターンは前記スルーホールを介して前記ボール側パッドに導通している導電性層を表面に有するような構成とした。
また、本発明の好ましい態様として、前記基台と前記電気絶縁層との間にグランド層を備えるような構成とした。
【0010】
また、本発明の好ましい態様として、前記基台と前記電気絶縁層との間に接着層を備えるような構成、前記接着層と前記電気絶縁層との間にグランド層を備えるような構成とした。
また、本発明の好ましい態様として、前記基台は、前記電気絶縁層側に所望の回路を有し、前記配線の所望部位と前記回路とが前記電気絶縁層に設けられたスルーホールを介して導通されているような構成、前記電気絶縁層中にグランド層を備えるような構成とした。
さらに、本発明の好ましい態様として、前記基台はシリコンであるような構成とした。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明のマルチチップモジュール用の中間基板の一実施形態を示す平面図であり、図2は、図1に示される中間基板のA−A線における縦断面図である。図1および図2において、本発明の中間基板1は、基台2と、この基台2の一方の面に形成された電気絶縁層3と、この電気絶縁層3上に形成された配線4とを備えている。
【0012】
中間基板1を構成する基台2は、熱膨張係数が10ppm以下、好ましくは1〜8ppmの範囲である材料からなる。このような低熱膨張係数の材料としては、シリコン、ガラス繊維強化エポキシ樹脂、セラミックス、ガラス、金属等が挙げられが、これらの中で、特にLSI等の半導体デバイス・チップと同種のシリコンを基台2に使用することが好ましい。基台2をシリコンとすることにより、中間基板1と半導体デバイス・チップの熱膨張係数の整合がより高いものとなり、微細なパッドを備えたシリコン系の半導体デバイス・チップを実装した場合にも、使用環境の大きな温度変化による接合部での応力発生が防止でき、接合部への疲労蓄積が低減されて長期信頼性が高いものとなる。また、シリコンは熱伝導性が高いので、本発明の中間基板は優れた熱放散性を有するものとなる。このような材料からなる基台2の厚みは、例えば、50〜800μmの範囲で適宜設定することができる。
【0013】
中間基板1を構成する電気絶縁層3は、二酸化ケイ素、アルミナ、窒化アルミニウム等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の有機絶縁性材料を用いて形成することができる。また、電気絶縁層3の厚みは、上記の無機絶縁性材料を用いる場合、0.1〜10μmの範囲、上記の有機絶縁性材料を用いる場合、1〜20μmの範囲で適宜設定することができる。
【0014】
中間基板1を構成する配線4は、半導体デバイス・チップ等を実装するためのチップ側パッド4aと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド4bと、個々のチップ側パッド4aとボール側パッド4bとを接続するための引き出しリード4cからなっている。図示例では、煩雑さを避け説明を容易とするために、中間基板1の中央部にチップ側パッド4aが32個、中間基板の周辺部近傍にボール側パッド4bが32個形成されたものであるが、本発明の中間基板を構成する配線は図示例に限定されるものではなく、パッド数、パッド配置、リードのパターン形状等は適宜設定することができる。
【0015】
上記のような配線4は、そのピッチが小さいほど高密度に配線を引きまわせるが、配線幅が5μm未満になると電気抵抗が大きくなるので、配線幅は5μm以上であることが好ましく、しがたって、配線4のピッチの下限は10μmが好ましい。また、配線4のピッチの上限は、高密度化を考慮して30μmが好ましいものとなる。ここで、本発明において配線のピッチとは、高密度化のために最も接近させて配線を引きまわす必要のある部位における隣り合うパッド間の中心距離、隣り合うパッドとリード間の中心距離、あるいは、隣り合うリード間の中心距離を意味する。例えば、図1に示される例では、引き出しリード4cがチップ側パッド4a間を通る部位におけるチップ側パッド4aと引き出しリード4cとの中心距離、8本の引き出しリード4cが平行に配設されている部位における隣り合う引き出しリード4c間の中心距離を意味する。したがって、配線の引きまわしに余裕のある部位においては、配線のピッチが30μmを超えることがある。
【0016】
このように、配線4のピッチを10〜30μmの範囲とすることにより、配線を1層構造あるいは2層構造とするだけで微細配線が可能であり、従来の多層配線は不要となって、積層工程数を大幅に低減できる。例えば、10mm角の481ピンの半導体チップを実装する場合、2層構造の配線を形成することにより、中間基板は外形寸法が約20mm角となり、小型化が可能となる。このような配線4は、銅、銀、金等の従来の導電材料を用いて形成することができる。
【0017】
尚、上述のような中間基板1では、搭載する半導体デバイス・チップの機能安定化(インダクタンス低減、クロストークノイズ低減、特性インピーダンスの制御等)のために、基台2と電気絶縁層3との間にグランド層を介在させてもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層3にスルーホールを形成したり、ワイヤボンディング等により、グランド層と配線4の所定のパッドとを接続することができる。
【0018】
図3は、上述のような本発明の中間基板1に半導体チップを実装した態様を示す図である。図3において、半導体チップ51は、その端子部52を中間基板1の配線4のチップ側パッド4a上に直接に接合して搭載されている。一方、中間基板1の配線4のボール側パッド4b上には、はんだボール61が形成されている。本発明の中間基板1は、基台2の熱膨張係数が10ppm以下であるので、半導体チップ51が熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減され長期信頼性が高いものとなる。
このように半導体チップ51を実装した中間基板1は、半導体チップ51側をプリント基板側(フェースダウン型)とするようにして、はんだボール61を介してプリント基板上に接合することができる。
【0019】
図4は、本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図2相当の縦断面図である。図4において、本発明の中間基板11は、基台12と、この基台12の一方の面に形成された電気絶縁層13と、この電気絶縁層13上に形成された配線14と、配線14の一部を覆うように形成された電気絶縁パターン15とを備えている。
中間基板11を構成する基台12、電気絶縁層13は、上述の中間基板1を構成する基台2、電気絶縁層3と同様とすることができ、ここでの説明は省略する。
【0020】
また、中間基板11を構成する配線14も、上述の中間基板1を構成する配線4と基本的に同様である。すなわち、配線14は、半導体デバイス・チップ等を実装するためのチップ側パッド14aと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド14bと、個々のチップ側パッド14aとボール側パッド14bとを接続するための引き出しリード14cからなっている。このような配線14のピッチは10〜30μmの範囲が好ましく、配線幅は5μm以上が好ましい。
【0021】
中間基板11を構成する電気絶縁パターン15は、上記のボール側パッド14bを覆うように、電気絶縁層13の周辺部近傍に回廊形状に形成されている。この電気絶縁パターン15にはスルーホール16が設けられており、このスルーホール16内に形成された導電性層17を介して、電気絶縁パターン15の表面15a側はボール側パッド14bに導通されている。
上記の電気絶縁パターン15は、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の材料で形成することができる。この電気絶縁パターン15の厚みは1〜20μmの範囲で適宜設定することができる。
【0022】
上述のような本発明の中間基板11に半導体チップを搭載してプリント基板上に実装する場合、半導体チップの端子部を中間基板11の配線14のチップ側パッド14a上に直接に接合して半導体チップを搭載する。また、中間基板11の電気絶縁パターン15の表面15a側に位置する導電性層17上に半田ボールを形成する。本発明の中間基板11は、基台12の熱膨張係数が10ppm以下であるので、半導体チップが熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減されて長期信頼性が高いものとなる。
【0023】
尚、このような中間基板11においても、上述の中間基板1と同様に、搭載する半導体デバイス・チップの機能安定化のために、基台12と電気絶縁層13との間にグランド層を介在させてもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層13にスルーホールを形成したり、ワイヤボンディング等により、グランド層と配線14の所定のパッドとを接続することができる。
【0024】
上記のように半導体チップを実装した中間基板11は、半導体チップ側をプリント基板側(フェースダウン型)とするようにして、はんだボール(配線14のボール側パッド14bに導通されている)を介してプリント基板上に接合することができる。ここで、プリント基板は、一般に熱膨張係数が10〜15ppm程度と大きく、使用環境に大きな温度変化が生じる場合、プリント基板に伸縮が発生する。一方、本発明の中間基板11は、上述のように熱膨張係数が小さい基台12を備えているので、使用環境に大きな温度変化が生じても、安定した形状寸法を維持する。このため、プリント基板と本発明の中間基板11との接合部において引っ張り応力や圧縮応力が働くが、本発明の中間基板11は、上記の応力を電気絶縁パターン15が吸収するので、接合部への疲労蓄積が防止される。
【0025】
図5は、本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図2相当の縦断面図である。図5において、本発明の中間基板21は、基台22と、この基台22の一方の面に接着層25を介して形成された電気絶縁層23と、この電気絶縁層23上に形成された配線24とを備えている。
中間基板21を構成する基台22、電気絶縁層23は、上述の中間基板1を構成する基台2、電気絶縁層3と同様とすることができ、ここでの説明は省略する。
【0026】
中間基板21を構成する接着層25は、基台22と電気絶縁層23とを接着するためのものであり、熱可塑性ポリイミド、エポキシプリプレグ等の公知の接着剤を用いて形成することができる。この接着層25の厚みは1〜20μmの範囲で適宜設定することができる。
【0027】
中間基板21を構成する配線24は、上述の中間基板1を構成する配線4と基本的に同様である。すなわち、配線24は、半導体デバイス・チップ等を実装するためのチップ側パッド24aと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド24bと、個々のチップ側パッド24aとボール側パッド24bとを接続するための引き出しリード24cからなっている。このような配線24のピッチは10〜30μmの範囲が好ましく、配線幅は5μm以上が好ましい。
【0028】
尚、このような中間基板21においても、上述の中間基板1と同様に、搭載する半導体デバイス・チップの機能安定化(インダクタンス低減、クロストークノイズ低減、特性インピーダンスの制御等)のために、接着層25と電気絶縁層23との間にグランド層を介在させてもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層23にスルーホールを形成したり、ワイヤボンディング等により、グランド層と配線24の所定のパッドとを接続することができる。
【0029】
上述のような本発明の中間基板21に半導体チップを搭載してプリント基板上に実装する場合、半導体チップの端子部を中間基板21の配線24のチップ側パッド24a上に直接に接合して半導体チップを搭載する。また、中間基板21の配線24のボール側パッド24b上に、はんだボールを形成する。本発明の中間基板21は、基台22の熱膨張係数が10ppm以下であるので、半導体チップが熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減されて長期信頼性が高いものとなる。
【0030】
上記のように半導体チップを実装した中間基板21は、半導体チップ側をプリント基板側(フェースダウン型)とするようにして、はんだボールを介してプリント基板上に接合することができる。
尚、中間基板21においても、上述の中間基板11と同様に、配線24の一部を覆うように電気絶縁パターンを備えてもよい。
【0031】
図6は、本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図2相当の縦断面図である。図6において、本発明の中間基板31は、基台32と、この基台32の一方の面に形成された電気絶縁層33と、この電気絶縁層33上に形成された配線34とを備えている。
中間基板31を構成する基台32は、上述の中間基板1を構成する基台2と同様に、熱膨張係数が10ppm以下、好ましくは1〜8ppmの範囲である材料からなる。また、基台32は、その表面32a側に半導体や電子部品等の所望の回路36を備えたものであり、各回路36は、基台32の表面32aに形成された配線(図示せず)により接続されており、また、電気絶縁層33に形成されたスルーホール37を介して、配線34の所定のパッドと接続されている。
【0032】
中間基板31を構成する電気絶縁層33は、上述の中間基板1を構成する電気絶縁層3と基本的に同様であり、周辺部近傍にはスルーホール37が設けられており、このスルーホール37内に形成された導電性層(図示せず)を介して、所定の回路36が配線34の所定のパッドと接続されている。
【0033】
中間基板31を構成する配線34は、上述の中間基板1を構成する配線4と基本的に同様である。すなわち、配線34は、半導体デバイス・チップ等を実装するためのチップ側パッド34aと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド34bと、個々のチップ側パッド34aとボール側パッド34bとを接続するための引き出しリード34cからなっている。このような配線34のピッチは10〜30μmの範囲が好ましく、配線幅は5μm以上が好ましい。
【0034】
尚、このような中間基板31においても、上述の中間基板1と同様に、搭載する半導体デバイス・チップの機能安定化のために、電気絶縁層33内にグランド層を形成してもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層33にスルーホールを形成して、グランド層と配線34の所定のパッドとを接続したり、グランド層と所定の回路36とを接続することができる。
【0035】
上述のような本発明の中間基板31に半導体チップを搭載してプリント基板上に実装する場合、半導体チップの端子部を中間基板31の配線34のチップ側パッド34a上に直接に接合して半導体チップを搭載する。また、中間基板31の配線34のボール側パッド34b上に、はんだボールを形成する。本発明の中間基板31は、基台32の熱膨張係数が10ppm以下であるので、半導体チップが熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減され長期信頼性が高いものとなる。
【0036】
上記のように半導体チップを実装した中間基板31は、半導体チップ側をプリント基板側(フェースダウン型)とするようにして、はんだボールを介してプリント基板上に接合することができる。
尚、中間基板31においても、上述の中間基板11と同様に、配線34の一部を覆うように電気絶縁パターンを備えてもよい。
【0037】
次に、本発明の中間基板の製造方法について説明する。
図7は図1および図2に示される本発明の中間基板の製造方法の一例を示す工程図である。図7において、まず、シリコンの基台2を洗浄し、この基台2の一方の面に電気絶縁層3を形成する。電気絶縁層3の形成は、二酸化ケイ素、アルミナ、窒化アルミニウム等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の有機絶縁性材料を用いて、スパッタリング法等の薄膜形成方法、塗布方法等により行うことができる。次いで、電気絶縁層3上に導電性薄膜4′を形成する(図7(A))。この導電性薄膜4′は、銅、銀、金等を用いてスパッタリング法等の公知の薄膜形成方法により形成することができる。
【0038】
次に、導電性薄膜4′上に感光性レジストを塗布し、所望の配線パターンマスクを介して露光、現像することにより、レジストパターン7を形成する(図7(B))。次いで、上記のレジストパターン7をマスクとして、導電性薄膜4′上にめっき法により導電性パターン4″を形成し、レジストパターン7を除去する(図7(C))。
【0039】
その後、導電性パターン4″をマスクとして、導電性薄膜4′をエッチング除去することにより、導電性パターン4″と、その下に位置する導電性薄膜4′との積層体からなる配線4が形成され、本発明の中間基板1が得られる(図7(D))。
【0040】
また、図4に示されるような本発明の中間基板11は、まず、上述のような工程によって、基台12上に電気絶縁層13を介して配線14を形成する。その後、感光性の電気絶縁材料を配線14を覆うように塗布し、所定のマスクを介して露光、現像して、回廊形状の電気絶縁パターン15を形成する。次いで、レーザーによりスルーホール16を形成し、スパッタリング法によりスルーホール内と電気絶縁パターンの表面15a上に導電層17を形成することにより製造することができる。また、スルーホール16は、上記のフォトリソグラフィー工程において同時に形成することもできる。
【0041】
図8は図5に示される本発明の中間基板の製造方法の一例を示す工程図である。図8において、まず、二酸化ケイ素、アルミナ、窒化アルミニウム等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の有機絶縁性材料からなる電気絶縁フィルム23を形成し、この電気絶縁フィルム23上に導電性薄膜24′を形成する(図8(A))。導電性薄膜24′は、銅、銀、金等を用いてスパッタリング法等の公知の薄膜形成方法により形成することができる。
【0042】
次に、導電性薄膜24′上に感光性レジストを塗布し、所望の配線パターンマスクを介して露光、現像することにより、レジストパターン27を形成する(図8(B))。次いで、上記のレジストパターン27をマスクとして、導電性薄膜24′上にめっき法により導電性パターン24″を形成し、レジストパターン27を除去する(図8(C))。
【0043】
その後、導電性パターン24″をマスクとして、導電性薄膜24′をエッチング除去することにより、導電性パターン24″と、その下に位置する導電性薄膜24′との積層体からなる配線24が形成される(図8(D))。
次に、上記のように配線24を形成した電気絶縁フィルム23を、接着層25を介してシリコンの基台22上に接着する。これにより、本発明の中間基板21が得られる(図8(E))。
【0044】
また、図6に示されるような本発明の中間基板31は、まず、予め所望の回路36が形成された基台32を作製し、その後、基台32上にスルーホール37を備えた電気絶縁層33を形成する。次いで、この電気絶縁層33上に配線34を形成することにより製造することができる。
【0045】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
【0046】
[実施例]
表面を洗浄したシリコン基板(熱膨張係数3.5ppm、厚み500μm)を基台として準備した。この基台の一方の面全域にスパッタリング法により二酸化ケイ素からなる電気絶縁層(厚み1μm)を形成した。
次に、この電気絶縁層上にスパッタリング法により導電性薄膜としての銅薄膜(厚み0.25μm)を形成し、次いで、この銅薄膜上に感光性レジスト(ダウコーニング(株)製BCB)を塗布し、配線用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。
【0047】
その後、このレジストパターンをマスクとして銅薄膜上に電解めっきによって銅めっき層(厚み5μm)を形成し、レジストパターンをアセトンを用いて除去して、導電性パターンを形成した。
次に、この導電性パターンをマスクとして、上記の導電性薄膜(銅薄膜)をソフトエッチング液を用いてエッチングして、配線を形成した。このように形成した配線は、線幅が5〜15μmの範囲、ピッチが10〜30μmの範囲にあった。
上記のようにして、本発明の中間基板を100個作製した。
【0048】
[比較例1]
基台として、熱膨張係数17ppm、厚み500μmのガラス繊維強化エポキシ基板を使用した他は、実施例1と同様にして、中間基板を100個作製した。
【0049】
[比較例2]
基台として、熱膨張係数17ppm、厚み100μmの金属(SUS)基板を使用した他は、実施例1と同様にして、中間基板を100個作製した。
【0050】
[評価]
上述のように作製した各中間基板上に、10mm角の300ピンのシリコン半導体チップを実装し、この中間基板に対して下記の条件でヒートサイクル試験を施し、半導体チップの接合部の破損の有無を検査した。その結果、実施例の中間基板は、100個全てにおいて破損がみられなかった。しかし、比較例1の中間基板は、50個に破損がみられ、また、比較例2の中間基板は、70個に破損がみられた。
【0051】
ヒートサイクル試験条件
・1サイクルの温度変動 : −65℃〜200℃
・1サイクルの時間 : 60分
・サイクル数 : 3000回
【0052】
【発明の効果】
以上詳述したように、本発明によれば中間基板を構成する配線がピッチ10〜30μmの微細配線からなる1層構造または2層構造であるため、微細なパッド配置を有する半導体デバイス・チップとの接合が可能であり、かつ、基台の熱膨張係数が10ppm以下であるので、例えば、熱膨張係数の小さなシリコン系半導体デバイス・チップを搭載しても、実装ストレスを低減することができ、これにより、長期信頼性に優れ、高密度高集積のマルチチップモジュールが可能となる。また、基台としてシリコンを使用することにより、フェースダウン型でプリント基板に実装したときに、半導体デバイス・チップにおける発熱を効率良く発散させる効果を発現する。さらに、多層配線が不要で積層工程数を大幅に低減できるので、製造コストの低減も可能である。
【図面の簡単な説明】
【図1】本発明のマルチチップモジュール用の中間基板の一実施形態を示す平面図である。
【図2】図1に示される中間基板のA−A線における縦断面図である。
【図3】図2に示される中間基板に半導体チップを実装した態様を示す図である。
【図4】本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図2相当の縦断面図である。
【図5】本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図2相当の縦断面図である。
【図6】本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図2相当の縦断面図である。
【図7】本発明のマルチチップモジュール用の中間基板の製造方法の一例を説明するための工程図である。
【図8】本発明のマルチチップモジュール用の中間基板の製造方法の他の例を説明するための工程図である。
【符号の説明】
1,11,21,31…中間基板
2,12,22,32…基台
3,13,23,33…電気絶縁層
4,14,24,34…配線
4a,14a,24a,34a…チップ側パッド
4b,14b,24b.34b…ボール側パッド
4c,14c,24c,34c…引き出しリード
15…電気絶縁パターン
16…スルーホール
25…接着層
36…回路
4′,24′…導電性薄膜
4″,24″…導電性パターン
Claims (7)
- 半導体チップを複数個実装するフェースダウン型マルチチップモジュール用の中間基板において、基台と、該基台の一方の面に電気絶縁層を介して形成された配線とを備え、前記基台の熱膨張係数は10ppm以下であり、前記配線はピッチが10〜30μmの範囲である1層構造または2層構造の配線であり、個々の半導体チップを実装する各配線は、半導体チップを実装するためのチップ側パッドと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッドと、個々のチップ側パッドとボール側パッドとを接続するための引き出しリードを有し、前記ボール側パッドとその近傍の引き出しリードを覆い、かつ、前記ボール側パッドとの導通をとるためのスルーホールを有する電気絶縁パターンを備え、該電気絶縁パターンは前記スルーホールを介して前記ボール側パッドに導通している導電性層を表面に有することを特徴とするマルチチップモジュール用の中間基板。
- 前記基台と前記電気絶縁層との間にグランド層を備えることを特徴とする請求項1に記載のマルチチップモジュール用の中間基板。
- 前記基台と前記電気絶縁層との間に接着層を備えることを特徴とする請求項1に記載のマルチチップモジュール用の中間基板。
- 前記接着層と前記電気絶縁層との間にグランド層を備えることを特徴とする請求項3に記載のマルチチップモジュール用の中間基板。
- 前記基台は、前記電気絶縁層側に所望の回路を有し、前記配線の所望部位と前記回路とが前記電気絶縁層に設けられたスルーホールを介して導通されていることを特徴とする請求項1に記載のマルチチップモジュール用の中間基板。
- 前記電気絶縁層中にグランド層を備えることを特徴とする請求項5に記載のマルチチップモジュール用の中間基板。
- 前記基台は、シリコンであることを特徴とする請求項1乃至請求項6のいずれかに記載のマルチチップモジュール用の中間基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001163734A JP4892791B2 (ja) | 2001-05-31 | 2001-05-31 | マルチチップモジュール用の中間基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001163734A JP4892791B2 (ja) | 2001-05-31 | 2001-05-31 | マルチチップモジュール用の中間基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002359342A JP2002359342A (ja) | 2002-12-13 |
JP4892791B2 true JP4892791B2 (ja) | 2012-03-07 |
Family
ID=19006645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001163734A Expired - Fee Related JP4892791B2 (ja) | 2001-05-31 | 2001-05-31 | マルチチップモジュール用の中間基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4892791B2 (ja) |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4541035A (en) * | 1984-07-30 | 1985-09-10 | General Electric Company | Low loss, multilevel silicon circuit board |
JPH05109823A (ja) * | 1991-10-14 | 1993-04-30 | Sony Corp | 配線用基板 |
JP3119927B2 (ja) * | 1992-03-18 | 2000-12-25 | 株式会社東芝 | 半導体装置 |
JP3279461B2 (ja) * | 1995-09-04 | 2002-04-30 | 松下電器産業株式会社 | 半導体装置、配線基板およびこれらの製造方法 |
JPH10322032A (ja) * | 1997-05-23 | 1998-12-04 | Kyocera Corp | 多層配線基板 |
JPH11163022A (ja) * | 1997-11-28 | 1999-06-18 | Sony Corp | 半導体装置、その製造方法及び電子機器 |
JP2000133668A (ja) * | 1998-10-22 | 2000-05-12 | Sony Corp | 半導体装置および実装構造 |
JP4286965B2 (ja) * | 1999-05-11 | 2009-07-01 | 大日本印刷株式会社 | 配線部材の製造方法 |
US6387734B1 (en) * | 1999-06-11 | 2002-05-14 | Fujikura Ltd. | Semiconductor package, semiconductor device, electronic device and production method for semiconductor package |
JP2001358258A (ja) * | 2000-06-12 | 2001-12-26 | Hitachi Cable Ltd | Bga型半導体装置 |
JP2002124548A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Cable Ltd | テープキャリア及びそれを用いた半導体装置 |
-
2001
- 2001-05-31 JP JP2001163734A patent/JP4892791B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002359342A (ja) | 2002-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3335575B2 (ja) | 半導体装置およびその製造方法 | |
US7989706B2 (en) | Circuit board with embedded component and method of manufacturing same | |
KR100626618B1 (ko) | 반도체 칩 적층 패키지 및 제조 방법 | |
KR100727540B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US5521435A (en) | Semiconductor device and a fabrication process thereof | |
US6889429B2 (en) | Method of making a lead-free integrated circuit package | |
US8179689B2 (en) | Printed circuit board, method of fabricating printed circuit board, and semiconductor device | |
US20050167812A1 (en) | Semiconductor device, three-dimensional semiconductor device, and method of manufacturing semiconductor device | |
US20080157327A1 (en) | Package on package structure for semiconductor devices and method of the same | |
EP0377932A2 (en) | Package of semiconductor integrated circuits | |
US8294253B2 (en) | Semiconductor device, electronic device and method of manufacturing semiconductor device, having electronic component, sealing resin and multilayer wiring structure | |
US20050023030A1 (en) | Printed circuit board with a heat dissipation element and package comprising the printed circuit board | |
JP2003522401A (ja) | 積層型集積回路パッケージ | |
JP2005150748A (ja) | デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 | |
JP2007158279A (ja) | 半導体装置及びそれを用いた電子制御装置 | |
JP2001135663A (ja) | 半導体装置及びその製造方法 | |
US20060115930A1 (en) | Semiconductor device and method of fabricating the same, circuit board, and electronic instrument | |
JP2005064479A (ja) | 回路モジュール | |
US6759753B2 (en) | Multi-chip package | |
JPH10294396A (ja) | 薄膜多層基板及び電子装置 | |
US20060286790A1 (en) | Method of manufacturing a semiconductor device | |
JP2785444B2 (ja) | 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置 | |
JPH0575014A (ja) | 半導体チツプの実装構造 | |
JPH11204560A (ja) | 半導体装置及びその製造方法 | |
JP4892791B2 (ja) | マルチチップモジュール用の中間基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091117 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111205 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |