JP4892368B2 - 定電荷出力回路 - Google Patents
定電荷出力回路 Download PDFInfo
- Publication number
- JP4892368B2 JP4892368B2 JP2007026992A JP2007026992A JP4892368B2 JP 4892368 B2 JP4892368 B2 JP 4892368B2 JP 2007026992 A JP2007026992 A JP 2007026992A JP 2007026992 A JP2007026992 A JP 2007026992A JP 4892368 B2 JP4892368 B2 JP 4892368B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- current mirror
- output
- circuit
- mirror circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
菊池正典著、「やさしく分かる半導体」、株式会社日本実業出版社、2001年5月20日、139頁。
請求項2に係る発明は、請求項1に記載の定電荷出力回路において、前記制御回路は、前記第1のスイッチがONし且つ第2のスイッチがOFFしている期間が、前記キャパシタの両端の電圧が前記第1の電源と前記第2の電源の間の電位差から前記基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御することを特徴とする。
請求項3に係る発明の定電荷出力回路は、ソース又はエミッタが第1の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続された第1のカレントミラー回路と、ソース又はエミッタが第2の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが前記出力端子に接続された第2のカレントミラー回路と、前記第1のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと前記第2のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタとの間に直列接続された第1および第3のスイッチと、第4のスイッチが前記第1の電源側、第5のスイッチが前記第2の電源側となるように、前記第1の電源と前記第2の電源の間に直列接続された第4および第5のスイッチと、前記第1および第3のスイッチの共通接続点と前記第4および第5のスイッチの共通接続点との間に接続されたキャパシタと、該キャパシタに並列接続された第2のスイッチと、前記第1、第3、第4、第5のスイッチをOFFし前記第2のスイッチをONした状態から、前記第1および第5のスイッチをONすると共に前記第2のスイッチをOFFし、あるいは前記第2のスイッチをOFFした後に第1および第5のスイッチをONし、又は、前記第1、第3、第4、第5のスイッチをOFFし前記第2のスイッチをONした状態から、前記第3および第4のスイッチをONすると共に前記第2のスイッチをOFFし、あるいは前記第2のスイッチをOFFした後に第3および第4のスイッチをONする制御回路と、を備えたことを特徴とする。
請求項4にかかる発明は、請求項3に記載の定電荷出力回路において、前記制御回路は、前記第1および第5のスイッチがONし且つ第2のスイッチがOFFしている期間が、前記キャパシタの両端の電圧が前記第1の電源と前記第2の電源の間の電位差から前記第1のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御し、前記第3および第4のスイッチがONし且つ第2のスイッチがOFFしている期間が、前記キャパシタの両端の電圧が前記第1の電源と前記第2の電源の間の電位差から前記第2のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くするよう制御する、ことを特徴とする。
請求項5に係る発明は、請求項3又は4に記載の定電荷出力回路において、前記第1の電源と前記キャパシタとの間において、前記第4のスイッチに直列に、前記第1のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第1のダイオードを接続し、前記第2の電源と前記キャパシタとの間において、前記第5のスイッチに直列に、前記第2のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第2のダイオードを接続した、ことを特徴とする。
請求項6に係る発明は、請求項3、4又は5に記載の定電荷出力回路において、前記第1および第2のカレントミラー回路の前記出力側トランジスタをそれぞれ複数とし、該各複数の出力側トランジスタのドレイン又はコレクタを、前記制御回路によりON/OFF制御される個々のスイッチを介して前記出力端子に接続した、ことを特徴とする。
請求項7に係る発明は、請求項3、4又は5に記載の定電荷出力回路において、前記第1のカレントミラー回路に前記出力側トランジスタと別の第2の出力側トランジスタを接続し、前記第2のカレントミラー回路に前記出力側トランジスタと別の第3の出力側トランジスタを接続し、前記第1のカレントミラー回路と前記第1のスイッチとの間に、前記第1のカレントミラー回路と縦続接続される第3のカレントミラー回路を設け、前記第2のカレントミラー回路と前記第3のスイッチとの間に、前記第2のカレントミラー回路と縦続接続される第4のカレントミラー回路を設け、前記第1のカレントミラー回路の前記第2の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第1のトランスミッションゲートを接続し、前記第2のカレントミラー回路の前記第3の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第2のトランスミッションゲートを接続し、前記第3のカレントミラー回路のゲート又はベースと前記第1の電源との間に、前記第1のトランスミッションゲートのON/OFFを制御する第1および第2のCMOSインバータを接続して、該第1および第2のCMOSインバータを前記制御回路により制御し、前記第4のカレントミラー回路のゲート又はベースと前記第2の電源との間に、前記第2のトランスミッションゲートのON/OFFを制御する第3および第4のCMOSインバータを接続して、該第3および第4のCMOSインバータを前記制御回路により制御する、ことを特徴とする。
請求項3に係る発明によれば、出力電荷の極性を切り替えることができ、このとき共通のキャパシタを使用するので、請求項4に係る発明のように制御回路を制御することで、吐出電荷量と吸込み電荷量を同一とすることができる。
請求項5に係る発明によれば、いずれの極性の出力電荷であっても、トランジスタの極性によった誤差が発生することを防止することができる。
請求項6に係る発明によれば、複数の出力電荷を加算又は減算するとき、第1又は第2のカレントミラー回路の複数の出力側トランジスタの内の所定数が選択されてから、第1又は第2のカレントミラー回路の基準側トランジスタに電流が流れることにより、前記選択された出力側トランジスタより同時に電荷が出力されるので、多ビットにより制御する際のグリッチの発生を回避できる。
請求項7に係る発明によれば、第1乃至第4のカレントミラー回路を精度高く動作させることが可能となる。
図1は本発明の第1の実施例の定電荷出力回路の構成を示す回路図である。M1,M2はカレントミラーミラー比がAのカレントミラー回路を構成するPMOSトランジスタであり、その基準側トランジスタM1のドレインとGNDとの間にスイッチSW1とキャパシタC1が直列接続され、そのキャパシタC1には並列にスイッチSW2が接続されている。そして、これらスイッチSW1,SW2は、入力するクロック信号clockに応じて、制御回路10により、そのON/OFFが制御される。
図3は本発明の第2の実施例の定電荷出力回路の構成を示す回路図である。これは、図1の定電荷出力回路と図2の定電荷出力回路とを組み合わせて、両極性の出力信号を得ることができるようにしたものである。キャパシタC1は共通である。トランジスタM1,M2は請求項の第1のカレントミラー回路、トランジスタM3,M4は請求項の第2のカレントミラー回路に相当する。
図5は本発明の第3の実施例の定電荷出力回路の構成を示す回路図である。ここでは、図3におけるスイッチSW4とVDDの電源ラインとの間にダイオード接続のPMOSトランジスタM5を接続し、スイッチSW5とGNDの接地ラインとの間にダイオード接続のNMOSトランジスタM6を接続し、トランジスタM2,M4のドレインを出力信号outを取り出す端子に共通接続したものである。
図6は本発明の第4の実施例の定電荷出力回路の構成を示す回路図である。ここでは、図5の回路に対して、トランジスタM1とカレントミラー回路を構成する出力側トランジスタM7、およびトランジスタM3とカレントミラー回路を構成する出力側トランジスタM8を追加し、またスイッチSW6〜SW9を追加したものである。そして、倍率信号ampの値に応じて制御回路13によりスイッチSW6〜SW9を制御し、出力信号outの電荷量と極性を切り替え可能とすることにより、マルチビットの変換を実現可能としたものである。
図8は第5の実施例の定電荷出力回路の構成を示す回路図である。ここでは、制御回路14はインバータINV1〜INV8、ナンド回路NAND1,NAND2、ノア回路NOR1から構成されている。M11〜M13,M19〜M21,M25,M26,M29,M31,M35,M37,M38,M39,M41,M43,M45,M49,M51〜M53,M55はPMOSトランジスタであり、他のトランジスタはNMOSトランジスタである。
Claims (7)
- ソース又はエミッタが第1の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続されたカレントミラー回路と、
該カレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと第2の電源との間に直列接続された第1のスイッチおよびキャパシタと、
該キャパシタに並列接続された第2のスイッチと、
前記第1のスイッチをOFFし前記第2のスイッチをONした状態から、前記第1のスイッチをONすると共に前記第2のスイッチをOFFし、又は前記第2のスイッチをOFFした後に第1のスイッチをONする制御回路と、
を備えたことを特徴とする定電荷出力回路。 - 請求項1に記載の定電荷出力回路において、前記制御回路は、
前記第1のスイッチがONし且つ第2のスイッチがOFFしている期間が、前記キャパシタの両端の電圧が前記第1の電源と前記第2の電源の間の電位差から前記基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御することを特徴とする定電荷出力回路。 - ソース又はエミッタが第1の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続された第1のカレントミラー回路と、
ソース又はエミッタが第2の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが前記出力端子に接続された第2のカレントミラー回路と、
前記第1のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと前記第2のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタとの間に直列接続された第1および第3のスイッチと、
第4のスイッチが前記第1の電源側、第5のスイッチが前記第2の電源側となるように、前記第1の電源と前記第2の電源の間に直列接続された第4および第5のスイッチと、
前記第1および第3のスイッチの共通接続点と前記第4および第5のスイッチの共通接続点との間に接続されたキャパシタと、
該キャパシタに並列接続された第2のスイッチと、
前記第1、第3、第4、第5のスイッチをOFFし前記第2のスイッチをONした状態から、前記第1および第5のスイッチをONすると共に前記第2のスイッチをOFFし、あるいは前記第2のスイッチをOFFした後に第1および第5のスイッチをONし、又は、前記第1、第3、第4、第5のスイッチをOFFし前記第2のスイッチをONした状態から、前記第3および第4のスイッチをONすると共に前記第2のスイッチをOFFし、あるいは前記第2のスイッチをOFFした後に第3および第4のスイッチをONする制御回路と、
を備えたことを特徴とする定電荷出力回路。 - 請求項3に記載の定電荷出力回路において、前記制御回路は、
前記第1および第5のスイッチがONし且つ第2のスイッチがOFFしている期間が、前記キャパシタの両端の電圧が前記第1の電源と前記第2の電源の間の電位差から前記第1のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御し、
前記第3および第4のスイッチがONし且つ第2のスイッチがOFFしている期間が、前記キャパシタの両端の電圧が前記第1の電源と前記第2の電源の間の電位差から前記第2のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くするよう制御する、
ことを特徴とする定電荷出力回路。 - 請求項3又は4に記載の定電荷出力回路において、
前記第1の電源と前記キャパシタとの間において、前記第4のスイッチに直列に、前記第1のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第1のダイオードを接続し、
前記第2の電源と前記キャパシタとの間において、前記第5のスイッチに直列に、前記第2のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第2のダイオードを接続した、
ことを特徴とする定電荷出力回路。 - 請求項3、4又は5に記載の定電荷出力回路において、
前記第1および第2のカレントミラー回路の前記出力側トランジスタをそれぞれ複数とし、該各複数の出力側トランジスタのドレイン又はコレクタを、前記制御回路によりON/OFF制御される個々のスイッチを介して前記出力端子に接続した、
ことを特徴とする定電荷出力回路。 - 請求項3、4又は5に記載の定電荷出力回路において、
前記第1のカレントミラー回路に前記出力側トランジスタと別の第2の出力側トランジスタを接続し、
前記第2のカレントミラー回路に前記出力側トランジスタと別の第3の出力側トランジスタを接続し、
前記第1のカレントミラー回路と前記第1のスイッチとの間に、前記第1のカレントミラー回路と縦続接続される第3のカレントミラー回路を設け、
前記第2のカレントミラー回路と前記第3のスイッチとの間に、前記第2のカレントミラー回路と縦続接続される第4のカレントミラー回路を設け、
前記第1のカレントミラー回路の前記第2の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第1のトランスミッションゲートを接続し、
前記第2のカレントミラー回路の前記第3の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第2のトランスミッションゲートを接続し、
前記第3のカレントミラー回路のゲート又はベースと前記第1の電源との間に、前記第1のトランスミッションゲートのON/OFFを制御する第1および第2のCMOSインバータを接続して、該第1および第2のCMOSインバータを前記制御回路により制御し、
前記第4のカレントミラー回路のゲート又はベースと前記第2の電源との間に、前記第2のトランスミッションゲートのON/OFFを制御する第3および第4のCMOSインバータを接続して、該第3および第4のCMOSインバータを前記制御回路により制御する、
ことを特徴とする定電荷出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007026992A JP4892368B2 (ja) | 2007-02-06 | 2007-02-06 | 定電荷出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007026992A JP4892368B2 (ja) | 2007-02-06 | 2007-02-06 | 定電荷出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008193498A JP2008193498A (ja) | 2008-08-21 |
JP4892368B2 true JP4892368B2 (ja) | 2012-03-07 |
Family
ID=39753140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007026992A Expired - Fee Related JP4892368B2 (ja) | 2007-02-06 | 2007-02-06 | 定電荷出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4892368B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6347320B2 (ja) * | 2014-03-13 | 2018-06-27 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器、移動体及び発振器の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5160135A (ja) * | 1974-10-23 | 1976-05-25 | Japan Broadcasting Corp | Itsuteidenkasoshutsukairo |
US4888589A (en) * | 1988-06-09 | 1989-12-19 | Precision Monolithics, Inc. | Digital-to-analog converter with diode control |
JPH0589265A (ja) * | 1991-09-30 | 1993-04-09 | Nec Kansai Ltd | 積分回路 |
FR2798791B1 (fr) * | 1999-09-17 | 2001-12-07 | Thomson Csf | Convertisseur numerique-analogique en courant |
JP2005039445A (ja) * | 2003-07-18 | 2005-02-10 | Toko Inc | チョッパ型電圧比較器 |
-
2007
- 2007-02-06 JP JP2007026992A patent/JP4892368B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008193498A (ja) | 2008-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7642828B2 (en) | Level conversion circuit with duty correction | |
US7889106B2 (en) | Current mirror circuit and digital-to-analog conversion circuit | |
TWI428725B (zh) | 差動參考電壓產生器 | |
US20090085788A1 (en) | Multi-input operational amplifier circuit, digital/analog converter using same, and driver for display device using same | |
KR20070092100A (ko) | 전류구동회로 | |
JP4892368B2 (ja) | 定電荷出力回路 | |
WO2018055666A9 (ja) | インターフェース回路 | |
JP2005136918A (ja) | 差動増幅回路 | |
JP2007028592A (ja) | 出力バッファ回路 | |
US7847591B2 (en) | Low jitter CMOS to CML converter | |
US20080290902A1 (en) | Level converter | |
JP2000323991A (ja) | 電圧発生回路及びd/a変換回路 | |
US20060071836A1 (en) | Digital to analog converter | |
TWI533611B (zh) | 電流限制準位調整電路 | |
JP4630782B2 (ja) | レベルシフト回路 | |
KR19980033303A (ko) | 레벨 시프트 회로 | |
US10886931B1 (en) | Circuitry for low input charge analog to digital conversion | |
US8232832B2 (en) | Voltage adder circuit and D/A converter circuit | |
KR100615708B1 (ko) | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 | |
JP4453605B2 (ja) | バッファ回路 | |
JP2008258966A (ja) | Vthシフト回路及びD/A変換器 | |
US7999598B1 (en) | High-voltage-tolerant linear scale-down circuit using low-voltage device | |
JP2010098563A (ja) | コンパレータ | |
JP2008125141A (ja) | D/a変換回路 | |
JP4855829B2 (ja) | レベルシフター |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111219 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4892368 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |