JP4892368B2

JP4892368B2 - 定電荷出力回路

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Publication number: JP4892368B2
Application number: JP2007026992A
Authority: JP
Inventors: 竜平根本; 努涌井
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Filing date: 2007-02-06
Publication date: 2012-03-07
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Description

本発明は、１個のクロック信号入力に対して所定の正確な量の電荷を出力する定電荷出力回路に関するものである。

図９に、従来のＤ／Ａ変換回路の一例を示す。入力端子ｉｎ１０〜ｉｎ１３に入力するデジタルデータは、４ビットである。このＤ／Ａ変換回路は、４個のインバータＩＮＶ１０〜ＩＮＶ１３と４個の抵抗Ｒ１０〜Ｒ１３からなり、出力端子ｏｕｔには負荷側のキャパシタ（図示せず）が接続される。

このＤ／Ａ変換回路は加算回路として機能し、４つの入力信号が“Ｌ”であれば出力端子ｏｕｔはＶＤＤに、１つの入力信号が“Ｈ”であれば3/4・ＶＤＤに、２つの入力信号が“Ｈ”であれば1/2・ＶＤＤに、３つの入力信号が“Ｈ”であれば1/4・ＶＤＤに、４つの入力信号が“Ｈ”であればＧＮＤに、ぞれぞれレベルが決まる。抵抗Ｒ１０〜Ｒ１３と負荷キャパシタ（図示せず）によりフィルタが構成されるため、入力信号のデジタル値がアナログ値に変換される。このようなＤ／Ａ回路は、非特許文献１に記載されている。
菊池正典著、「やさしく分かる半導体」、株式会社日本実業出版社、２００１年５月２０日、１３９頁。

ところが、上記従来のＤ／Ａ変換回路では、連続した論理データのタイミングずれによりグリッチが発生してエラーが発生する。また、クロックジッタによってタイミング毎に積分される時間が異なると、論理値と異なる出力電圧値となり、エラー分が発生するという問題があった。

図１０はグリッチによるエラー発生の説明図である。各インバータＩＮＶ１０〜ＩＮＶ１３の出力電圧ｏｕｔ１０〜ｏｕｔ１３が図示の通りである場合は、合成した出力電圧Ｖｏは、理想的には(a)に示すように1/2・ＶＤＤとなるべきであるが、現実では各データのタイミングずれによりグリッチが生じ、(b)に示すように、ノイズ成分が含まれてしまい、エラーが発生する。

図１１はクロックジッタによるエラー発生の説明図である。理想的には(a)に示すように積分電圧が変化すべきであるが、現実ではジッタによるデータ幅の時間差の分だけ出力電圧Ｖｏに差分が生じ、(b)に示すように、エラーが積分電圧に現れる。

本発明の目的は、１個のクロック信号入力に対して所定の正確な量の電荷を出力させるようにして、グリッチやクロックジッタによるエラーが発生しないようにした定電荷出力回路を提供することである。

請求項１に係る発明の定電荷出力回路は、ソース又はエミッタが第１の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続されたカレントミラー回路と、該カレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと第２の電源との間に直列接続された第１のスイッチおよびキャパシタと、該キャパシタに並列接続された第２のスイッチと、前記第１のスイッチをＯＦＦし前記第２のスイッチをＯＮした状態から、前記第１のスイッチをＯＮすると共に前記第２のスイッチをＯＦＦし、又は前記第２のスイッチをＯＦＦした後に第１のスイッチをＯＮする制御回路と、を備えたことを特徴とする。
請求項２に係る発明は、請求項１に記載の定電荷出力回路において、前記制御回路は、前記第１のスイッチがＯＮし且つ第２のスイッチがＯＦＦしている期間が、前記キャパシタの両端の電圧が前記第１の電源と前記第２の電源の間の電位差から前記基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御することを特徴とする。
請求項３に係る発明の定電荷出力回路は、ソース又はエミッタが第１の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続された第１のカレントミラー回路と、ソース又はエミッタが第２の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが前記出力端子に接続された第２のカレントミラー回路と、前記第１のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと前記第２のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタとの間に直列接続された第１および第３のスイッチと、第４のスイッチが前記第１の電源側、第５のスイッチが前記第２の電源側となるように、前記第１の電源と前記第２の電源の間に直列接続された第４および第５のスイッチと、前記第１および第３のスイッチの共通接続点と前記第４および第５のスイッチの共通接続点との間に接続されたキャパシタと、該キャパシタに並列接続された第２のスイッチと、前記第１、第３、第４、第５のスイッチをＯＦＦし前記第２のスイッチをＯＮした状態から、前記第１および第５のスイッチをＯＮすると共に前記第２のスイッチをＯＦＦし、あるいは前記第２のスイッチをＯＦＦした後に第１および第５のスイッチをＯＮし、又は、前記第１、第３、第４、第５のスイッチをＯＦＦし前記第２のスイッチをＯＮした状態から、前記第３および第４のスイッチをＯＮすると共に前記第２のスイッチをＯＦＦし、あるいは前記第２のスイッチをＯＦＦした後に第３および第４のスイッチをＯＮする制御回路と、を備えたことを特徴とする。
請求項４にかかる発明は、請求項３に記載の定電荷出力回路において、前記制御回路は、前記第１および第５のスイッチがＯＮし且つ第２のスイッチがＯＦＦしている期間が、前記キャパシタの両端の電圧が前記第１の電源と前記第２の電源の間の電位差から前記第１のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御し、前記第３および第４のスイッチがＯＮし且つ第２のスイッチがＯＦＦしている期間が、前記キャパシタの両端の電圧が前記第１の電源と前記第２の電源の間の電位差から前記第２のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くするよう制御する、ことを特徴とする。
請求項５に係る発明は、請求項３又は４に記載の定電荷出力回路において、前記第１の電源と前記キャパシタとの間において、前記第４のスイッチに直列に、前記第１のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第１のダイオードを接続し、前記第２の電源と前記キャパシタとの間において、前記第５のスイッチに直列に、前記第２のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第２のダイオードを接続した、ことを特徴とする。
請求項６に係る発明は、請求項３、４又は５に記載の定電荷出力回路において、前記第１および第２のカレントミラー回路の前記出力側トランジスタをそれぞれ複数とし、該各複数の出力側トランジスタのドレイン又はコレクタを、前記制御回路によりＯＮ／ＯＦＦ制御される個々のスイッチを介して前記出力端子に接続した、ことを特徴とする。
請求項７に係る発明は、請求項３、４又は５に記載の定電荷出力回路において、前記第１のカレントミラー回路に前記出力側トランジスタと別の第２の出力側トランジスタを接続し、前記第２のカレントミラー回路に前記出力側トランジスタと別の第３の出力側トランジスタを接続し、前記第１のカレントミラー回路と前記第１のスイッチとの間に、前記第１のカレントミラー回路と縦続接続される第３のカレントミラー回路を設け、前記第２のカレントミラー回路と前記第３のスイッチとの間に、前記第２のカレントミラー回路と縦続接続される第４のカレントミラー回路を設け、前記第１のカレントミラー回路の前記第２の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第１のトランスミッションゲートを接続し、前記第２のカレントミラー回路の前記第３の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第２のトランスミッションゲートを接続し、前記第３のカレントミラー回路のゲート又はベースと前記第１の電源との間に、前記第１のトランスミッションゲートのＯＮ／ＯＦＦを制御する第１および第２のＣＭＯＳインバータを接続して、該第１および第２のＣＭＯＳインバータを前記制御回路により制御し、前記第４のカレントミラー回路のゲート又はベースと前記第２の電源との間に、前記第２のトランスミッションゲートのＯＮ／ＯＦＦを制御する第３および第４のＣＭＯＳインバータを接続して、該第３および第４のＣＭＯＳインバータを前記制御回路により制御する、ことを特徴とする。

請求項１に係る発明によれば、請求項２に係る発明のように制御回路を制御することで、１クロック信号当りの出力電荷量を一定値とすることができ、１クロック信号に対して正確な量の電荷を出力させるので、クロックジッタの影響を受け難くすることができる。
請求項３に係る発明によれば、出力電荷の極性を切り替えることができ、このとき共通のキャパシタを使用するので、請求項４に係る発明のように制御回路を制御することで、吐出電荷量と吸込み電荷量を同一とすることができる。
請求項５に係る発明によれば、いずれの極性の出力電荷であっても、トランジスタの極性によった誤差が発生することを防止することができる。
請求項６に係る発明によれば、複数の出力電荷を加算又は減算するとき、第１又は第２のカレントミラー回路の複数の出力側トランジスタの内の所定数が選択されてから、第１又は第２のカレントミラー回路の基準側トランジスタに電流が流れることにより、前記選択された出力側トランジスタより同時に電荷が出力されるので、多ビットにより制御する際のグリッチの発生を回避できる。
請求項７に係る発明によれば、第１乃至第４のカレントミラー回路を精度高く動作させることが可能となる。

＜第１の実施例＞
図１は本発明の第１の実施例の定電荷出力回路の構成を示す回路図である。Ｍ１，Ｍ２はカレントミラーミラー比がＡのカレントミラー回路を構成するＰＭＯＳトランジスタであり、その基準側トランジスタＭ１のドレインとＧＮＤとの間にスイッチＳＷ１とキャパシタＣ１が直列接続され、そのキャパシタＣ１には並列にスイッチＳＷ２が接続されている。そして、これらスイッチＳＷ１，ＳＷ２は、入力するクロック信号ｃｌｏｃｋに応じて、制御回路１０により、そのＯＮ／ＯＦＦが制御される。

本実施例では、クロック信号ｃｌｏｃｋが“Ｌ”のとき、まず、スイッチＳＷ２がＯＮ、スイッチＳＷ１がＯＦＦになり、キャパシタＣ１の両端を同電位にしてその電荷を消滅させる。次に、クロック信号ｃｌｏｃｋが“Ｈ”になると、スイッチＳＷ２がＯＦＦになり、その後（又は同時）にスイッチＳＷ１がＯＮになって、トランジスタＭ１に流れるドレイン電流がキャパシタＣ１に充電される。この後に、キャパシタＣ１の両端の電圧が、ＶＤＤよりもトランジスタＭ１の閾値電圧Ｖｔｈだけ低い電圧にまで達すると、そのキャパシタＣ１への充電が終了する。この間、トランジスタＭ２を通して出力信号ｏｕｔとして出力する電荷の合計は、キャパシタＣ１に充電された電荷量のカレントミラー比Ａに等しくなる。

したがって、スイッチＳＷ２がＯＦＦし、スイッチＳＷ１がＯＮしている期間をＴａとし、キャパシタＣ１の両端の電圧がＧＮＤからＶＤＤよりもトランジスタＭ１の閾値電圧Ｖｔｈだけ低い電圧にまで達する時間をＴｂとすると、Ｔａ≧Ｔｂが確保されている限り、トランジスタＭ２から出力される電荷量は正確な一定値となる。

以上から、クロック信号ｃｌｏｃｋの“Ｈ”の期間にバラツキがあっても、その期間が上記した期間Ｔｂよりも長い限り、その“Ｈ”の期間の影響は受けない。つまり、この条件下では、クロックジッタの影響を受けることなく、クロック信号ｃｌｏｃｋが“Ｈ”になるごとに、正確な一定量の電荷を出力する。

したがって、例えば、ＰＷＭ信号のパルス幅（クロック信号ｃｌｏｃｋの周期の整数倍）に応じて、前段の回路（図示せず）によって、クロック信号ｃｌｏｃｋの制御回路１０への入力をＯＮ／ＯＦＦすれば、トランジスタＭ２から出力する電荷量の合計が、ＰＷＭ信号のパルス幅に正確に応じた電荷量となり、その負荷をキャパシタとすれば、ＰＷＭ信号のパルス幅に応じた積分電圧を得ることができる。

図２は第１の実施例の変形例の定電荷出力回路の構成を示す回路図である。これは、カレントミラー比がＡのカレントミラー回路としてＮＭＯＳトランジスタＭＮ３，ＭＮ４を使用し、トランジスタＭ３のドレインとＶＤＤの電源ラインとの間にキャパシタＣ１とスイッチＳＷ３を直列接続したものである。

ここでは、クロック信号ｃｌｏｃｋに応じて、スイッチＳＷ２，ＳＷ３のＯＮ／ＯＦＦを制御する。本実施例では、クロック信号ｃｌｏｃｋが“Ｌ”のとき、まず、スイッチＳＷ２がＯＮ、スイッチＳＷ３がＯＦＦになり、キャパシタＣ１の両端を同電位にしてその電荷を消滅させる。次に、クロック信号ｃｌｏｃｋが“Ｈ”になると、スイッチＳＷ２がＯＦＦになり、その後（又は同時）にスイッチＳＷ３がＯＮになって、トランジスタＭ３に流れるドレイン電流がキャパシタＣ１に充電される。この変形例は、出力信号が図１の回路の吐出電流に対して、吸込電流となる点が異なるが、他は同じである。

なお、以上の図１，図２の動作は、クロック信号ｃｌｏｃｋの“Ｈ”と“Ｌ”で逆の動作が行われるようにしてもよい。つまり、“Ｌ”の期間にキャパシタＣ１が充電されるようにしてもよい。

＜第２の実施例＞
図３は本発明の第２の実施例の定電荷出力回路の構成を示す回路図である。これは、図１の定電荷出力回路と図２の定電荷出力回路とを組み合わせて、両極性の出力信号を得ることができるようにしたものである。キャパシタＣ１は共通である。トランジスタＭ１，Ｍ２は請求項の第１のカレントミラー回路、トランジスタＭ３，Ｍ４は請求項の第２のカレントミラー回路に相当する。

トランジスタＭ２から出力電流を取り出すときは、スイッチＳＷ１，ＳＷ２，ＳＷ５のＯＮ／ＯＦＦを制御し、スイッチＳＷ３，ＳＷ４をＯＦＦのままとする。また、トランジスタＭ４から出力電流を取り出すときは、スイッチＳＷ２，ＳＷ３，ＳＷ４のＯＮ／ＯＦＦを制御し、スイッチＳＷ１，ＳＷ５をＯＦＦのままとする。トランジスタＭ２から吐出電流を取り出すか、トランジスタＭ４から吸込電流を取り出すかは、極性信号ｐｕｓｈ／ｐｕｌｌに応じて制御回路１２によって制御する。

図４に図３の回路の動作の波形図を示した。本実施例では、キャパシタＣ１が共通であるので、吐出信号ｐｕｓｈ＿ｏｕｔと、吸込信号ｐｕｌｌ＿ｏｕｔの両者で、電荷量が等しくなる。本実施例では、極性信号ｐｕｓｈ／ｐｕｌｌを１ビットの入力デジタル信号とすれば、クロック信号ｃｌｏｃｋに同期して、入力信号ｐｕｓｈ／ｐｕｌｌが“Ｌ”のとき、吸込信号ｐｕｌｌ＿ｏｕｔが出力し、“Ｈ”のとき吐出信号ｐｕｓｈ＿ｏｕｔが出力する。

したがって、吸込信号ｐｕｌｌ＿ｏｕｔと、吐出信号ｐｕｓｈ＿ｏｕｔを共通の負荷に供給し、極性信号ｐｕｓｈ／ｐｕｌｌとして入力される信号をＰＷＭ信号とすれば、そのＰＷＭ信号の“Ｌ”期間がクロック信号ｃｌｏｃｋの２個分であるとすると、吸込信号ｐｕｌｌ＿ｏｕｔが２回続けて出力し、出力電圧が２段だけ低下する。また、そのＰＷＭ信号の“Ｈ”期間がクロック信号ｃｌｏｃｋの３個分であるとすると、吐出信号ｐｕｓｈ＿ｏｕｔが３回続けて出力し、出力電圧が３段だけ上昇する。

＜第３の実施例＞
図５は本発明の第３の実施例の定電荷出力回路の構成を示す回路図である。ここでは、図３におけるスイッチＳＷ４とＶＤＤの電源ラインとの間にダイオード接続のＰＭＯＳトランジスタＭ５を接続し、スイッチＳＷ５とＧＮＤの接地ラインとの間にダイオード接続のＮＭＯＳトランジスタＭ６を接続し、トランジスタＭ２，Ｍ４のドレインを出力信号ｏｕｔを取り出す端子に共通接続したものである。

前記した図３の回路では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧が異なる場合、吐出電荷量と吸込電荷量に差分が生じる。これに対し、図５の回路では、キャパシタＣ１への充電時に、その両端に印加する電圧が電荷吐出時と電荷吸込時で同一となるので、吐出電荷量と吸込電荷量を同一にすることができる。このように、本実施例では、相補トランジスタを使用するにも拘わらず、トランジスタの特性の差が出力電荷に及ぼす影響がなくなる。動作は図３と全く同じである。

＜第４の実施例＞
図６は本発明の第４の実施例の定電荷出力回路の構成を示す回路図である。ここでは、図５の回路に対して、トランジスタＭ１とカレントミラー回路を構成する出力側トランジスタＭ７、およびトランジスタＭ３とカレントミラー回路を構成する出力側トランジスタＭ８を追加し、またスイッチＳＷ６〜ＳＷ９を追加したものである。そして、倍率信号ａｍｐの値に応じて制御回路１３によりスイッチＳＷ６〜ＳＷ９を制御し、出力信号ｏｕｔの電荷量と極性を切り替え可能とすることにより、マルチビットの変換を実現可能としたものである。

本実施例では、図７に示すように、倍率信号ａｍｐに応じて、スイッチＳＷ６〜ＳＷ９を所定の状態に切り替えておく。例えば、トランジスタＭ１，Ｍ２，Ｍ７，Ｍ４，Ｍ３，Ｍ８のミラー比がいずれもＡであるとすると、スイッチＳＷ６をＯＮ、ＳＷ８をＯＦＦにしておけば、吐出電流はキャパシタＣ１への充電電荷量のＡ倍であり、スイッチＳＷ６とＳＷ８をＯＮにしておけば、２Ａ倍となる。また、スイッチＳＷ７をＯＮ、ＳＷ９をＯＦＦにしておけば、吸込電流はキャパシタＣ１への充電電荷量のＡ倍であり、スイッチＳＷ７とＳＷ９をＯＮにしておけば、２Ａ倍となる。

このため、倍率信号ａｍｐを１ビットデータとし、極性信号ｐｕｓｈ／ｐｕｌｌを別の１ビットデータとすれば、この２ビットデータによって、キャパシタＣ１に充電される電荷量に対して、＋Ａ倍、＋２Ａ倍、−Ａ倍、−２Ａ倍の４種類の電荷量を選択的に出力させることができるので、２ビットの入力データをＤ／Ａ変換できる。このとき、キャパシタＣ１への電荷充電の開始点は共通であり、終了点も共通であるので、従来例で発生していた各ビットのデータの信号経路の時間差によって発生するグリッチの影響をなくすことができる。

＜第５の実施例＞
図８は第５の実施例の定電荷出力回路の構成を示す回路図である。ここでは、制御回路１４はインバータＩＮＶ１〜ＩＮＶ８、ナンド回路ＮＡＮＤ１，ＮＡＮＤ２、ノア回路ＮＯＲ１から構成されている。Ｍ１１〜Ｍ１３，Ｍ１９〜Ｍ２１，Ｍ２５，Ｍ２６，Ｍ２９，Ｍ３１，Ｍ３５，Ｍ３７，Ｍ３８，Ｍ３９，Ｍ４１，Ｍ４３，Ｍ４５，Ｍ４９，Ｍ５１〜Ｍ５３，Ｍ５５はＰＭＯＳトランジスタであり、他のトランジスタはＮＭＯＳトランジスタである。

図６の回路との対比では、トランジスタＭ１１，Ｍ１２はトランジスタＭ５に相当し、トランジスタＭ１３はスイッチＳＷ４に相当し、トランジスタＭ１４はスイッチＳＷ５に相当し、トランジスタＭ１５，Ｍ１６はトランジスタＭ６に相当し、トランスミッションゲートを構成するトランジスタＭ１７，Ｍ１８はスイッチＳＷ２に相当し、トランジスタＭ１９はトランジスタＭ１に相当し、トランジスタＭ２１はスイッチＳＷ１に相当し、トランジスタＭ２２はスイッチＳＷ３に相当し、トランジスタＭ２４はトランジスタＭ３に相当し、トランジスタＭ２５はトランジスタＭ２に相当し、トランジスタＭ２８はトランジスタＭ４に相当し、トランジスタＭ３５はトランジスタＭ７に相当し、トランジスタＭ３６はトランジスタＭ８に相当する。

また、トランジスタＭ１９，Ｍ２５，Ｍ３５，Ｍ４９は第１のカレントミラー回路を構成し、トランジスタＭ２４，Ｍ２８，Ｍ３６，Ｍ５０は第２のカレントミラー回路を構成し、トランジスタＭ２０，Ｍ２６は第３のカレントミラー回路を構成し、トランジスタＭ２３，Ｍ２７は第４のカレントミラー回路を構成する。なお、トランジスタＭ１９，Ｍ２５，Ｍ３５，Ｍ４９はＷ／Ｌ比が互いに同じであり、トランジスタＭ２０，Ｍ２６もＷ／Ｌ比が互いに同じであり、トランジスタＭ２４，Ｍ２８，Ｍ３６，Ｍ５０もＷ／Ｌ比が互いに同じであり、トランジスタＭ２３，Ｍ２７もＷ／Ｌ比が互いに同じである。つまり、各カレントミラー回路のカレントミラー比Ａはそれぞれ１である。

また、トランジスタＭ２９とＭ３０、Ｍ３９とＭ４０、Ｍ４３とＭ４４、Ｍ５３とＭ５４、Ｍ３１とＭ３２、Ｍ４１とＭ４２、Ｍ４５とＭ４６、Ｍ５５とＭ５６は、それぞれインバータを構成する。また、トランジスタＭ３３とＭ３７、Ｍ４７とＭ５１、Ｍ３４とＭ３８、Ｍ４８とＭ５２は、それぞれトランスミッションゲートを構成する。

さて、本実施例では、極性信号ｐｕｓｈ／ｐｕｌｌ１、倍率信号ａｍｐ１、倍率信号ａｍｐ２を、それぞれ１ビットのデータ信号とすることで、クロック信号ｃｌｏｃｋに同期して、３ビットの入力データをＤ／Ａ変換することができる。

クロック信号ｃｌｏｃｋが“Ｌ”のときは、トランジスタＭ１７，Ｍ１８がＯＮとなってキャパシタＣ１の両端電位が等しくなり、“Ｈ”のときは、トランジスタＭ１７，Ｍ１８がＯＦＦとなってキャパシタＣ１が充電可能となる。

極性信号ｐｕｓｈ／ｐｕｌｌが“Ｌ”のときは、トランジスタＭ１３、Ｍ２２がＯＮ、トランジスタＭ１４，Ｍ２１がＯＦＦとなり、“Ｈ”のときは、トランジスタＭ１３、Ｍ２２がＯＦＦ、トランジスタＭ１４，Ｍ２１がＯＮとなる。

倍率信号ａｍｐ１が“Ｌ”のときは、トランジスタＭ３３，３７からなるトランスミッションゲートと、トランジスタＭ３４，Ｍ３８からなるトランスミッションゲートがＯＮとなり、“Ｈ”のときはＯＦＦとなる。つまり、倍率信号ａｍｐ１が“Ｌ”のときは、トランジスタ２６又はＭ２７のドレイン電流に対して、トランジスタＭ３５又はＭ３６のドレイン電流が加算され、“Ｈ”のときは加算されない。

また、トランジスタａｍｐ２が“Ｌ”のときは、トランジスタＭ４７，５１からなるトランスミッションゲートと、トランジスタＭ４８，Ｍ５２からなるトランスミッションゲートがＯＮとなり、“Ｈ”のときはＯＦＦとなる。つまり、倍率信号ａｍｐ２が“Ｌ”のときは、トランジスタＭ２６又はＭ２７のドレイン電流に対して、トランジスタＭ４９又はＭ５０のドレイン電流が加算され、“Ｈ”のときは加算されない。

したがって、例えば、極性信号ｐｕｓｈ／ｐｕｌｌが“Ｈ”、倍率信号ａｍｐ１が“Ｌ”、倍率信号ａｍｐ２が“Ｈ”のときは、キャパシタＣ１に充電される電荷の２倍の電荷が出力信号ｏｕｔとして吐き出される。以下、このときの動作を説明する。

クロック信号ｃｌｏｃｋが“Ｌ”の時にトランスミッションゲートとして動作するトランジスタＭ１７，Ｍ１８がＯＮとなり、キャパシタＣ１の両端電位を等しくし、トランスミッションゲートとして動作するトランジスタＭ３３とＭ３７，Ｍ３４とＭ３８がＯＮし、トランジスタＭ４７とＭ５１、Ｍ４８とＭ５２がＯＦＦとなり、トランジスタＭ４９とＭ５０のカレントミラー出力は停止し、トランジスタＭ１３，Ｍ２２はＯＦＦに固定される。

次に、クロック信号ｃｌｏｃｋが“Ｈ”になったときに、まずトランジスタＭ１７，Ｍ１８がＯＦＦとなり、その後にトランジスタＭ１４，Ｍ２１がオンし、トランジスタＭ１４のドレインはＧＮＤからトランジスタＭ１５とＭ１６の合計ゲート・ソース間電圧分だけ高い電位に、またトランジスタＭ２１のドレインはＶＤＤよりトランジスタＭ１９とＭ２０の合計ゲート・ソース間電圧分だけ低い電位になって、キャパシタＣ１を充電する。

それと同時に、トランジスタＭ４７，Ｍ５１がＯＦＦしているために電流を流せないトランジスタＭ４９以外の、トランジスタＭ１９からカレントミラーされるトランジスタＭ２５，Ｍ３５にもキャパシタＣ１を充電する電流が流れる。このとき、トランジスタＭ１９，Ｍ２５，Ｍ３５のＷ／Ｌ比が等しいので、出力信号ｏｕｔとしては、キャパシタＣ１を充電するトランジスタＭ１９の電流の２倍で電流が出力され、結果として、キャパシタＣ１に蓄えられる電荷の２倍の電荷が出力される。

以上は、キャパシタＣ１に充電される電荷量の２倍の電荷量が出力信号ｏｕｔとして吐き出される場合であるが、１倍の電荷量を吐き出す場合は、倍率信号ａｍｐ１，ａｍｐ２の両者に“Ｈ”を与えて、トランジスタＭ２６のみから電荷が吐き出されるようにする。また、３倍の電荷量を吐き出す場合は、倍率信号ａｍｐ１，ａｍｐ２の両者に“Ｌ”を与えて、トランジスタＭ２６，Ｍ３５，Ｍ４９から吐き出されるようにする。

また、キャパシタＣ１に充電される電荷量の１倍の電荷量が出力信号ｏｕｔとして吸い込まれるようにするには、極性信号ｐｕｓｈ／ｐｕｌｌに減算となる“Ｌ”を与えておく。そして、倍率入力信号ａｍｐ１，ａｍｐ２の両者に“Ｈ”を与えて、トランジスタＭ２７のみから電荷が吸い込まれるようにする。また、２倍の電荷量を吸い込む場合は、倍率信号ａｍｐ１に“Ｌ”を、ａｍｐ２に“Ｈ”を、あるいは倍率信号ａｍｐ１に“Ｈ”を、ａｍｐ２に“Ｌ”を与えて、トランジスタＭ２７とＭ３６から、あるいはトランジスタＭ２７とＭ５０から吸い込まれるようにする。さらに、３倍の電荷量を吸い込む場合は、倍率入力信号ａｍｐ１，ａｍｐ２の両者に“Ｌ”を与えて、トランジスタＭ２７，Ｍ３６，Ｍ５０から吸い込まれるようにする。

本実施形態では、１つの基準となるキャパシタＣ１を共通に使用し、カレントミラー回路の極性や倍率を切り替えて使用しているので、素子のばらつきの影響を受けにくい。

また、出力の倍率を切り替える倍率信号ａｍｐｌ，ａｍｐ２を“Ｌ”として倍率を上げる場合に、スイッチとして動作するトランジスタＭ３３と３７、Ｍ４７とＭ５１のゲートにトランジスタＭ２０のゲート電圧が印加し、トランジスタＭ３４とＭ３８、Ｍ４８とＭ５２のゲートにトランジスタＭ２３のゲート電圧が加わるようになっているので、電流がミラーされるトランジスタＭ３５とＭ４９のドレイン電圧が、基準となるトランジスタＭ１９のドレイン電圧と等しくなり、電流がミラーされるトランジスタＭ３６とＭ５０のドレイン電圧が、基準となるトランジスタＭ２４のドレイン電圧と等しくなり、カレントミラーの動作精度が高くなる。

さらに、倍率切替にトランスミッションゲート（Ｍ３３とＭ３７、Ｍ４７とＭ５１、Ｍ３４とＭ３８、Ｍ４８とＭ５２）を用いることによってゲート・ドレイン間から漏れるスイッチ信号がキャンセルされる。

さらに、複数段のカレントミラー回路に合わせて、トランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６でバランスを取る（ＶＤＤとＧＮＤ間に直列接続されるトランジスタの数を同数とする）構造になっているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性が異なっていても、加算時と減算時でキャパシタＣ１にかかる電圧が等しくなるため、加算と減算での出力電荷量が等しくなり、また、チャネル長変調効果の影響を防ぐことができる。本発明はＭＯＳトランジスタに代えてバイポーラトランジスタを使用することができ、この場合はアーリー効果の影響を防ぐことができる。

本発明の第１の実施例の定電荷出力回路である。第１の実施例の変形例の定電荷出力回路である。本発明の第２の実施例の定電荷出力回路である。図３の定電荷出力回路の動作波形図である。本発明の第３の実施例の定電荷出力回路である。本発明の第４の実施例の定電荷出力回路である。図６の定電荷出力回路の動作波形図である。本発明の第５の実施例の定電荷出力回路である。従来のＤ／Ａ変換回路の構成を示す回路図である。図９のＤ／Ａ変換回路のグリッチの影響を示す波形図である。図９のＤ／Ａ変換回路のクロックジッタの影響を示す波形図である。

符号の説明

１０〜１４：制御回路

Claims

ソース又はエミッタが第１の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続されたカレントミラー回路と、
該カレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと第２の電源との間に直列接続された第１のスイッチおよびキャパシタと、
該キャパシタに並列接続された第２のスイッチと、
前記第１のスイッチをＯＦＦし前記第２のスイッチをＯＮした状態から、前記第１のスイッチをＯＮすると共に前記第２のスイッチをＯＦＦし、又は前記第２のスイッチをＯＦＦした後に第１のスイッチをＯＮする制御回路と、
を備えたことを特徴とする定電荷出力回路。
請求項１に記載の定電荷出力回路において、前記制御回路は、
前記第１のスイッチがＯＮし且つ第２のスイッチがＯＦＦしている期間が、前記キャパシタの両端の電圧が前記第１の電源と前記第２の電源の間の電位差から前記基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御することを特徴とする定電荷出力回路。
ソース又はエミッタが第１の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが出力端子に接続された第１のカレントミラー回路と、
ソース又はエミッタが第２の電源に接続された基準側トランジスタと出力側トランジスタからなり該出力側トランジスタのドレイン又はコレクタが前記出力端子に接続された第２のカレントミラー回路と、
前記第１のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタと前記第２のカレントミラー回路の前記基準側トランジスタのドレイン又はコレクタとの間に直列接続された第１および第３のスイッチと、
第４のスイッチが前記第１の電源側、第５のスイッチが前記第２の電源側となるように、前記第１の電源と前記第２の電源の間に直列接続された第４および第５のスイッチと、
前記第１および第３のスイッチの共通接続点と前記第４および第５のスイッチの共通接続点との間に接続されたキャパシタと、
該キャパシタに並列接続された第２のスイッチと、
前記第１、第３、第４、第５のスイッチをＯＦＦし前記第２のスイッチをＯＮした状態から、前記第１および第５のスイッチをＯＮすると共に前記第２のスイッチをＯＦＦし、あるいは前記第２のスイッチをＯＦＦした後に第１および第５のスイッチをＯＮし、又は、前記第１、第３、第４、第５のスイッチをＯＦＦし前記第２のスイッチをＯＮした状態から、前記第３および第４のスイッチをＯＮすると共に前記第２のスイッチをＯＦＦし、あるいは前記第２のスイッチをＯＦＦした後に第３および第４のスイッチをＯＮする制御回路と、
を備えたことを特徴とする定電荷出力回路。
請求項３に記載の定電荷出力回路において、前記制御回路は、
前記第１および第５のスイッチがＯＮし且つ第２のスイッチがＯＦＦしている期間が、前記キャパシタの両端の電圧が前記第１の電源と前記第２の電源の間の電位差から前記第１のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くなるよう制御し、
前記第３および第４のスイッチがＯＮし且つ第２のスイッチがＯＦＦしている期間が、前記キャパシタの両端の電圧が前記第１の電源と前記第２の電源の間の電位差から前記第２のカレントミラー回路の基準側トランジスタの閾値電圧を差し引いた電圧に充電されるまでの時間よりも長くするよう制御する、
ことを特徴とする定電荷出力回路。
請求項３又は４に記載の定電荷出力回路において、
前記第１の電源と前記キャパシタとの間において、前記第４のスイッチに直列に、前記第１のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第１のダイオードを接続し、
前記第２の電源と前記キャパシタとの間において、前記第５のスイッチに直列に、前記第２のカレントミラー回路を構成するトランジスタと同極性のトランジスタからなる第２のダイオードを接続した、
ことを特徴とする定電荷出力回路。
請求項３、４又は５に記載の定電荷出力回路において、
前記第１および第２のカレントミラー回路の前記出力側トランジスタをそれぞれ複数とし、該各複数の出力側トランジスタのドレイン又はコレクタを、前記制御回路によりＯＮ／ＯＦＦ制御される個々のスイッチを介して前記出力端子に接続した、
ことを特徴とする定電荷出力回路。
請求項３、４又は５に記載の定電荷出力回路において、
前記第１のカレントミラー回路に前記出力側トランジスタと別の第２の出力側トランジスタを接続し、
前記第２のカレントミラー回路に前記出力側トランジスタと別の第３の出力側トランジスタを接続し、
前記第１のカレントミラー回路と前記第１のスイッチとの間に、前記第１のカレントミラー回路と縦続接続される第３のカレントミラー回路を設け、
前記第２のカレントミラー回路と前記第３のスイッチとの間に、前記第２のカレントミラー回路と縦続接続される第４のカレントミラー回路を設け、
前記第１のカレントミラー回路の前記第２の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第１のトランスミッションゲートを接続し、
前記第２のカレントミラー回路の前記第３の出力側トランジスタのドレイン又はコレクタと前記出力端子との間に第２のトランスミッションゲートを接続し、
前記第３のカレントミラー回路のゲート又はベースと前記第１の電源との間に、前記第１のトランスミッションゲートのＯＮ／ＯＦＦを制御する第１および第２のＣＭＯＳインバータを接続して、該第１および第２のＣＭＯＳインバータを前記制御回路により制御し、
前記第４のカレントミラー回路のゲート又はベースと前記第２の電源との間に、前記第２のトランスミッションゲートのＯＮ／ＯＦＦを制御する第３および第４のＣＭＯＳインバータを接続して、該第３および第４のＣＭＯＳインバータを前記制御回路により制御する、
ことを特徴とする定電荷出力回路。