JP4453605B2 - バッファ回路 - Google Patents

Description

本発明は、第１端子への入力電圧に応じた電圧を第２端子から出力するバッファ回路に関する。

オペアンプ（差動増幅回路でも同様）は、入力電圧が同相入力電圧範囲を超えると正常に動作することができない。例えば、オペアンプの差動入力トランジスタにＮチャネル型ＭＯＳトランジスタを用いた場合、０Ｖから差動入力トランジスタのしきい値電圧ＶthNまでの入力電圧範囲において入出力特性が非線形となる。同様に、差動入力トランジスタにＰチャネル型ＭＯＳトランジスタを用いた場合、電源電圧から差動入力トランジスタのしきい値電圧ＶthPまでの入力電圧範囲において入出力特性が非線形となる。広い入力電圧範囲において正常に動作させるためには、ＮＭＯＳ差動対とＰＭＯＳ差動対とを組み合わせる必要があり、回路が複雑化してレイアウト面積も増大する。

入出力特性のリニアリティを改善するため、特許文献１に記載されたボルテージフォロア回路は、差動増幅回路とバッファ回路を備え、さらに差動増幅回路の非反転入力端子と反転入力端子の前段にそれぞれレベルシフト回路を備えている。これにより、入力信号および出力信号の各レベルが一定電圧だけシフトされて差動増幅回路に与えられ、ボルテージフォロア回路の入出力特性中、線形部分の領域に入力信号のダイナミックレンジを確保することができる。
特開平７−１１５３３４号公報

一般に、オペアンプ（差動増幅回路）の入力バイアス電圧が変化すると、オペアンプの特性例えばゲインやスルーレートも変化する。このため、ゲインやスルーレートが大きく且つ安定した状態となるように、オペアンプに最適なバイアス電圧を与えて、そのバイアス電圧の下で動作させることが好ましい。しかしながら、上記特許文献１に記載されたボルテージフォロア回路は、入力電圧を一定電圧だけレベルシフトして差動増幅回路に与えるようになっているので、入力電圧が変化するとそれに応じて差動増幅回路の入力電圧も変化してしまい、オペアンプの入力バイアス電圧を一定化することはできなかった。

本発明は上記事情に鑑みてなされたもので、その目的は、入力電圧が変化してもオペアンプ（差動増幅回路）の入力バイアス電圧を一定に保ち得るバッファ回路を提供することにある。

請求項１に記載した手段によれば、バッファ回路は、第１端子への入力電圧に応じた電圧を第２端子から出力する。その動作は、まず電荷設定動作状態において、所定のバイアス電圧と第１端子への入力電圧との差電圧に応じた電荷を第１コンデンサと第２コンデンサに蓄積する。そして、バッファ動作状態において、その蓄積した電荷を保持したまま第１コンデンサを第１端子とオペアンプの非反転入力端子との間に接続し、同様に蓄積した電荷を保持したまま第２コンデンサをオペアンプの反転入力端子と出力端子との間に接続する。これら電荷設定動作状態とバッファ動作状態における接続状態の切り換えは、切換回路が行う。

この動作によれば、バッファ動作状態において、オペアンプの非反転入力端子と反転入力端子には、その時の第１端子への入力電圧を上記差電圧だけレベルシフトした電圧が印加される。このオペアンプの入力電圧は、バッファ動作状態における第１端子の電圧とその直前の電荷設定動作状態における第１端子の電圧とが等しい場合には、上記所定のバイアス電圧に等しくなる。一方、バッファ動作状態における第１端子の電圧がその直前の電荷設定動作状態における第１端子の電圧から変化した場合には、その変化した電圧だけ上記所定のバイアス電圧からずれる。

そこで、バイアス電圧のずれが問題となる場合には、再びバッファ動作状態から電荷設定動作状態に移行して、その時の第１端子への入力電圧に基づいて第１コンデンサと第２コンデンサに電荷を再設定する。この動作を繰り返すことにより、第１端子への入力電圧が大きく変化してもオペアンプの入力電圧を所定のバイアス電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。

請求項２に記載した手段によれば、電荷設定動作状態において、第１端子とオペアンプの非反転入力端子、第１端子と反転入力端子との間にそれぞれ第１コンデンサ、第２コンデンサが接続される。オペアンプの非反転入力端子には所定のバイアス電圧が与えられ、さらにオペアンプはボルテージフォロアとして動作するので、オペアンプの反転入力端子の電圧は、所定のバイアス電圧にオペアンプのオフセット電圧を加えた電圧に等しくなる。その結果、第１コンデンサと第２コンデンサに、所定のバイアス電圧と第１端子の電圧との差電圧に応じた電荷およびオペアンプのオフセット電圧に応じた電荷が蓄積される。

一方、バッファ動作状態においては、バイアス電圧生成回路がオペアンプから切り離され、第１端子とオペアンプの非反転入力端子との間に上記電荷を保持した第１コンデンサが接続され、オペアンプの反転入力端子と出力端子との間に上記電荷を保持した第２コンデンサが接続される。本手段によれば、バッファ動作状態においてオペアンプのオフセット電圧を打ち消すことができる。

請求項３、４に記載した手段によれば、請求項１、２に記載した手段と同様の作用とともに分圧回路による電圧可変作用が得られるので、１以外のゲインを持つバッファ回路が得られる。

請求項５に記載した手段によれば、電荷設定動作状態において、オペアンプをボルテージフォロアとして動作させるのに替えて、オペアンプの反転入力端子に対し直接バイアス電圧を印加する。本手段ではオペアンプのオフセット電圧を打ち消すことはできないが、上述したようにオペアンプの入力電圧を所定のバイアス電圧に保つことができる。

請求項６に記載した手段によれば、バッファ回路は、反転入力端子と出力端子とが接続されたオペアンプを備え、第１端子への入力電圧に応じた電圧を第２端子から出力する。その動作は、まず電荷設定動作状態において、所定のバイアス電圧と第１端子への入力電圧との差電圧に応じた電荷を第１コンデンサと第２コンデンサに蓄積する。そして、バッファ動作状態において、その蓄積した電荷を保持したまま第１コンデンサを第１端子とオペアンプの非反転入力端子との間に接続し、同様にして蓄積した電荷を保持したまま第２コンデンサをオペアンプの出力端子と第２端子との間に接続する。これら電荷設定動作状態とバッファ動作状態における接続状態の切り換えは、切換回路が行う。

この動作によれば、バッファ動作状態において、オペアンプの非反転入力端子と反転入力端子には、その時の第１端子への入力電圧を上記差電圧だけレベルシフトした電圧が印加され、第２端子からはこの印加電圧を上記差電圧だけ逆方向にレベルシフトした電圧（つまり第１端子への入力電圧に等しい電圧）が出力される。本手段によっても、請求項１記載のバッファ回路と同様に、必要に応じて電荷設定動作状態に移行することによりオペアンプの入力電圧を所定のバイアス電圧に保つことができる。

請求項７に記載した手段によれば、電荷設定動作状態において、第１端子とオペアンプの非反転入力端子、第１端子とオペアンプの出力端子との間にそれぞれ第１コンデンサ、第２コンデンサが接続される。オペアンプの非反転入力端子には所定のバイアス電圧が与えられ、さらにオペアンプはボルテージフォロアとして動作するので、オペアンプの反転入力端子の電圧は、所定のバイアス電圧にオペアンプのオフセット電圧を加えた電圧に等しくなる。その結果、第１コンデンサと第２コンデンサに、所定のバイアス電圧と第１端子の電圧との差電圧に応じた電荷およびオペアンプのオフセット電圧に応じた電荷が蓄積される。

一方、バッファ動作状態においては、バイアス電圧生成回路が切り離され、第１端子とオペアンプの非反転入力端子との間に上記電荷を保持した第１コンデンサが接続され、オペアンプの出力端子と第２端子との間に上記電荷を保持した第２コンデンサが接続される。本手段によれば、バッファ動作状態においてオペアンプのオフセット電圧を打ち消すことができる。

請求項８に記載した手段によれば、オペアンプの非反転入力端子と反転入力端子に、オペアンプの同相入力電圧範囲の中央値にほぼ等しいバイアス電圧を与えるので、バッファ動作状態における第１端子の電圧がその直前の電荷設定動作状態における第１端子の電圧から変化した場合でも、オペアンプへの入力電圧が同相入力電圧範囲から外れにくくなり、電荷設定動作状態への移行回数を減らすことができる。

請求項９に記載した手段によれば、第１端子への入力電圧の変化幅が所定のしきい値以下の場合には、バッファ動作状態に先立って少なくとも１回電荷設定を行うことにより、その後のバッファ動作状態において、オペアンプへの入力電圧は所定のバイアス電圧に対し上記変化幅の範囲内でのみ変化する。従って、この変化幅の範囲内で、オペアンプが望ましいゲインおよびスルーレートを維持できるように上記しきい値を設定すれば、１回の電荷設定で比較的長期にわたりバッファ動作状態を継続することができる。

一方、第１端子への入力電圧の変化幅が上記しきい値よりも大きい場合には、バッファ動作状態において入力電圧の変化幅が上記しきい値を超える前に一旦電荷設定動作状態に移行することにより、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。なお、実際にはコンデンサの電荷はリーク電流により徐々に低減するので、リーク電流に応じて少なくとも所定時間ごとに（あるいは定期的に）コンデンサの電荷設定を行うことが好ましい。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図４を参照しながら説明する。
図１は、バッファ回路の構成を示している。このバッファ回路１は、例えばＡ／Ｄコンバータの入力側に設けられるもので、ＣＭＯＳプロセスを用いたＩＣとして構成されている。このバッファ回路１は、入力端子２（第１端子に相当）から入力した入力電圧Ｖinに等しい電圧を、出力端子３（第２端子に相当）から出力電圧Ｖoutとして出力するユニティゲインバッファである。

オペアンプ４は、電源電圧Ｖcc（例えば５Ｖ）により単電源動作するようになっている。入力端子２とオペアンプ４の非反転入力端子との間にはコンデンサＣ１（第１コンデンサに相当）が接続されており、入力端子２とオペアンプ４の反転入力端子との間には、スイッチ回路ＳＷ１とコンデンサＣ２（第２コンデンサに相当）とが直列に接続されている。オペアンプ４の非反転入力端子とグランドとの間には、スイッチ回路ＳＷ２とバイアス電圧生成回路５とが直列に接続されている。このバイアス電圧生成回路５は、オペアンプ４の同相入力電圧範囲の中央値に等しいバイアス電圧Ｖref（例えば２．５Ｖ）を生成するようになっている。

オペアンプ４の出力端子は、バッファ回路１の出力端子３に接続されており、オペアンプ４の反転入力端子と出力端子との間にはスイッチ回路ＳＷ３が接続されている。また、スイッチ回路ＳＷ１とコンデンサＣ２との接続ノードとオペアンプ４の出力端子との間にはスイッチ回路ＳＷ４が接続されている。スイッチ回路ＳＷ１〜ＳＷ４（第１〜第４スイッチ、切換回路に相当）は、アナログスイッチにより構成されている。

次に、本実施形態の作用について図２ないし図４を参照しながら説明する。
バッファ回路１は、電荷設定動作モードとバッファ動作モードの２つの動作モードを有している。図２（ａ）、（ｂ）は、それぞれ電荷設定動作モード、バッファ動作モードにおけるバッファ回路１の接続状態を示している。図中、コンデンサの記号で示すＣin1、Ｃin2は、それぞれオペアンプ４の非反転入力端子、反転入力端子の入力寄生容量を表しており、電圧源の記号で示すＶosは、オペアンプ４のオフセット電圧を表している。従って、図２ではｘ点、ｙ点がそれぞれオペアンプ４の非反転入力端子、反転入力端子となっている。また、図２（ａ）に示すように仮想ショートが成立している。以下、各動作モードについて説明する。

（１）電荷設定動作モード
この電荷設定動作モードは、オペアンプ４のバイアス点を設定するため、シフト電圧に応じた電荷とオペアンプ４のオフセット電圧Ｖosに応じた電荷とをコンデンサＣ１、Ｃ２に蓄積する動作モードである。図１に示すスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３はオン、スイッチ回路ＳＷ４はオフとなっており、オペアンプ４の非反転入力端子ｘにバイアス電圧Ｖrefが与えられている。オペアンプ４は、反転入力端子ｙと出力端子とが接続されてボルテージフォロアとして動作する。

バッファ回路１の入力電圧をＶin1とすると、コンデンサＣ１と入力寄生容量Ｃin1に蓄積される電荷Ｑ１（ｘ点における電荷）は、次の（１）式のようになる。
Ｑ１＝Ｃ１（Ｖref−Ｖin1）＋Ｃin1・Ｖref …（１）
オペアンプ４は入力電圧がＶrefのユニティゲインバッファとして動作するが、オペアンプ４の差動対のミスマッチに起因するオフセットが存在するため、オペアンプ４の出力電圧Ｖoutは次の（２）式のようになる。
Ｖout＝Ｖref＋Ｖos …（２）

従って、コンデンサＣ２と入力寄生容量Ｃin2に蓄積される電荷Ｑ２（ｙ点における電荷）は、次の（３）式のようになる。
Ｑ２＝Ｃ２（Ｖref＋Ｖos−Ｖin1）＋Ｃin2（Ｖref＋Ｖos） …（３）
このように、電荷設定動作モードの期間においては、コンデンサＣ１にはシフト電圧（Ｖref−Ｖin1）が保存され、コンデンサＣ２にはシフト電圧（Ｖref＋Ｖos−Ｖin1）が保存される。

（２）バッファ動作モード
このバッファ動作モードは、実際に入力電圧Ｖinを入力し、それに等しい電圧Ｖoutを出力する動作モードである。スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３はオフ、スイッチ回路ＳＷ４はオンとなっており、バイアス電圧生成回路５はオペアンプ４の非反転入力端子ｘから切り離され、オペアンプ４の反転入力端子ｙと出力端子との間にコンデンサＣ２が接続されている。電荷設定動作モードからバッファ動作モードへの移行に際し、コンデンサＣ１、Ｃ２の電荷は保存される。

この電荷設定動作モードからバッファ動作モードへの切り換えは、まずスイッチ回路ＳＷ２、ＳＷ３を同時にオフする。オフ時にフィードスルーやチャージインジェクションによる電荷がｘ点およびｙ点に注入されるが、電荷の極性と量はｘ点とｙ点とでほぼ等しいので、オペアンプ４にとって同相入力電圧変化となる。このため、オペアンプ４の高い同相除去特性により、オペアンプ４の出力には影響を与えない。その後、スイッチ回路ＳＷ１をオフする。この時もフィードスルーやチャージインジェクションによる電荷はコンデンサＣ１とＣ２にほぼ等分されて注入されるので、オペアンプ４にとって同相入力電圧変化となり、オペアンプ４の出力には影響を与えない。最後にスイッチ回路ＳＷ４をオンする。

バッファ動作モードにおいて、ｘ点における電圧をＶｘ、バッファ回路１の入力電圧をＶinとすると、コンデンサＣ１と入力寄生容量Ｃin1に蓄積される電荷Ｑ１は、次の（４）式のようになる。
Ｑ１＝Ｃ１（Ｖｘ−Ｖin）＋Ｃin1・Ｖｘ …（４）

ｘ点において電荷の流入出経路はなく電荷保存則が成立するので、（１）式に示す電荷Ｑ１と（４）式に示す電荷Ｑ１とは等しく、ｘ点における電圧Ｖｘは次の（５）式のようになる。
Ｖｘ＝（Ｃ１／（Ｃ１＋Ｃin1））・（Ｖin−Ｖin1）＋Ｖref …（５）

また、ｙ点における電圧をＶｙとすると、コンデンサＣ２と入力寄生容量Ｃin2に蓄積される電荷Ｑ２は、次の（６）式のようになる。
Ｑ２＝Ｃ２（Ｖｙ−Ｖout）＋Ｃin2・Ｖｙ …（６）

ｘ点と同様にｙ点についても電荷保存則が成立するので、（３）式に示す電荷Ｑ２と（６）式に示す電荷Ｑ２とは等しく、ｙ点における電圧Ｖｙは次の（７）式のようになる。
Ｖｙ＝（Ｃ２／（Ｃ２＋Ｃin2））・（Ｖout−Ｖin1）＋Ｖref＋Ｖos …（７）

オペアンプ４の差動入力電圧ΔＶはＶｘ−（Ｖｙ−Ｖos）なので、オペアンプ４のゲインをＡとすると、出力電圧Ｖoutは次の（８）式のようになる。
Ｖout＝Ａ・ΔＶ＝Ａ（Ｖｘ−（Ｖｙ−Ｖos））
＝（α／（１／Ａ＋β））Ｖin＋（（β−α）／（１／Ａ＋β））Ｖin1
…（８）
ただし、α＝Ｃ１／（Ｃ１＋Ｃin1）、β＝Ｃ２／（Ｃ２＋Ｃin2）

ここで、１／Ａ＜＜１、Ｃin1＜＜Ｃ１、Ｃin2＜＜Ｃ２とすると、Ｖout＝Ｖinとなる。すなわち、バッファ回路１は、ユニティゲインバッファとして動作し、その出力電圧Ｖoutにオフセット電圧Ｖosは現れない。代表的な数値として、Ｃ１＝Ｃ２＝１ｐＦ、Ｃin1＝Ｃin2＝０．１ｆＦ、Ａ＝６０ｄＢの場合、Ｖout＝０．９９９Ｖinとなり、誤差は約０．１％となる。また、Ａ＝８０ｄＢの場合には誤差は約０．０１％となる。

また、Ｃin1＜＜Ｃ１、Ｃin2＜＜Ｃ２の場合、上記（５）式、（７）式は、それぞれ次の（９）式、（10）式となる。
Ｖｘ＝Ｖin−Ｖin1＋Ｖref …（９）
Ｖｙ＝Ｖin−Ｖin1＋Ｖref＋Ｖos …（10）
すなわち、オペアンプ４の入力電圧Ｖｘ、Ｖｙは、バイアス電圧Ｖrefにバッファ回路１への入力電圧変化分Ｖin−Ｖin1が加算された電圧とほぼ等しくなる。

図３および図４は、バッファ回路１の入力電圧Ｖinと出力電圧Ｖoutおよびオペアンプ４の入力電圧Ｖｘ、Ｖｙの波形を示している。図中のＢで示す期間はバッファ動作モードであり、Ｃで示す期間は電荷設定動作モードである。また、電荷設定動作モードにおいて、入力電圧Ｖinを実線で示し、出力電圧Ｖoutを一点鎖線で示している。

図３は、入力電圧Ｖinの変化幅が小さい場合である。時刻ｔ１以前の電荷設定動作モードにおいては、オペアンプ４の入力電圧Ｖｘ、Ｖｙおよび出力電圧Ｖoutは、上述したように（オフセット電圧Ｖosを無視すれば）バイアス電圧Ｖrefに等しい。そして、時刻ｔ１以降のバッファ動作モードにおいては、出力電圧Ｖoutは入力電圧Ｖinに等しく、オペアンプ４の入力電圧Ｖｘ、Ｖｙは、バイアス電圧Ｖrefを基準として入力電圧Ｖinと時刻ｔ１における入力電圧Ｖin1との差電圧だけシフトした電圧となる。

入力電圧Ｖinの変化幅が小さい場合には、バッファ動作モードにおけるオペアンプ４の入力電圧Ｖｘ、Ｖｙが、オペアンプ４が望ましいゲインおよびスルーレートを維持可能な電圧範囲内に留まるので、電荷設定動作モードにおいて１回電荷設定を行えば、コンデンサＣ１、Ｃ２の放電（リーク）による影響がない限りバッファ動作を継続することができる。

これに対し、図４は、入力電圧Ｖinの変化幅が大きい場合を示している。オペアンプ４の望ましいゲインおよびスルーレートを維持可能な入力電圧Ｖｘ、Ｖｙの範囲Ｒを電圧Ｖref1から電圧Ｖref2の間とすると、時刻ｔ１、ｔ３、…に電荷設定動作モードからバッファ動作モードに移行した後、入力電圧Ｖinの変化に伴ってオペアンプ４の入力電圧Ｖｘ、Ｖｙが上記入力電圧範囲Ｒを超えてしまう。

そこで、バッファ動作モードにおいて入力電圧Ｖｘ、Ｖｙが上記入力電圧範囲Ｒを超える前に電荷設定動作モードに移行し（時刻ｔ２、ｔ４、…）、その時の入力電圧Ｖin1に基づいてコンデンサＣ１、Ｃ２に対し電荷を再設定する。電荷設定動作モードの時間幅は、少なくともコンデンサＣ１、Ｃ２への電荷の蓄積が完了するのに必要な時間である。これにより、バッファ動作中において、オペアンプ４の入力電圧Ｖｘ、Ｖｙを常に望ましい入力電圧範囲Ｒ内に留めることができる。

以上説明したように本実施形態によれば、バッファ動作モードから電荷設定動作モードに移行するごとに、その時の入力電圧Ｖin1に基づいてオペアンプ４の入力電圧Ｖｘ、Ｖｙがバイアス電圧に等しくなるようにコンデンサＣ１、Ｃ２の電荷設定が行われる。従って、バッファ動作モードにおいて、入力電圧Ｖinの変化やコンデンサＣ１、Ｃ２の電荷抜け等に応じて電荷設定動作モードに一旦移行させることにより、オペアンプ４をバイアス電圧Ｖrefの近傍で動作させることができ、オペアンプ４の有する好ましいゲインおよびスルーレートを用いることができる。

この場合、バイアス電圧Ｖrefをオペアンプ４の同相入力電圧範囲の中央値に設定したので、バッファ動作モードにおける入力電圧Ｖinがその直前の電荷設定動作モードにおける入力電圧Ｖin1から変化した場合でも、オペアンプ４への入力電圧Ｖｘ、Ｖｙが同相入力電圧範囲から外れにくくなり、電荷設定動作モードへの移行回数を減らすことができる。また、一般に、オペアンプ４に対し上記バイアス電圧Ｖrefを与えることにより、オペアンプ４のゲイン、スルーレートなどの特性が最も安定し且つ大きくなる。

電荷設定動作モードにおいて、コンデンサＣ１、Ｃ２にはバイアス電圧Ｖrefと入力電圧Ｖin1との差電圧に応じた電荷およびオペアンプ４のオフセット電圧Ｖosに応じた電荷が蓄積されるので、バッファ動作モードにおいてオペアンプ４のオフセット電圧Ｖosが打ち消され、バッファ回路１の入出力特性の精度を一層高めることができる。

入力電圧Ｖinの変化幅が、オペアンプ４の同相入力電圧範囲（特にはオペアンプ４のゲイン、スルーレートなどの特性が良好となる範囲）の幅に比べて小さければ、バッファ動作に先立って少なくとも１回電荷設定を行うことにより、その後のバッファ動作におけるオペアンプ４の入力電圧Ｖｘ、Ｖｙは、バイアス電圧Ｖrefに対し上記変化幅の範囲内でのみ変化する。従って、１回の電荷設定を行えば、オペアンプ４のゲイン、スルーレートなどの特性を良好な状態に保ちつつ、バッファ動作を維持することができる。ただし、コンデンサＣ１、Ｃ２の電荷はリーク電流により徐々に低減するので、定期的に電荷設定動作を行うことが好ましい。

（第２の実施形態）
図５は、本発明の第２の実施形態であるバッファ回路の構成を示しており、図１と同一構成部分には同一符号を付している。このバッファ回路６は、１よりも大きいゲインを持っている。出力端子３とグランドとの間には、抵抗Ｒ１とＲ２の直列回路からなる分圧回路７が接続されている。スイッチ回路ＳＷ４の一端は、スイッチ回路ＳＷ１とコンデンサＣ２との接続ノードに接続され、他端は、抵抗Ｒ１とＲ２との接続ノードＮ（分圧出力点に相当）に接続されている。

図６（ａ）、（ｂ）は、それぞれ電荷設定動作モード、バッファ動作モードにおけるバッファ回路６の接続状態を示している。電荷設定モードでは、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３はオン、スイッチ回路ＳＷ４はオフとなっており、第１の実施形態における電荷設定動作モードと同様の接続状態となる。

一方、バッファ動作モードでは、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３はオフ、スイッチ回路ＳＷ４はオンとなっており、コンデンサＣ２は、オペアンプ４の反転入力端子ｙとノードＮとの間に接続されている。電荷設定動作モードからバッファ動作モードへの移行に際し、コンデンサＣ１、Ｃ２の電荷は保存される。このときの出力電圧Ｖoutは、１／Ａ＜＜１（Ａはオペアンプ４のゲイン）、Ｃin1＜＜Ｃ１、Ｃin2＜＜Ｃ２とすると、次の（11）式のようになる。
Ｖout＝（（Ｒ１＋Ｒ２）／Ｒ２）・Ｖin …（11）

本実施形態によっても、バッファ動作モードから電荷設定動作モードに移行するごとに、その時の入力電圧Ｖin1に基づいてオペアンプ４の入力電圧Ｖｘ、Ｖｙがバイアス電圧に等しくなるようにコンデンサＣ１、Ｃ２の電荷設定が行われる。従って、オペアンプ４をバイアス電圧Ｖrefの近傍で動作させることができ、オペアンプ４の有する好ましいゲインおよびスルーレートを用いることができる。また、抵抗値Ｒ１、Ｒ２を変更することにより、バッファ回路６のゲインを１よりも大きい所望する値に設定することができる。その他、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図７は、本発明の第３の実施形態であるバッファ回路の構成を示しており、図１と同一構成部分には同一符号を付している。このバッファ回路８は、図１に示したバッファ回路１に対し、スイッチ回路ＳＷ３に替えて、オペアンプ４の非反転入力端子とバイアス電圧生成回路５との間にスイッチ回路ＳＷ５（第５スイッチ、切換回路に相当）を備えている。

電荷設定動作モードにおいてスイッチ回路ＳＷ１、ＳＷ２、ＳＷ５がオン、スイッチ回路ＳＷ４がオフとされ、バッファ動作モードにおいてスイッチ回路ＳＷ１、ＳＷ２、ＳＷ５がオフ、スイッチ回路ＳＷ４がオンとされる。この構成によっても第１の実施形態と同様の作用、効果が得られる。ただし、第１の実施形態と異なり、バッファ動作においてオペアンプ４のオフセット電圧Ｖosを打ち消すことはできない。

（第４の実施形態）
図８は、本発明の第４の実施形態であるバッファ回路の構成を示しており、図１と同一構成部分には同一符号を付している。このバッファ回路９は、ユニティゲインバッファである。入力端子２とオペアンプ４の非反転入力端子との間にはコンデンサＣ１（第１コンデンサに相当）が接続されている。オペアンプ４は、反転入力端子と出力端子とが接続されたボルテージフォロアの形態を有しており、オペアンプ４の出力端子とバッファ回路９の出力端子３との間にはコンデンサＣ２（第２コンデンサに相当）が接続されている。

オペアンプ４の非反転入力端子とグランドとの間には、スイッチ回路ＳＷ６とバイアス電圧生成回路５とが直列に接続されており、入力端子２と出力端子３との間にはスイッチ回路ＳＷ７が接続されている。スイッチ回路ＳＷ６、ＳＷ７（第１、第２スイッチ、切換回路に相当）は、アナログスイッチにより構成されている。

図９（ａ）、（ｂ）は、図２と同様にそれぞれ電荷設定動作モード、バッファ動作モードにおけるバッファ回路１の接続状態を示している。
電荷設定動作モードにおいて、スイッチ回路ＳＷ６、ＳＷ７はオンしており、オペアンプ４の非反転入力端子ｘにバイアス電圧Ｖrefが与えられる。このとき、コンデンサＣ１と入力寄生容量Ｃin1に蓄積される電荷Ｑ１、コンデンサＣ２と入力寄生容量Ｃin2に蓄積される電荷Ｑ２は、それぞれ上述した（１）式、（３）式に示したようになる。

一方、バッファ動作モードにおいて、スイッチ回路ＳＷ６、ＳＷ７はオフしており、バイアス電圧生成回路５はオペアンプ４の非反転入力端子ｘから切り離され、バッファ回路９の入力端子２と出力端子３の間も切り離される。このとき、コンデンサＣ１と入力寄生容量Ｃin1に蓄積される電荷Ｑ１、コンデンサＣ２と入力寄生容量Ｃin2に蓄積される電荷Ｑ２は、それぞれ上述した（４）式、（６）式に示したようになる。

従って、本実施形態のバッファ回路９は、第１の実施形態で説明したバッファ回路１と同様に動作し、バッファ動作モードにおいてオペアンプ４のオフセット電圧が打ち消されることも含めて第１の実施形態と同様の効果が得られる。ただし、本実施形態のバッファ回路９は出力ドライブ能力が低いので、後段に設ける回路は高入力インピーダンスを有することが好ましい。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
上述したバッファ回路１、８、９はユニティゲインバッファであるが、第２の実施形態に示す構成または周知の回路構成を組み合わせてゲインを１からずらしてもよい。
第２の実施形態に対しても、第３の実施形態と同様にスイッチ回路ＳＷ３に替えてスイッチ回路ＳＷ５を設けてもよい。

第３の実施形態において、スイッチ回路ＳＷ５に替えて、オペアンプ４の非反転入力端子と反転入力端子との間にスイッチ回路を設けてもよい。この場合の各動作モードにおける当該スイッチ回路の開閉は、スイッチ回路ＳＷ５と同様に行えばよい。
バイアス電圧Ｖrefは、必ずしもオペアンプ４の同相入力電圧範囲の中央値に等しくなくてもよい。

本発明の第１の実施形態を示すバッファ回路の構成図 （ａ）は電荷設定動作モードにおけるバッファ回路の接続状態を示す図、（ｂ）はバッファ動作モードにおけるバッファ回路の接続状態を示す図 入力電圧Ｖinの変化幅が小さい場合における入力電圧Ｖin、出力電圧Ｖoutおよびオペアンプの入力電圧Ｖｘ、Ｖｙの波形を示す図 入力電圧Ｖinの変化幅が大きい場合における図３相当図 本発明の第２の実施形態を示す図１相当図 図２相当図 本発明の第３の実施形態を示す図１相当図 本発明の第４の実施形態を示す図１相当図 図２相当図

符号の説明

図面中、１、６、８、９はバッファ回路、２は入力端子（第１端子）、３は出力端子（第２端子）、４はオペアンプ、５はバイアス電圧生成回路、７は分圧回路、Ｃ１、Ｃ２はコンデンサ（第１、第２コンデンサ）、ＳＷ１〜ＳＷ５はスイッチ回路（第１〜第５スイッチ、切換回路）、ＳＷ６、ＳＷ７はスイッチ回路（第１、第２スイッチ、切換回路）である。

Claims (9)

1. 第１端子への入力電圧に応じた電圧を第２端子から出力するバッファ回路において、
   出力端子が前記第２端子に接続されたオペアンプと、
   所定のバイアス電圧を生成するバイアス電圧生成回路と、
   電荷設定動作状態において前記バイアス電圧と前記第１端子への入力電圧との差電圧に応じた電荷が蓄積され、バッファ動作状態において前記電荷を保持したまま前記第１端子と前記オペアンプの非反転入力端子との間に接続される第１コンデンサと、
   前記電荷設定動作状態において前記バイアス電圧と前記第１端子への入力電圧との差電圧に応じた電荷が蓄積され、前記バッファ動作状態において前記電荷を保持したまま前記オペアンプの反転入力端子と出力端子との間に接続される第２コンデンサと、
   前記電荷設定動作状態と前記バッファ動作状態に対応して前記第１端子、第２端子、オペアンプ、バイアス電圧生成回路、第１コンデンサおよび第２コンデンサの接続状態の切り換えを行う切換回路とを備えていることを特徴とするバッファ回路。
2. 前記第１コンデンサは、前記第１端子と前記オペアンプの非反転入力端子との間に接続されており、
   前記第２コンデンサの一端は、前記オペアンプの反転入力端子に接続されており、
   前記切換回路は、前記第１端子と前記第２コンデンサの他端との間に接続された第１スイッチと、前記オペアンプの非反転入力端子と前記バイアス電圧生成回路との間に接続された第２スイッチと、前記オペアンプの反転入力端子と出力端子との間に接続された第３スイッチと、前記第２コンデンサの他端と前記オペアンプの出力端子との間に接続された第４スイッチとを備え、前記電荷設定動作状態において前記第１スイッチないし第３スイッチがオン、第４スイッチがオフとなり、前記バッファ動作状態において前記第１スイッチないし第３スイッチがオフ、第４スイッチがオンとなるように構成されていることを特徴とする請求項１記載のバッファ回路。
3. 第１端子への入力電圧に応じた電圧を第２端子から出力するバッファ回路において、
   出力端子が前記第２端子に接続されたオペアンプと、
   所定のバイアス電圧を生成するバイアス電圧生成回路と、
   前記第２端子の電圧を分圧して出力する分圧回路と、
   電荷設定動作状態において前記バイアス電圧と前記第１端子への入力電圧との差電圧に応じた電荷が蓄積され、バッファ動作状態において前記電荷を保持したまま前記第１端子と前記オペアンプの非反転入力端子との間に接続される第１コンデンサと、
   前記電荷設定動作状態において前記バイアス電圧と前記第１端子への入力電圧との差電圧に応じた電荷が蓄積され、前記バッファ動作状態において前記電荷を保持したまま前記オペアンプの反転入力端子と前記分圧回路の分圧出力点との間に接続される第２コンデンサと、
   前記電荷設定動作状態と前記バッファ動作状態に対応して前記第１端子、第２端子、分圧出力点、オペアンプ、バイアス電圧生成回路、第１コンデンサおよび第２コンデンサの接続状態の切り換えを行う切換回路とを備えていることを特徴とするバッファ回路。
4. 前記第１コンデンサは、前記第１端子と前記オペアンプの非反転入力端子との間に接続されており、
   前記第２コンデンサの一端は、前記オペアンプの反転入力端子に接続されており、
   前記切換回路は、前記第１端子と前記第２コンデンサの他端との間に接続された第１スイッチと、前記オペアンプの非反転入力端子と前記バイアス電圧生成回路との間に接続された第２スイッチと、前記オペアンプの反転入力端子と出力端子との間に接続された第３スイッチと、前記第２コンデンサの他端と前記分圧回路の分圧出力点との間に接続された第４スイッチとを備え、前記電荷設定動作状態において前記第１スイッチないし第３スイッチがオン、第４スイッチがオフとなり、前記バッファ動作状態において前記第１スイッチないし第３スイッチがオフ、第４スイッチがオンとなるように構成されていることを特徴とする請求項３記載のバッファ回路。
5. 前記第３スイッチに替えて、前記オペアンプの反転入力端子と前記バイアス電圧生成回路との間に第５スイッチを設けたことを特徴とする請求項２または４記載のバッファ回路。
6. 第１端子への入力電圧に応じた電圧を第２端子から出力するバッファ回路において、
   反転入力端子と出力端子が接続されたオペアンプと、
   所定のバイアス電圧を生成するバイアス電圧生成回路と、
   電荷設定動作状態において前記バイアス電圧と前記第１端子への入力電圧との差電圧に応じた電荷が蓄積され、バッファ動作状態において前記電荷を保持したまま前記第１端子と前記オペアンプの非反転入力端子との間に接続される第１コンデンサと、
   前記電荷設定動作状態において前記バイアス電圧と前記第１端子への入力電圧との差電圧に応じた電荷が蓄積され、前記バッファ動作状態において前記電荷を保持したまま前記オペアンプの出力端子と前記第２端子との間に接続される第２コンデンサと、
   前記電荷設定動作状態と前記バッファ動作状態に対応して前記第１端子、第２端子、オペアンプ、バイアス電圧生成回路、第１コンデンサおよび第２コンデンサの接続状態の切り換えを行う切換回路とを備えていることを特徴とするバッファ回路。
7. 前記第１コンデンサは、前記第１端子と前記オペアンプの非反転入力端子との間に接続されており、
   前記第２コンデンサは、前記オペアンプの出力端子と前記第２端子との間に接続されており、
   前記切換回路は、前記オペアンプの非反転入力端子と前記バイアス電圧生成回路との間に接続された第１スイッチと、前記第１端子と前記第２端子との間に接続された第２スイッチとを備え、これら第１スイッチと第２スイッチは、前記電荷設定動作状態においてオンとなり、前記バッファ動作状態においてオフとなるように構成されていることを特徴とする請求項６記載のバッファ回路。
8. 前記バイアス電圧生成回路は、前記オペアンプの同相入力電圧範囲の中央値にほぼ等しいバイアス電圧を生成することを特徴とする請求項１ないし７の何れかに記載のバッファ回路。
9. 前記第１端子への入力電圧の変化幅が所定のしきい値以下の場合には、前記バッファ動作状態に先立って少なくとも１回前記電荷設定動作状態に移行し、
   前記第１端子への入力電圧の変化幅が前記しきい値よりも大きい場合には、前記バッファ動作状態において前記入力電圧の変化幅が前記しきい値を超える前に一旦前記電荷設定動作状態に移行することを特徴とする請求項１ないし８の何れかに記載のバッファ回路。
   
   

Images