JP4891296B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
(工程1)まず、従来周知の方法を用いて半導体基板上に半導体素子を形成し、半導体素子の上部に下層配線を形成する。
(工程2)次に、下層配線の上部に層間絶縁膜を堆積し、層間絶縁膜上に反射防止膜を形成した後、反射防止膜上にフォトレジスト膜を形成する。フォトレジスト膜は、ビアホールパターンが形成されたフォトマスクを使って露光を行い、続いて現像を行うことにより、ビアホール形成領域が開口されたパターンを転写する。反射防止膜は、フォトレジスト膜を露光する際、下層配線の表面で反射した露光光がフォトレジスト膜に入射して、解像度の低下を防ぐために形成する。フォトレジスト膜の下層に形成する反射防止膜は、BARC(Bottom Anti Reflective Coating)とも呼ばれる。
(工程3)次に、フォトレジスト膜をマスクにして反射防止膜および層間絶縁膜をドライエッチングすることにより、層間絶縁膜にビアホールを形成する。続いて、フォトレジスト膜と反射防止膜とを除去し、ビアホールの内部に埋め込み剤を充填する。埋め込み剤は、反射防止膜とほぼ同一組成の絶縁材料からなる。ビアホールの内部に埋め込み剤を充填するには、ビアホールの内部を含む層間絶縁膜上に埋め込み剤を堆積した後、ビアホールの外部の埋め込み剤をエッチバックにより除去する。このエッチバックを行うと、ビアホールに充填された埋め込み剤の表面は、ほぼ平坦になり、かつ層間絶縁膜の表面とほぼ同じ高さになる。
(工程4)次に、層間絶縁膜上に第2の反射防止膜を形成し、この反射防止膜上に第2のフォトレジスト膜を形成する。第2のフォトレジスト膜は、配線溝パターンが形成されたフォトマスクを使って露光を行い、続いて現像を行うことにより、配線溝形成領域が開口されたパターンを転写する。次に、第2のフォトレジスト膜をマスクにして第2の反射防止膜をドライエッチングし、続いて層間絶縁膜をその途中までドライエッチングすることにより、ビアホールの上部に配線溝を形成する。
(工程5)次に、第2のフォトレジスト膜を除去した後、第2の反射防止膜を除去する。第2の反射防止膜を除去する際は、ビアホールに充填された埋め込み剤も除去し、ビアホールの底部に下層配線の表面を露出させる。その後、配線溝およびビアホールの内部にCu配線を形成する。Cu配線を形成するには、配線溝およびビアホールの内部を含む層間絶縁膜上にスパッタリング法またはメッキ法でCu膜を堆積した後、配線溝の外部のCu膜を化学的機械研磨法によって除去する。以下、上記した工程2〜工程5を繰り返すことによって、半導体基板上に多層Cu配線を形成する。
本実施の形態は、例えば、4層Cu配線とヒューズとを有する半導体集積回路装置であり、その製造方法を図1〜図26を用いて工程順に説明する。
前記実施の形態1では、層間絶縁膜にビアホールを形成した後、配線溝を形成する場合について説明したが、本実施の形態では、層間絶縁膜に配線溝を形成した後、ビアホールを形成する場合について説明する。
2 素子分離溝
3 酸化シリコン膜
4 p型ウエル
5 n型ウエル
6 ゲート絶縁膜
7 ゲート電極
8 サイドウォールスペーサ
9 Coシリサイド膜
11 n型半導体領域(ソース、ドレイン)
12 p型半導体領域(ソース、ドレイン)
13 エッチングストッパ膜
14 絶縁膜
15 コンタクトホール
16 プラグ
17 絶縁膜(SiOC膜)
18 絶縁膜
19 第1層配線
20 配線溝
21、22 バリア絶縁膜
23 層間絶縁膜
24 絶縁膜
25 反射防止膜
26 フォトレジスト膜
27 ビアホール
28 埋め込み剤
30 反射防止膜
31 フォトレジスト膜
32 配線溝
33 第2層配線
34 バリア絶縁膜
35 層間絶縁膜
36 反射防止膜
37 フォトレジスト膜
38 ビアホール
39 埋め込み剤
40 反射防止膜
41 フォトレジスト膜
42 配線溝
43 第3層配線
44 バリア絶縁膜
45 層間絶縁膜
46 ストッパ膜
47 反射防止膜
48 フォトレジスト膜
49 ビアホール
50 埋め込み剤
51 フォトレジスト膜
52、53 配線溝
54 第4層配線
55 ヒューズ
56 バリア絶縁膜
57 層間絶縁膜
58 スルーホール
59 プラグ
60 最上層配線(第5層配線)
60B ボンディングパッド
61 表面保護膜
62 開口
63 ポリイミド樹脂膜
64 引き出し配線
65 ポリイミド樹脂膜
66 Au膜
67 半田バンプ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Claims (12)
- (a)半導体基板の主面上に第1配線を形成する工程、
(b)前記第1配線上に第1層間絶縁膜を形成する工程、
(c)前記第1層間絶縁膜上に第1反射防止膜を形成し、前記第1反射防止膜上に第1レジストパターンを形成する工程、
(d)前記第1レジストパターンをマスクにして、前記第1反射防止膜および前記第1層間絶縁膜をエッチングすることにより、前記第1層間絶縁膜中に前記第1配線に接続するための第1ビアホールを形成する工程、
(e)前記第1レジストパターンおよび前記第1反射防止膜を除去する工程、
(f)前記第1ビアホールの内部に第1埋め込み剤を充填する工程、
(g)前記(f)工程の後、前記第1層間絶縁膜上に第2反射防止膜を形成し、前記第2反射防止膜上に第2レジストパターンを形成する工程、
(h)前記第2レジストパターンをマスクにして、前記第1ビアホールが形成された領域を含む領域の前記第1層間絶縁膜をエッチングすることにより、前記第1層間絶縁膜中に、前記第1ビアホールと接続する第1配線溝を形成する工程、
(i)前記第2レジストパターン、前記第2反射防止膜および前記第1埋め込み剤を除去する工程、
(j)前記第1配線溝内および前記第1ビアホール内に第1金属膜を埋め込んで、前記第1配線溝内および前記第1ビアホール内に、第2配線および第1接続部を一体に形成する工程、
(k)前記第2配線上に、中途部に第1絶縁膜を有する第2層間絶縁膜を形成する工程、
(l)前記第2層間絶縁膜上に第3反射防止膜を形成し、前記第3反射防止膜上に第3レジストパターンを形成する工程、
(m)前記第3レジストパターンをマスクにして、前記第3反射防止膜、前記第2層間絶縁膜および前記第1絶縁膜をエッチングすることにより、前記第2層間絶縁膜中に第2ビアホールを形成する工程、
(n)前記第3レジストパターンおよび前記第3反射防止膜を除去する工程、
(o)前記第2ビアホールの内部に第2埋め込み剤を充填する工程、
(p)前記(o)工程の後、前記第2層間絶縁膜上に、反射防止膜を介することなく、第4レジストパターンを形成する工程、
(q)前記第4レジストパターンをマスクにし、且つ、前記第1絶縁膜をエッチングストッパとして、前記第2ビアホールが形成された領域を含む領域の前記第2層間絶縁膜をエッチングすることにより、前記第2層間絶縁膜中に、前記第2ビアホールと接続する第2配線溝を形成する工程、
(r)前記第4レジストパターンおよび前記第2埋め込み剤を除去する工程、
(s)前記第2配線溝内および前記第2ビアホール内に第2金属膜を埋め込んで、前記第2配線溝内および前記第2ビアホール内に、第3配線および第2接続部を一体に形成する工程、
を有し、
前記第2層間絶縁膜の膜厚は、前記第1層間絶縁膜の膜厚よりも厚く、
前記第1層間絶縁膜の誘電率は、前記第2層間絶縁膜の誘電率よりも小さく、
前記第2配線溝の深さは、前記第1配線溝の深さよりも深く、
前記第1絶縁膜は、前記第2層間絶縁膜と異なる材料で形成されており、
前記(q)工程において、前記第2配線溝は、前記第1絶縁膜をエッチングストッパ膜として用いることによって形成し、
前記(h)工程において、前記第1配線溝は、エッチングストッパ膜を用いることなく形成し、
前記(p)工程において、前記第1絶縁膜を前記第2層間絶縁膜よりも光反射率の低い材料で構成することにより、前記第4レジストパターンを形成する際に、前記第1絶縁膜を反射防止膜として機能させることを特徴とする半導体集積回路装置の製造方法。 - 前記第1配線と前記第1層間絶縁膜との間に、前記第1配線を構成する金属の拡散を防ぐバリア絶縁膜を形成することを特徴とする請求項1記載の半導体集積回路装置の製造方法。
- 前記(h)工程において、前記第1配線溝は、前記第1層間絶縁膜のエッチング時間を制御することによって形成されることを特徴とする請求項1または2記載の半導体集積回路装置の製造方法。
- 前記第2ビアホールの深さは、前記第1ビアホールの深さよりも深いことを特徴とする請求項1〜3のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記(i)工程後であって、前記(j)工程の前に、前記第1ビアホール内および前記第1配線溝内に、第1バリアメタル膜を形成する工程を更に有することを特徴とする請求項1〜4のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記(r)工程後であって、前記(s)工程の前に、前記第2ビアホール内および前記第2配線溝内に、第2バリアメタル膜を形成する工程を更に有することを特徴とする請求項1〜5のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記第1層間絶縁膜は、SiOCを主体とする材料で構成されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記第2層間絶縁膜は、酸化シリコン膜を主体とする材料で構成されていることを特徴とする請求項1〜7のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記第2層間絶縁膜は、酸化シリコンにフッ素が添加された絶縁膜であることを特徴とする請求項8記載の半導体集積回路装置の製造方法。
- 前記第1絶縁膜は、SiCNで形成されていることを特徴とする請求項1〜9のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記第1絶縁膜は、SiNまたはSiONで形成されていることを特徴とする請求項1〜9のいずれか1項に記載の半導体集積回路装置の製造方法。
- 前記第1金属膜および前記第2金属膜は、銅を主体とする材料からなることを特徴とする請求項1〜11のいずれか1項に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008174669A JP4891296B2 (ja) | 2008-07-03 | 2008-07-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008174669A JP4891296B2 (ja) | 2008-07-03 | 2008-07-03 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005197938A Division JP5096669B2 (ja) | 2005-07-06 | 2005-07-06 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008277859A JP2008277859A (ja) | 2008-11-13 |
JP4891296B2 true JP4891296B2 (ja) | 2012-03-07 |
Family
ID=40055350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008174669A Active JP4891296B2 (ja) | 2008-07-03 | 2008-07-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4891296B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8227339B2 (en) | 2009-11-02 | 2012-07-24 | International Business Machines Corporation | Creation of vias and trenches with different depths |
JP7465120B2 (ja) | 2020-03-10 | 2024-04-10 | キヤノン株式会社 | 半導体装置、その製造方法及び機器 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6974766B1 (en) * | 1998-10-01 | 2005-12-13 | Applied Materials, Inc. | In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application |
KR100452418B1 (ko) * | 1999-06-30 | 2004-10-12 | 인텔 코오퍼레이션 | 듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법 |
JP2003092287A (ja) * | 2001-09-19 | 2003-03-28 | Nec Corp | アッシング方法 |
JP4040363B2 (ja) * | 2002-05-20 | 2008-01-30 | 富士通株式会社 | 半導体装置 |
JP2004119698A (ja) * | 2002-09-26 | 2004-04-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP4454242B2 (ja) * | 2003-03-25 | 2010-04-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
-
2008
- 2008-07-03 JP JP2008174669A patent/JP4891296B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008277859A (ja) | 2008-11-13 |
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JP4891296B2 (ja) | 半導体集積回路装置の製造方法 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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