JP4885618B2 - 高周波回路チップの実装構造を有した電子装置 - Google Patents

Description

本発明は、半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造に関する。本発明は、特にミリ波以上の高周波により動作させるＳｉ基板上の高周波回路チップを誘電体基板に実装する際に有用である。また、当該高周波回路チップの複数個の信号線路の接続端が１ｍｍ以下に近接しても、隣接する信号線路との干渉を抑制することができる。

多ポートの高周波回路チップを設計通りに作動させ、ポート間のアイソレーションを確保するため、高周波回路チップを誘電体基板に実装する際には以下のような技術が提案されている。

特許文献１には、表面波デバイスとそのパッケージについての技術が開示されている。これは、誘電体基板（実装基板）の凹陥部内の段差の上面に形成される複数の電極端子の間に、それぞれアースパターンを配置し、このパターンとパッケージの接地電極面とを導体でほぼ最短距離で接続するように構成するものである。
特許文献２には、マイクロ波半導体集積回路用リードフレームについての技術が開示されている。これはリードフレームに関するもので、信号線路のリードの両横を、接地したリードとするものである。
特許文献３には、半導体装置について技術が開示されている。これは、隣接するワイヤボンディングの間に接地された金属片を立てて、各ワイヤボンディング周囲を分離した電磁界とするものである。
これらの技術は、基本的な技術思想を共通とするものであり、信号線路の両側に接地導体を設けることで、個々の信号線路の周囲に放射される電磁界を分離し、各ポートごとの高アイソレーション化を測るものである。

また、非特許文献１には、パッケージ内部の電界分布について記載がある。その図３には、接地されていないピン間において、ダイパッドとピンとの間隙に他のポートからの電界が進入するために、ポート間のアイソレーションが悪くなることが示されている。
非特許文献２には、３次元ＭＭＩＣを採用してＧａＡｓ−ＩＣチップを小型化する技術が開示されている。この構造では、ミリ波帯のＳｉＧｅ−ＩＣと同様に、チップ表面近傍にグランド層を設けた構造になっている。
非特許文献１で特に注目する点は、ピンとダイパッドの間隙を電磁界が走ることで、アイソレーションが劣化することを指摘している点にある。このように従来は信号線路の両サイドに広がる電磁界を、グランドの障壁によって横へ伝わらないようにしている。非特許文献２には、小型化のために、ＧａＡｓ−ＩＣであってもチップ表面近傍にグランドメタル層を形成する場合があることを示している。

また、この他に、本願発明者らにより高周波回路チップの実装構造について、特願２００６−２５０９７として出願されている。これは、非特許文献２の構造やミリ波帯のＳｉＧｅ−ＩＣのように、高周波回路チップの表面近傍に接地導体がある場合、高周波回路チップ下に周期構造を配することが、チップグランド層と実装基板裏面（最下層）のグランド層との間の並行平板モード抑圧に必要であることを述べている。
特開２０００−１６４７４４号公報 特開平９−２１３８６８号公報 特開昭６３−２８８０３４号公報 Hisanori Uda, Tetsuro Sawai, Yasoo Harada, "New Packaging Techniques for Improving Isolation Characteristics of Conventioanl Plastic IC Packages for Use in L-band MMICs," APMC, pp. 523-526, 1994 相川、大平、徳満、広田、村口 著、モノリシックマイクロ波集積回路(MMIC)、pp.224-232、電子情報通信学会編

上述した特願２００６−２５０９７で示した、高周波回路チップの下の誘電体基板内部に周期構造を設ける技術の特徴を述べる。図１１は、マイクロストリップ線路のみを有する高周波回路チップ１００を誘電体基板に実装した電子装置９０００の、当該マイクロストリップ線路の伝搬方向に平行な断面図である。

高周波回路チップ１００の構成は以下の通りである。シリコン基板１０表面に、金等の金属から成るグランド層１５を形成し、その上にＳｉＯ₂層１６を形成し、その上にマイクロストリップ導体１７を形成している。ＳｉＯ₂層１６を介してマイクロストリップ導体１７とグランド層１５とでマイクロストリップ線路が構成される。高周波回路チップ１００は実質的にマイクロストリップ線路のみを有する回路であるが、後述のシミュレーションを実施する際の都合で最も簡略化したものを用いたものである。尚、マイクロストリップ導体１７の長手方向をｘ軸、紙面に垂直手前向きをｙ軸、紙面内上方向をｚ軸とする。

平板状の誘電体２９を用意し、その裏面全体にグランド板２１を設け、高周波回路チップ１００を誘電体２９の上面略中央に載置する。これに対し、左側に信号線路２７Ｌを、右側に信号線路２７Ｒを設けて、マイクロストリップ導体１７の左右両端と各々ボンディングワイヤ３０Ｌと３０Ｒで接続するものである。ここで、信号線路２７Ｌと信号線路２７Ｒの高さ（ｚ方向）を高周波回路チップ１００のマイクロストリップ導体１７の高さと等しくするため、信号線路２７Ｌと信号線路２７Ｒは誘電体２９の上に積層した誘電体層２Ｌと２Ｒの上に各々設けている。尚、誘電体２９と誘電体層２Ｌ及び２Ｒとの間には、各々上部グランド板２６Ｌと２６Ｒとを設け、誘電体２９に多数設けたビア２５Ｌ及び２５Ｒによりグランド板２１と電気的に接続する。上部グランド板２６Ｌと２６Ｒは、信号線路２７Ｌと信号線路２７Ｒに対応して必要な形状に形成される。また、各々複数個のビア２５Ｌ及び２５Ｒは、各々上部グランド板２６Ｌと２６Ｒの形状に対応して、必要な密度に形成される。

高周波回路チップ１００は、マイクロストリップ導体１７とグランド層１５とで形成されるマイクロストリップ線路における電磁界が、非絶縁材料であるＳｉ基板１０に進入することを防ぎ、エネルギーロスを低減している。しかし、高周波チップ１００を、裏面にグランド板２１を設けた誘電体２９に実装した時、グランド層１５とグランド板２１との間に平行平板モードが励振されると、大きなエネルギーロスが生じる。

そこで特願２００６−２５０９７では、図１２のように、高周波回路チップ１００の下部に接地された導体から成る格子戸状の周期構造２２を有する誘電体基板２０を設けた電子装置９５００を提案している。誘電体２０は、正しくは誘電体の２重層であるが、合わせて１層として表現した。当該格子戸状の周期構造２２は、図１３のように形成されている。いずれも導体から成る、複数個のビア２２−１及び２２−２並びに線路２３−１及び線路２３−２は、全部で４つの格子戸状の周期構造２２を形成しており、それらはｘ軸に垂直な面を形成し、ｘ軸方向に周期λ／２で配置されている。各格子戸構造２２は、図１３では省略した、ｘｙ面に平行なグランド板２１に接続されて立設された４つのビア２２−１、それらをｘ軸方向に連結する１本の線路２３−１、その上に立設された４つのビア２２−２、それらをｘ軸方向に連結する１本の線路２３−２から構成される。このような構成は、グランド板２１とビア２２−１と線路２３−１を形成した第１の誘電体層と、ビア２２−２と線路２３−２を形成した第２の誘電体層とを別個に用意し、それらを積層することで簡単に形成することができる。また、１つの格子戸構造２２内の隣り合うビア２２−１（又は２２−２）は、λ／４周期で形成されている。

接地された導体から成る格子戸状の周期構造２２は、高周波に対してバンドギャップを形成するので、電磁界の進入を防ぐ。これにより、例えば図１２の線路２７Ｌからワイヤボンディング３０Ｌを介してマイクロストリップ導体１７に伝搬した信号が、高周波回路チップ１００と誘電体層２Ｌの間隙に漏れたとしても、平行平板モードは格子戸状の周期構造２２の左側で全反射されることとなる。そして、この反射した分も本来の経路であるマイクロストリップ導体１７に伝送させることとなる。しかし、一旦は全反射することによって、基板とチップとの間隙を電磁界が広がることを避けることができない。従って、６４０μｍピッチのような、比較的狭い間隔で隣接ポートが配置されている場合、即ち、伝送できる線路が横にもあると、当該隣接する線路へ信号が乗り移ることが生じる。即ちポート間のアイソレーションは劣化する。この問題の本質は、高周波回路チップを搭載する誘電体基板構造において、基板とチップとの間に必ず間隙が設けられること、周期構造によって平行平板モードを全反射させる場合には、間隙に電磁界が広がるという点である。尚、誘電体層２０、２Ｌ及び２Ｒの厚みが例えば１５０μｍで、誘電体層２Ｌ及び２Ｒ上面に形成された信号線路２７Ｌ及び２７Ｒの配置が、Ｌ／Ｓが１００μｍ／１００μｍ程度である現在の基板ルールでは、例えば誘電体層２Ｌ及び２Ｒの表面の信号線路の構成をコプレーナ線路としたところで、基板線路とグランド間には電界が発生しており、マイクロストリップ線路の場合と同様に平行平板モードを励振することとなる。実際、図１３に示した周期構造２２を設けた図１２の電子装置９５００は、図１４のシミュレーション結果のように、高周波回路チップと誘電体基板の間隙（図１４でｇａｐ）部分に電界（白く示した部分が電界が大きいことを示す）が広がっている。
間隙を設けなければならない理由は、ワイヤボンディングの際に誘電体基板上の線路の高さと高周波回路チップの線路の高さを合わせるため、チップを配置する部分にザグリ（凹部）が必要であり、チップマウントの際の精度を考慮すると、ザグリの余裕はチップの各辺毎に５０μｍ程度は最低必要であるからである。

本発明は上記の課題を解決するために成されたものであり、その目的は、高周波回路チップの実装構造において、高周波回路チップの信号線路の接続端付近における高周波の漏れを抑制することである。更には、高周波回路チップの実装構造において、隣接するポート間の干渉を抑制することである。

請求項１に係る発明は、半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造を有した電子装置において、前記誘電体基板は、裏面に裏面グランド層が形成されており、前記誘電体基板は、その表面に、前記裏面グランド層とビアにより導通した基板表層グランド層と、その基板表層グランド層上に形成された誘電体被膜と、その誘電体被膜上に形成された基板表層線路とから成る基板高周波導波路を有し、前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、前記チップ信号線路と前記基板表層線路とがワイヤボンディングにより接続されており、前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、前記基板表層線路は前記チップ信号線路よりも高い位置にあることを特徴とする高周波回路の実装構造を有した電子装置である。

請求項２に係る発明は、前記チップ信号線路と前記基板表層線路とを接続する前記ワイヤボンディングを挟んで、前記基板表層グランド層と前記チップグランド層とを接続する２本のグランドワイヤボンディングが形成されていることを特徴とする。請求項３に係る発明は、前記高周波回路チップは前記チップ信号線路を２つ有し、それらに対応するように前記誘電体基板は前記基板表層線路を２つ有し、それらが各々の対応する接続端においてワイヤボンディングにより接続されており、当該２つのチップ信号線路のワイヤボンディング位置は１ｍｍ以下の距離に形成されていることを特徴とする。

請求項４に係る発明は、半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造を有した電子装置において、前記誘電体基板は、裏面に裏面グランド層が形成されており、前記誘電体基板は、その表面に、誘電体薄膜の両面に設けられた基板表層線路と、前記裏面グランド層とビアにより導通した基板表層グランド層とから成る薄膜導波路を有し、前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、前記基板表層線路は前記チップ信号線路よりも高い位置にあり、前記基板表層線路が前記高周波回路チップ上に延伸され、前記基板表層線路の接続端が前記チップ信号線路接続端の上部にあってそれらが上下方向に電気的に接続されていることを特徴とする高周波回路の実装構造を有した電子装置である。

請求項５に係る発明は、前記チップ信号線路と前記基板表層線路とを接続する部分を挟んで、前記基板表層グランド層が２箇所、前記高周波回路チップ上に延伸され、前記基板表層グランド層の２つの接続端と前記チップグランド層の２つの接続端とを上下方向に電気的に接続する部分が各々形成されていることを特徴とする。請求項６に係る発明は、前記高周波回路チップは前記チップ信号線路を２つ有し、それらに対応するように前記誘電体基板は前記基板表層線路を２つ有し、それらが各々の対応する接続端において上下方向に電気的に接続されており、当該２つのチップ信号線路の接続端は６００μｍ以下の距離に形成されていることを特徴とする。

請求項７に係る発明は、前記高周波回路チップを実装するための下部構成に、外部グランドに接続された導体の周期構造を設けたことを特徴とする。

ワイヤボンディングを用いる場合には、接続部の誘電体基板と高周波回路チップとの間に電磁界が広がるが、本発明により当該電磁界の広がりを小さくできる。ことため、隣のポートに影響を与えにくくすることができる（請求項１乃至請求項３）。
また、誘電体薄膜を挟んだ構造の導波路を用いる場合には、誘電体基板側の導波路と高周波回路チップ側の導波路との間にできる間隙（導波路としての不連続部分）を無くすことができる。このため、接続部において電磁界は周囲に広がらない。故に、隣接ポート間は高アイソレーションとなる（請求項４乃至請求項６）。
これらは、ボンディングワイヤ又は基板表層線路の延伸部と、下方に位置する誘電体基板裏面のグランドとの間に生じうる電界が、より近い側に形成されるボンディングワイヤ又は基板表層線路の延伸部と、グランドを接続するボンディングワイヤ等との間に電界が集中するものと考えることもできる。
以上の通り、実装した状態で隣接するポート間のアイソレーション特性を上げることができる。このため、小形化、ワンチップ化ができるようになる。

本発明は、表面にチップ信号線路とチップグランド層とから成るチップ高周波導波路を有する、任意の構成の高周波回路チップの実装に適用できる。当該高周波回路チップはＧａＡｓ−ＩＣ、ＳｉＧｅ−ＩＣその他任意の半導体装置を採用できる。また、任意の回路を有することができる。尚、以下の実施例では、シミュレーションを簡略とするために、マイクロストリップ線路による導波路のみを形成した高周波回路チップを示すが、本発明はこれに限定されるものではない。

実装基板である誘電体基板の構成は、本発明の特徴である、実装後の高周波回路チップのチップ高周波導波路のチップグランド層よりも、高い位置に基板表層グランド層が配置されば良く、その他の構成は任意である。高周波回路チップを実装する位置の下部に図１２、１３に示した周期構造を採用しても、また、採用しなくても良い。基板表層グランド層の接地方法は任意であり、直接外部の接地電極に接続しても良く、また以下の実施例の通り、誘電体基板裏面にグランド層を設けて上下方向のビアホールに充填した導体で接地電位を確保しても良い。基板表層グランド層の位置は、チップグランド層より高いことが本願発明の本質であるが、その高低差は、１００μｍ以下とすべきである。好ましくは、高周波回路チップのマイクロストリップ導体等の信号線路の高さ程度とすることが好ましい。この場合、基板表層グランド層と、チップグランド層の高低差は、高周波回路チップのチップ高周波導波路を形成する絶縁層の厚さ程度となる。或いは、基板表層グランド層の位置は、当該高周波回路チップのチップ導波路を形成する絶縁層の位置でも構わないし、チップグランド層の最上面よりも基板表層グランド層の最下面が低くても構わない。

請求項４乃至６に係る発明の、誘電体薄膜の両面に設けられた基板表層線路と基板表層グランド層とから成る薄膜導波路は、いわゆるテープキャリアの技術により容易に実現可能であるが、その他の公知の任意の方法を採用しても良い。テープキャリアの技術によれば、基板表層グランド層を設けた誘電体薄膜の高周波回路チップとの接続端を予めパターニングした後、基板表層線路を例えば銅箔を貼り付けた後にエッチングでフィンガー状に形成すると良い。即ち、テープキャリアにチップを実装する際のインナーリードの形成技術がそのまま使用できる。

導体の周期構造の各単位構造は次のような構成から適宜選択できる。
まず、導体の周期構造の各単位構造は、立設された柱状部を有すると良い。
或いは導体の周期構造の各単位構造は、立設された柱状部とそれらを連結する線路とから成る格子戸構造を有すると良い。この際、立設された柱状部は、誘電体基板に設けられた孔部に導体を充填したビアにより形成されており、当該誘電体基板下部に設けられたグランド板と導通されていると良い。
このような導体の周期構造は、漏れを抑制すべき電磁波の波長の１／２の周期で配設されていると良い。
また、高周波回路チップの外部と接続するための信号線路端と、それと接続されるべき誘電体基板に設けられた信号線路端とに対応して、それら２つの信号線路端を結ぶ領域を囲んだ外枠状部を有する上部グランド板が誘電体基板に設けられていると良い。
更には、高周波回路チップの外部と接続するための端子と、誘電体基板に設けられた端子とを接続するボンディングワイヤ下部の、高周波回路チップ周端と誘電体基板周端との間には、誘電体が充填されていると良い。

例えば、高周波回路チップがｘｙ平面に平行なグランド層を有する場合、その上に形成されるストリップ導体もｘｙ平面に平行となる。この場合、「周期構造」は、当該グランド層の下部に位置する誘電体実装基板に設けられ、特に、ｚ軸方向に立設された壁状、格子戸状、柱状、錘状その他の導体から成る構造物を周期的に配設すると良い。導体から成る周期構造は、例えば上部に設けられる高周波回路チップの伝送線路に対応してその下部となるよう、例えば誘電体基板上面又はその内部に設けられる。当該高周波回路チップの伝送線路の伝送方向に対して、周期的に設けることが望ましい。

導体から成る周期構造は、例えば誘電体層に孔部を形成し、その孔部の内部に導体を充填すると良い。或いは誘電体層表面に周期的な図形を形成する。誘電体層を複数層とし、各層に孔部を設けて導体を充填し、層間においてそれらのビアを連結するよう導体の線路を形成しても良い。導体から成る周期構造は、立設された壁状としても良く、ビアと水平方向で、遮断すべき電磁波の進行方向に垂直な線路により形成される格子戸状としても良い。ビアを密（例えば伝送波長λの１／４の間隔）に配置することで、格子戸状に形成された導体が、所望の周波数に対し導体の壁とみなせるようになる。

また、実装後にパッケージングする際には、チップ高周波導波路及び基板高周波導波路又は薄膜導波路上方に、接地された金属の周期構造を設けた蓋部を設けて、チップ高周波導波路及び基板高周波導波路又は薄膜導波路から上方向に高周波が漏れることを抑制する構成を採用しても良い。

以上の通り、不必要な経路を電波が伝搬することを防ぐ。これにより、高周波回路チップを製造した段階では得られるはずの設計特性が、実装後に得られなくなるという不都合を防ぐことができる。

図１は本発明の具体的な一実施例に係る電子装置１０００の構成を示す断面図である。図１の電子装置１０００は、図１２の電子装置９５００における上部グランド板２６Ｌ及び２６Ｒを、高周波回路チップ１００のグランド層（チップグランド層）１５よりも高い位置とし（基板表層グランド層）、また、上部グランド板（基板表層グランド層）２６Ｌ及び２６Ｒの上部に誘電体被覆２Ｌｃ及び２Ｒｃを形成した後に信号線路（基板表層線路）２７Ｌ及び２７Ｒを設ける構造としたものである。尚、誘電体層２０表面と内部に中間グランド板２６'Ｌ及び２６'Ｒ、２６''Ｌ及び２６''Ｒを設ける構成とした。また、ビア２５Ｌと２５Ｒは、グランド板（基板表層グランド層）２６Ｌ及び２６Ｒと中間グランド板２６'Ｌ及び２６'Ｒの間、中間グランド板２６'Ｌ及び２６'Ｒと２６''Ｌ及び２６''Ｒの間、中間グランド板２６''Ｌ及び２６''Ｒとグランド板２１の間を接続するように、多数設けることとした。

図１において、高周波回路チップ１００のグランド層（チップグランド層）１５の両端が破線で示されているのは次のような事情を示すものである。即ち、この例では、高周波回路チップ１００のマイクロストリップ導体（チップ信号線路）１７のワイヤボンディング３０Ｌ及び３０Ｒとの接続端直下にはグランド層（チップグランド層）１５は存在しないが、その領域を挟むようにグランド層（チップグランド層）１５を形成している。これを図２に示す。尚、構成によってはワイヤボンディング３０Ｌ、３０Ｒとの接続直下にグランド層を形成する場合もある。
図２は、電子装置１０００の、ワイヤボンディング３０Ｌの近傍の構成を示す詳細図である。図２は各層の形状を示すために分解して示しているものであり、必ずしもこの手順で接続部分が形成されることを主張するものではない。

図２．Ａ〜２．Ｄは実装基板側の構成を示す。図２．Ａのように誘電体層２Ｌがある。尚、図２．Ａではビア２５Ｌの配置を省略して示した。誘電体層２Ｌの上方に図２．Ｂのように上部グランド板２６Ｌが配置される。本実施例では誘電体層２Ｌの上面全体を上部グランド板２６Ｌが覆うものとした。図２．Ｃのように、上部グランド板２６Ｌの２箇所のワイヤボンディング領域を露出させるような形状に誘電体被覆２Ｌｃが形成される。更に図２．Ｄのように、誘電体被覆２Ｌｃの上部に信号線路２７Ｌが形成される。誘電体被覆２Ｌｃを挟んで信号線路（基板表層線路）２７Ｌと上部グランド板（基板表層グランド層）２６Ｌより基板側の導波路（基板高周波導波路）が形成される。

図２．Ｅ〜２．Ｈは高周波回路チップ１００側の構成を示す。図２．Ｅのようにシリコン基板１０がある。シリコン基板１０の上部に図２．Ｆのような形状にＡｕから成るグランド層（チップグランド層）１５が形成されている。本実施例では、グランド層（チップグランド層）１５は、後述のマイクロストリップ導体１７のワイヤボンディング部１７ＢＰにあたるＢＰと示した領域をやや広げた領域と、高周波回路チップ１００の外周に接する領域には形成されない。次に図２．Ｇのように、グランド層１５の２箇所のワイヤボンディング領域を露出させるような孔部を有したＳｉＯ₂から成る絶縁層１６が形成されている。更に図２．Ｈのように、絶縁層１６の上にマイクロストリップ導体１７と、その左端にワイヤボンディング部１７ＢＰがＡｕにより形成されるている。絶縁層１６を挟んでマイクロストリップ導体（チップ信号線路）１７とグランド層（チップグランド層）１５によりマイクロストリップ導波路（チップ高周波導波路）が形成される。尚、チップグランド層の符号を（１５）と示して、当該部分にはメッキが施されて、マイクロストリップ導体（チップ信号線路）１７表面と同じ高さに揃えてワイヤボンディングされることを表現している。

こうして、上面図が図２．Ｄのような基板側と、図２．Ｈのようなチップ側を、３つのボンディングワイヤ３０Ｌ、３０Ｌｇ１及び３０Ｌｇ２により図２．Ｉのように接続する。ボンディングワイヤ３０Ｌは、基板側の信号線路（基板表層線路）２７Ｌとチップ側のマイクロストリップ導体（チップ信号線路）１７の左端に設けられたワイヤボンディング部１７ＢＰを接続する。ボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２は、基板側の上部グランド板（基板表層グランド層）２６Ｌの２箇所の露出部と、チップ側のグランド層（チップグランド導）１５の２箇所の露出部とを接続する。尚、チップ側のグランド層１５の２箇所の露出部とボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２とは、必要に応じ、チップ側に形成されたボンディングパッドを介して接続して良い。

尚、図２は左右の各図が、ｚ軸方向に同じ高さであることを示すものではない。本発明の本質は、図２．Ｂの基板側の上部グランド板（基板表層グランド層）２６が、図２．Ｆのチップ側のグランド層（チップグランド層）１５よりも高い位置にあることである。また、全く同様に、ワイヤボンディング３０Ｒの近傍も構成されるものである。

シミュレーションに用いた構成を斜視図で図３に示す。図３．Ａは、４つのポートを有する誘電体基板に、２つのマイクロストリップ導波路が形成されたチップを搭載して、ポート１とポート２を接続し、ポート３とポート４とを接続した構造を示している。図３．Ｂはポート１の基板とチップとの接続部分を拡大したものであり、図２．Ｉに対応する。即ち、ボンディングワイヤ３０Ｌは、誘電体被膜２Ｌｃ上に設けられた信号線路２７Ｌとマイクロストリップ導体１７の左端のワイヤボンディング部を接続している。ボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２は、基板側の上部グランド板２６Ｌの２箇所の露出部と、チップ側のグランド層１５に接続されたボンディングパッドを接続している。高周波回路チップ１００と誘電体層２Ｌ及び２Ｒとの間隙は１００μｍ、ボンディングワイヤ３０Ｌ及び３０Ｒの全長は各々３００μｍ、信号線路２７Ｌ及び２７Ｒ表面と、ボンディングワイヤ３０Ｌ及び３０Ｒの頂上部の高低差は１００μｍとした。また、高周波回路チップ１００の絶縁層１６の厚さは１０μｍ、誘電体被膜２Ｌｃ及び２Ｒｃの厚さは６０μｍとした。

図４は、図３の構成において、ポート１に７７ＧＨｚの高周波信号を入力した際のシミュレーション結果である電界分布である。ポート１から相対するポート２に向かって電界が生じているが、ポート３やポート４に電界は余り生じていないことが分かる。即ち、ポート３及びポート４での基板／チップ接続部には、ポート１及びポート２での基板／チップ接続部からの高周波の漏れが抑制されていることが分かる。これは、上部グランド板２６Ｌ−ボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２−ボンディングパッド−グランド層１５の接続が、信号線路２７Ｌ−ボンディングワイヤ３０Ｌ−ボンディングパッド−マイクロストリップ導体１７の極めて近い位置に配置されているので、信号線路を接続するボンディングワイヤ３０Ｌとグランド板２１との間に生じる電界が抑制されるものと考えられる。特に、上部グランド板２６Ｌと、ボンディングワイヤ３０Ｌｇ１及び３０Ｌｇ２の接続部分が、信号線路２７Ｌとボンディングワイヤ３０Ｌの接続部分よりも低い位置に有ることで、ボンディングワイヤ３０Ｌとボンディングワイヤ３０Ｌｇ１及び３０Ｌｇ２との間に電界が集中し、ボンディングワイヤ３０Ｌとその下方のグランド板２１との間に電界が生じにくくなっているものと考えられる。全く同様の事情で、ボンディングワイヤ３０Ｒ近傍での漏れも抑制される。

図３の構成において、周波数を変化させて反射特性Ｓ１１、伝送特性Ｓ２１、Ｓ３１及びＳ４１をシミュレーションした。図５．Ａのように７７ＧＨｚ付近で反射特性Ｓ１１は−２０ｄＢ以下、伝送特性Ｓ２１は−７ｄＢ程度と良好であった。図５．Ｂのように望ましくない伝送特性Ｓ３１及びＳ４１は７７ＧＨｚ付近で−４０ｄＢ程度と良好な値を示した。

図６は本発明の具体的な第２の実施例に係る電子装置２０００の構成を示す断面図である。図６の電子装置２０００は、図１の電子装置１０００における基板側の導波路である上部グランド板（基板表層グランド層）２６Ｌ及び２６Ｒ／誘電体被膜２Ｌｃ及び２Ｒｃ／信号線路（基板表層線路）２７Ｌ及び２７Ｒを、誘電体膜の両面に導体を設けた薄膜導波路６０Ｌ及び６０Ｒで置き換え、ワイヤボンディングを用いずに、薄膜導波路６０Ｌ及び６０Ｒをバンプにより高周波回路チップ１００と接続したものである。薄膜導波路６０Ｌ及び６０Ｒの構成は、厚さ３０μｍの誘電体薄膜６０Ｌｆ及び６０Ｒｆの、裏面に各々基板表層グランド層６０Ｌｇ及び６０Ｒｇを設け、表面に各々基板表層線路６０Ｌｓ及び６０Ｒｓを設けたものである。尚、以下に述べる通り、基板表層線路６０Ｌｓ及び６０Ｒｓは誘電体薄膜６０Ｌｆ及び６０Ｒｆに裏打ちされていないフィンガー部Ｆを有し、各々の先端でバンプＢＬｓ及びＢＲｓによりマイクロストリップ導体（チップ信号線路）１７の左右端と接続されている。薄膜導波路６０Ｌ及び６０Ｒの基板表層グランド層６０Ｌｇ及び６０Ｒｇは、高周波回路チップ１００のグランド層（チップグランド層）１５よりも高い位置とした。また、薄膜導波路６０Ｌ及び６０Ｒの基板表層グランド層６０Ｌｇ及び６０Ｒｇは、中間グランド板２６'Ｌ及び２６'Ｒ、２６''Ｌ及び２６''Ｒ及びグランド板２１と、多数のビア２５Ｌと２５Ｒより電気的に接続されている。

図６において、高周波回路チップ１００のグランド層１５の両端が破線で示されているのは図１と同様の事情である。また、薄膜導波路６０Ｌ及び６０Ｒの基板表層グランド層６０Ｌｇ及び６０Ｒｇが、高周波回路チップ１００との接続部分方向に破線で示されている点も類似した事情である。これを図７に示す。図７は、電子装置２０００の、薄膜導波路６０Ｌと高周波回路チップ１００の接続部分の近傍の構成を示す詳細図である。図７は各層の形状を示すために分解して示しているものであり、必ずしもこの手順で接続部分が形成されることを主張するものではない。また、図２．Ａ〜２．Ｄ及び２．Ｉと違い、図７．Ａと図７．Ｈの配置と図７．Ｉの配置は左右方向に対応する位置であるが、図７．Ｂ〜７．Ｄの配置は図７．Ａと図７．Ｈの配置とは左右方向にずれたものを示している。

図７．Ａのように誘電体層２Ｌがある。尚、図７．Ａでもビア２５Ｌの配置を省略して示した。次に図７．Ｂ〜７．Ｄで薄膜導波路６０Ｌの構成を示すが、その左右方向の配置は図７．Ａの配置とはズレている事を注意する。まず、図７．Ｂの形状の基板表層グランド層６０Ｌｇがあり、その上部に図７．Ｃの形状の誘電体薄膜６０Ｌｆがある。図７．Ｂ及び７．Ｃで破線で囲ったハッチング部は薄膜導波路６０Ｌの裏面で高周波回路チップ１００のグランド層１５と接続される部分を示したものである。即ち、図７．Ｃのハッチング部は、誘電体薄膜６０Ｌｆ表面に露出したものではない。また、図７．Ｂ及び図７．Ｃでハッチングの無い破線矩形部は、後に形成される基板表層線路６０Ｌｓのバンプが形成される位置を示している。

図７．Ｄのように、基板表層線路６０Ｌｓが形成されている。基板表層線路６０Ｌｓは誘電体薄膜６０Ｌｆ表面に形成されていると共に、マイクロストリップ導体１７とバンプＢＬｓを介して接続される部分である、図７．Ｃで示したハッチングの無い破線矩形部に向かって延びたフィンガー部Ｆを有する。

図７．Ｅ〜図７．Ｈは高周波回路チップ１００側の構成であって、実施例１における図２．Ｅ〜図２．Ｈとほぼ同様である。但し、図７．Ｇにおける、ＳｉＯ₂絶縁層１６の孔部により露出したグランド層（チップグランド層、図７．Ｇでハッチングされた部分）１５には、図７．Ｈのように必要な厚みを有するバンプＢＬｇ１及びＢＬｇ２が形成される。また、マイクロストリップ導体（チップ信号線路）１７の左端には、必要な厚みを有するバンプＢＬｓが設けられる。こうして、バンプＢＬｓ、バンプＢＬｇ１及びＢＬｇ２に、図７．Ｄで示した薄膜導波路６０Ｌの基板表層線路６０Ｌｓのフィンガー部Ｆ先端の裏面と、基板表層グランド層６０Ｌｇの裏面とが接続される（図７．Ｉ）。図７．Ｉにおいて、ハッチングされた破線矩形部は紙面上側からは見えないのであるが、バンプＢＬｇ１及びＢＬｇ２により基板表層グランド層６０Ｌｇの裏面とグランド層１５が接続された領域を示している。同様に、ハッチングの無い破線矩形部は紙面上側からは見えないのであるが、基板表層線路６０Ｌｓのフィンガー部Ｆ先端の裏面と、マイクロストリップ導体（チップ信号線路）１７とを接続するバンプＢＬｓの領域を示している。

尚、図２と同様、図７は左右の各図が、ｚ軸方向に同じ高さであることを示すものではない。本発明の本質は、図７．Ｂの基板側の基板表層グランド層６０Ｌｇが、図７．Ｆのチップ側のグランド層（チップグランド層）１５よりも高い位置にあることである。また、全く同様に、薄膜導波路６０Ｒと高周波回路チップ１００の接続部分の近傍も構成されるものである。

シミュレーションに用いた構成を斜視図で図８で示す。図３と同様に、４つのポートを有する誘電体基板に、２つのマイクロストリップ導波路が形成されたチップを搭載して、ポート１とポート２を接続し、ポート３とポート４とを接続した構造を示している。

図９は、図４の構成において、ポート１に７７ＧＨｚの高周波信号を入力した際のシミュレーション結果である電界分布である。ポート１から相対するポート２に向かって電界が生じているが、ポート３やポート４に電界が余り生じていないことが分かる。即ち、ポート３及びポート４での基板／チップ接続部には、ポート１及びポート２での基板／チップ接続部からの高周波の漏れが抑制されていることが分かる。これは、基板表層グランド層６０Ｌｇ−バンプＢＬｇ１及びＢＬｇ２−グランド層１５の接続が、基板表層線路６０Ｌｓ−バンプＢＬｓ−マイクロストリップ導体１７の極めて近い位置に配置されているので、基板表層線路６０Ｌｓのフィンガー部Ｆとグランド板２１との間に生じる電界がほぼ完全に抑制されるからと考えられる。特に、基板表層線路６０Ｌｓのフィンガー部Ｆよりも低い位置に、基板表層グランド層６０Ｌｇ−バンプＢＬｇ１及びＢＬｇ２の構造が配置することで、基板表層線路６０Ｌｓのフィンガー部Ｆと基板表層グランド層６０Ｌｇ−バンプＢＬｇ１及びＢＬｇ２との間に電界が集中し、基板表層線路６０Ｌｓのフィンガー部Ｆとその下方のグランド板２１との間に電界がほとんど生じなかったためと考えられる。全く同様の事情で、基板表層線路６０Ｒｓのフィンガー部Ｆ近傍での漏れも抑制される。

図８の構成において、周波数を変化させて反射特性Ｓ１１、伝送特性Ｓ２１、Ｓ３１及びＳ４１をシミュレーションした。図１０．Ａのように７７ＧＨｚ付近で反射特性Ｓ１１は−２０〜−３０ｄＢ程度、伝送特性Ｓ２１は−３ｄＢ程度と極めて良好であった。図１０．Ｂのように望ましくない伝送特性Ｓ３１及びＳ４１は７７ＧＨｚ付近で−５０ｄＢ程度と極めて良好な値を示した。

尚、図６及び図８の構成において、高周波回路チップ１００の下方に導体から成る格子戸状の周期構造２２を設けたが、図９及び図１０の結果から、当該導体から成る格子戸状の周期構造２２を設けなくても、実用に十分な伝送特性及びアイソレーション特性が得られるものと考えられる。これは、基板表層線路６０Ｌｓのフィンガー部Ｆとその下方のグランド板２１との間には電界の漏れがほとんど生じないと考えられるからである。

本発明の具体的な一実施例に係る電子装置１０００の構成を示す断面図。 電子装置１０００の、ワイヤボンディング３０Ｌの近傍の構成を示す詳細図。 実施例１の電子装置１０００のシミュレーション時の構成を示す斜視図。 実施例１の電子装置１０００のシミュレーション結果を示す斜視図。 実施例１の電子装置１０００の、５．Ａは伝搬路特性及び反射特性の、５．Ｂはアイソレーション特性のシミュレーション結果を示すグラフ図。 本発明の具体的な他の実施例に係る電子装置２０００の構成を示す断面図。 電子装置２０００の、バンプＢＬｓの近傍の構成を示す詳細図。 実施例２の電子装置２０００のシミュレーション時の構成を示す斜視図。 実施例２の電子装置２０００のシミュレーション結果を示す斜視図。 実施例２の電子装置２０００の、１０．Ａは伝搬路特性及び反射特性の、１０．Ｂはアイソレーション特性のシミュレーション結果を示すグラフ図。 従来の電子装置９０００の構成を示す断面図。 先行出願の電子装置９５００の構成を示す断面図。 格子戸状の周期構造２２のを示す斜視図。 先行出願の電子装置９５００のシミュレーション結果を示す斜視図。

１０００、２０００：電子装置
１００：高周波回路チップ
１０：シリコン基板
１５：Ａｕから成るグランド層（チップグランド層）
１６：ＳｉＯ₂から成る絶縁層
１７：マイクロストリップ導体（チップ信号線路）
２０：誘電体層（２重層）
２１：グランド板
２２：導体から成る格子戸状の周期構造
２２−１、２２−２：格子戸構造を形成するビア
２３−１、２３−２：格子戸構造を形成する線路
２Ｌ、２Ｒ：誘電体層
２Ｌｃ、２Ｒｃ：誘電体被覆
２５Ｌ、２５Ｒ：ビア
２６Ｌ、２６Ｒ：上部グランド板（基板表層グランド層）
２６'Ｌ、２６''Ｌ、２６'Ｒ、２６''Ｒ：中間グランド板
２７Ｌ、２７Ｒ：信号線路（基板表層線路）
３０Ｌ、３０Ｒ：ボンディングワイヤ
６０Ｌ、６０Ｒ：薄膜導波路
６０Ｌｓ、６０Ｒｓ：薄膜導波路を構成する基板表層線路
６０Ｌｆ、６０Ｒｆ：薄膜導波路を構成する誘電体薄膜
６０Ｌｇ、６０Ｒｇ：薄膜導波路を構成する基板表層グランド層
ＢＬｓ、ＢＲｓ：薄膜導波路を構成する基板表層線路と高周波回路チップのマイクロストリップ導体（チップ信号線路）を電気的に接続するバンプ

Claims (7)

1. 半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造を有した電子装置において、
   前記誘電体基板は、裏面に裏面グランド層が形成されており、
   前記誘電体基板は、その表面に、前記裏面グランド層とビアにより導通した基板表層グランド層と、その基板表層グランド層上に形成された誘電体被膜と、その誘電体被膜上に形成された基板表層線路とから成る基板高周波導波路を有し、
   前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、
   前記チップ信号線路と前記基板表層線路とがワイヤボンディングにより接続されており、
   前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、
   前記基板表層線路は前記チップ信号線路よりも高い位置にある
   ことを特徴とする高周波回路の実装構造を有した電子装置。
2. 前記チップ信号線路と前記基板表層線路とを接続する前記ワイヤボンディングを挟んで、前記基板表層グランド層と前記チップグランド層とを接続する２本のグランドワイヤボンディングが形成されていることを特徴とする請求項１に記載の高周波回路の実装構造を有した電子装置。
3. 前記高周波回路チップは前記チップ信号線路を２つ有し、それらに対応するように前記誘電体基板は前記基板表層線路を２つ有し、それらが各々の対応する接続端においてワイヤボンディングにより接続されており、
   当該２つのチップ信号線路のワイヤボンディング位置は１ｍｍ以下の距離に形成されていることを特徴とする請求項１又は請求項２に記載の高周波回路の実装構造を有した電子装置。
4. 半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造を有した電子装置において、
   前記誘電体基板は、裏面に裏面グランド層が形成されており、
   前記誘電体基板は、その表面に、誘電体薄膜の両面に設けられた基板表層線路と、前記裏面グランド層とビアにより導通した基板表層グランド層とから成る薄膜導波路を有し、 前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、
   前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、
   前記基板表層線路は前記チップ信号線路よりも高い位置にあり、
   前記基板表層線路が前記高周波回路チップ上に延伸され、
   前記基板表層線路の接続端が前記チップ信号線路接続端の上部にあってそれらが上下方向に電気的に接続されていることを特徴とする高周波回路の実装構造を有した電子装置。
5. 前記チップ信号線路と前記基板表層線路とを接続する部分を挟んで、
   前記基板表層グランド層が２箇所、前記高周波回路チップ上に延伸され、
   前記基板表層グランド層の２つの接続端と前記チップグランド層の２つの接続端とを上下方向に電気的に接続する部分が各々形成されていることを特徴とする請求項４に記載の高周波回路の実装構造を有した電子装置。
6. 前記高周波回路チップは前記チップ信号線路を２つ有し、それらに対応するように前記誘電体基板は前記基板表層線路を２つ有し、それらが各々の対応する接続端において上下方向に電気的に接続されており、
   当該２つのチップ信号線路の接続端は６００μｍ以下の距離に形成されていることを特徴とする請求項４又は請求項５に記載の高周波回路の実装構造を有した電子装置。
7. 前記高周波回路チップを実装するための下部構成に、外部グランドに接続された導体の周期構造を設けたことを特徴とする請求項１乃至請求項６のいずれか１項に記載の高周波回路チップの実装構造を有した電子装置。