JP4877094B2 - 半導体装置、半導体メモリ装置及び半導体メモリセル - Google Patents
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Description
12,14 PMOSトランジスタ
16,18 NMOSトランジスタ
20 NMOSトランジスタ(スイッチ回路)
22 (書き込み用トランスファゲート)
24 トランスミッションゲート(スイッチ回路)
26 NMOSトランジスタ(スイッチ回路)
28 PMOSトランジスタ(スイッチ回路)
30 NMOSトランジスタ(書き込み用トランスファゲート)
32 出力回路
34 PMOSトランジスタ(CMOSインバータ)
36 PMOSトランジスタ(読み出し用トランスファゲート)
38 NMOSトランジスタ(読み出し用トランスファゲート)
40 NMOSトランジスタ(CMOSインバータ)
42 (フローティング防止用)PMOSトランジスタ
50 メモリセルアレイ
70 電源制御部
72 半導体チップ
74 電源スイッチ
42 (フローティング防止用)NMOSトランジスタ
Claims (12)
- 1ビットのデータを電圧の形態で電気的に保持するためのラッチ回路と、
前記ラッチ回路とデータをやりとりするための周辺回路と、
前記ラッチ回路と前記周辺回路とを接続または分離するための少なくとも1つのMOSトランジスタを含むスイッチ回路と、
前記スイッチ回路に対して直列に接続され、アドレス信号に応答して供給される活性化信号に応答して前記ラッチ回路を選択するMOSトランジスタを含むトランスファゲートと、
前記周辺回路に第1の電源電圧を供給するための第1の電源電圧供給部と、
前記ラッチ回路に第2の電源電圧を供給するための第2の電源電圧供給部と、
前記第2の電源電圧供給部から独立して前記第1の電源電圧供給部のオン・オフを制御するための第1の制御部と、
前記第1の電源電圧供給部のオン・オフと連動して前記スイッチ回路のオン・オフを制御するための第2の制御部と、
を有し、
前記ラッチ回路および前記スイッチ回路に含まれるMOSトランジスタを前記周辺回路及び前記トランスファゲートに含まれるMOSトランジスタよりもリーク電流の小さい低リーク型MOSトランジスタで構成し、
前記第1の電源電圧供給部が前記第1の制御部によりオフ制御されているときに、前記スイッチ回路が前記第2の制御部によりオフ状態に保持される、半導体装置。 - 前記低リーク型MOSトランジスタのリーク電流は前記周辺回路に含まれるMOSトランジスタのリーク電流の10分の1以下である、請求項1に記載の半導体装置。
- 1ビットのデータを電圧の形態で電気的に保持するためのラッチ回路と、
前記ラッチ回路にデータを書き込むための書き込み回路と、
前記ラッチ回路と前記書き込み回路とを接続または分離するための少なくとも1つのMOSトランジスタを含む第1のスイッチ回路と、
前記ラッチ回路よりデータを読み出すための読み出し回路と、
前記ラッチ回路と前記読み出し回路とを接続または分離するための少なくとも1つのMOSトランジスタを含む第2のスイッチ回路と、
前記第1のスイッチ回路に対して直列に接続され、アドレス信号に応答して供給される書き込み用活性化信号に応答して前記ラッチ回路を選択するMOSトランジスタを含む第1のトランスファゲートと、
前記書き込み回路および前記読み出し回路に第1の電源電圧を供給するための第1の電源電圧供給部と、
前記ラッチ回路に第2の電源電圧を供給するための第2の電源電圧供給部と、
前記第2の電源電圧供給部から独立して前記第1の電源電圧供給部のオン・オフを制御するための第1の制御部と、
前記第1の電源電圧供給部のオン・オフと連動して前記第1および第2のスイッチ回路のオン・オフを制御するための第2の制御部と、
を有し、
前記ラッチ回路および前記第1および第2のスイッチ回路に含まれるMOSトランジスタを前記書き込み回路、前記読み出し回路、並びに前記第1のトランスファゲートに含まれるMOSトランジスタよりもリーク電流の小さい低リーク型MOSトランジスタで構成し、
前記第1の電源電圧供給部が前記第1の制御部によりオフ制御されているときに、前記第1および第2のスイッチ回路が前記第2の制御部によりオフ状態に保持される、半導体メモリ装置。 - 前記低リーク型MOSトランジスタのリーク電流は前記書き込み回路および前記読み出し回路に含まれるMOSトランジスタのリーク電流の10分の1以下である、請求項3に記載の半導体メモリ装置。
- 前記第1のスイッチ回路と前記第1のトランスファゲートとが少なくとも1つのMOSトランジスタを共有する、請求項3または請求項4に記載の半導体メモリ装置。
- 1ビットのデータを互いに逆の論理レベルを有する2種類の電圧の形態でそれぞれ電気的に保持するための第1および第2のデータ・ストレージノードと、前記第1および第2のデータ・ストレージノードと基準電圧との間にそれぞれ接続された第1および第2のMOSトランジスタとを含むラッチ回路と、
前記ラッチ回路の周辺の回路に対して前記ラッチ回路を接続または分離するための少なくとも1つのMOSトランジスタを含むスイッチ回路と、
前記スイッチ回路に対して直列に接続され、アドレス信号に応答して供給される活性化信号に応答して前記ラッチ回路を選択するMOSトランジスタを含むトランスファゲートと、
を有し、
前記ラッチ回路の周辺の回路に供給される第1の電源電圧から独立した第2の電源電圧が前記ラッチ回路に供給され、
前記ラッチ回路の周辺の回路に対する前記第1の電源電圧のオン・オフと連動して前記スイッチ回路がオン・オフし、
前記ラッチ回路および前記スイッチ回路に含まれるMOSトランジスタが前記ラッチ回路の周辺の回路及び前記トランスファゲートに含まれるMOSトランジスタよりもリーク電流の小さい低リーク型MOSトランジスタで構成され、
前記ラッチ回路の周辺の回路に対する前記第1の電源電圧の供給がオフ状態にあるときに、前記スイッチ回路のオフ状態が保持される、半導体メモリセル。 - 前記低リーク型MOSトランジスタのリーク電流は前記ラッチ回路の周辺の回路に含まれるMOSトランジスタのリーク電流の10分の1以下である、請求項6に記載の半導体メモリセル。
- 前記ラッチ回路が、
第1の端子が前記第1のデータ・ストレージノードに接続され、第2の端子が基準電位の電源電圧端子に接続され、制御端子が前記第2のデータ・ストレージノードに接続された第1の低リーク型NMOSトランジスタと、
第1の端子が前記第2のデータ・ストレージノードに接続され、第2の端子が前記基準電位の電源電圧端子に接続され、制御端子が前記第1のデータ・ストレージノードに接続された第2の低リーク型NMOSトランジスタと、
を有する、請求項6または請求項7に記載の半導体メモリセル。 - 前記ラッチ回路が、
第1の端子が前記第1のデータ・ストレージノードに接続され、第2の端子が前記第2の電源電圧供給部の電源電圧端子に接続され、制御端子が前記第2のデータ・ストレージノードに接続された第1の低リーク型PMOSトランジスタと、
第1の端子が前記第2のデータ・ストレージノードに接続され、第2の端子が前記第2の電源電圧供給部の電源電圧端子に接続され、制御端子が前記第1のデータ・ストレージノードに接続された第2の低リーク型PMOSトランジスタと、
を有する、請求項8に記載の半導体メモリセル。 - 前記ラッチ回路が、
第1の端子が前記第1のデータ・ストレージノードに接続され、第2の端子が前記第2の電源電圧供給部の電源電圧端子に接続された第1の抵抗素子と、
第1の端子が前記第2のデータ・ストレージノードに接続され、第2の端子が前記第2の電源電圧供給部の電源電圧端子に接続された第2の抵抗素子と、
を有する、請求項8に記載の半導体メモリセル。 - 1ビットのデータを互いに逆の論理レベルを有する2種類の電圧の形態でそれぞれ電気的に保持するための第1および第2のデータ・ストレージノードと、前記第1および第2のデータ・ストレージノードと基準電圧との間にそれぞれ接続された第1および第2のMOSトランジスタとを含むラッチ回路と、
第1の書き込み用ビット線に対して前記第1のデータ・ストレージノードを接続または分離するための第1のスイッチ回路と、
第2の書き込み用ビット線に対して前記第2のデータ・ストレージノードを接続または分離するための第2のスイッチ回路と、
前記ラッチ回路より読み出された電圧を読み出し用のビット線に出力するための出力回路と、
前記第1のスイッチ回路に対して直列に接続され、アドレス信号に応答して供給される書き込み用活性化信号に応答して前記ラッチ回路を選択するMOSトランジスタを含む第1のトランスファゲートと、
前記第2のスイッチ回路に対して直列に接続され、アドレス信号に応答して供給される書き込み用活性化信号に応答して前記ラッチ回路を選択するMOSトランジスタを含む第2のトランスファゲートと、
を有し、
前記出力回路の入力端子が前記第1または第2のスイッチ回路の一方を介して前記ラッチ回路の第1または第2のデータ・ストレージノードに接続され、
前記出力回路に供給される第1の電源電圧から独立した第2の電源電圧が前記ラッチ回路に供給され、
前記出力回路に対する前記第1の電源電圧のオン・オフと連動して前記第1および第2のスイッチ回路がオン・オフし、
前記ラッチ回路および前記第1および第2のスイッチ回路に含まれるMOSトランジスタが前記出力回路、並びに前記第1及び第2のトランスファゲートに含まれるMOSトランジスタよりもリーク電流の小さい低リーク型MOSトランジスタで構成され、
前記出力回路に対する前記第1の電源電圧の供給がオフ状態にあるときに、前記第1および第2のスイッチ回路のオフ状態が保持される、半導体メモリセル。 - 前記低リーク型MOSトランジスタのリーク電流は前記出力回路に含まれるMOSトランジスタのリーク電流の10分の1以下である請求項11に記載の半導体メモリセル。
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