JP2001014859A - 半導体装置 - Google Patents
半導体装置Info
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- 230000003068 static effect Effects 0.000 abstract description 5
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- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 27
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 27
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低電圧駆動CMOS半導体装置に使用される
スタティックメモリ(SRAM)マクロにおいて、メモ
リセルの動作安定性を増し、リーク電流に起因する消費
電力を抑制し、センスアンプリファイアの動作マージン
を確保することにより、全体的な性能維持を可能にす
る。 【解決手段】 低電圧駆動CMOS半導体装置の中にあ
って、SRAMセル2には、しきい値の高いトランジス
タを適用し、これを高い電源電圧で駆動するようにし、
一方、アドレスデコーダ1や、読出し書込み回路3など
の周辺回路には、メモリセル2を構成するトランジスタ
よりもしきい値の低いトランジスタを適用し、これらを
低い電源電圧で駆動するようにすることで、SRAMセ
ル2の動作マージンを確保して、安定した動作を可能に
しながら半導体装置の全体的な消費電力を低減すること
ができる。
スタティックメモリ(SRAM)マクロにおいて、メモ
リセルの動作安定性を増し、リーク電流に起因する消費
電力を抑制し、センスアンプリファイアの動作マージン
を確保することにより、全体的な性能維持を可能にす
る。 【解決手段】 低電圧駆動CMOS半導体装置の中にあ
って、SRAMセル2には、しきい値の高いトランジス
タを適用し、これを高い電源電圧で駆動するようにし、
一方、アドレスデコーダ1や、読出し書込み回路3など
の周辺回路には、メモリセル2を構成するトランジスタ
よりもしきい値の低いトランジスタを適用し、これらを
低い電源電圧で駆動するようにすることで、SRAMセ
ル2の動作マージンを確保して、安定した動作を可能に
しながら半導体装置の全体的な消費電力を低減すること
ができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に低電圧集積回路に混載されるメモリセルの動作
を安定化し、センスアンプリファイアの動作マージンを
確保するに好適な半導体装置に関する。
り、特に低電圧集積回路に混載されるメモリセルの動作
を安定化し、センスアンプリファイアの動作マージンを
確保するに好適な半導体装置に関する。
【0002】
【従来の技術】CMOS半導体集積回路の分野において
は、消費電力低減のために、集積回路をしきい値の低い
電界効果トランジスタにより構成し、これを低電圧で駆
動する方式が注目されている。
は、消費電力低減のために、集積回路をしきい値の低い
電界効果トランジスタにより構成し、これを低電圧で駆
動する方式が注目されている。
【0003】このような構成によれば、しきい値の低い
MOS型電界効果トランジスタにより所定の性能を確保
しながら、省電力が達成できるので、近年の省エネルギ
ー化の動きに合わせて、広く用いられるようになってき
ている。
MOS型電界効果トランジスタにより所定の性能を確保
しながら、省電力が達成できるので、近年の省エネルギ
ー化の動きに合わせて、広く用いられるようになってき
ている。
【0004】
【発明が解決しようとする課題】従来の、半導体装置
は、以上述べたように、しきい値の低い電界効果トラン
ジスタを、低電圧で駆動する傾向にあるが、混載される
メモリセルのしきい値まで下げてしまうと、メモリセル
内部のリーク電流に起因するセルの動作不安定を招き、
更に消費電力が増えてしまうという問題点があった。
は、以上述べたように、しきい値の低い電界効果トラン
ジスタを、低電圧で駆動する傾向にあるが、混載される
メモリセルのしきい値まで下げてしまうと、メモリセル
内部のリーク電流に起因するセルの動作不安定を招き、
更に消費電力が増えてしまうという問題点があった。
【0005】本発明は、上記のような従来技術の問題点
を解消し、低電圧駆動CMOS半導体装置に使用される
スタティックメモリ(SRAM)マクロにおいて、メモ
リセルの動作安定性を増し、リーク電流に起因する消費
電力を抑制し、センスアンプリファイアの動作マージン
を確保することにより、全体的な性能維持を可能とした
半導体装置を提供することを目的とする。
を解消し、低電圧駆動CMOS半導体装置に使用される
スタティックメモリ(SRAM)マクロにおいて、メモ
リセルの動作安定性を増し、リーク電流に起因する消費
電力を抑制し、センスアンプリファイアの動作マージン
を確保することにより、全体的な性能維持を可能とした
半導体装置を提供することを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリ部分を有する半導体装置におい
て、前記メモリ部分の一部分の回路としての第1回路を
構成するトランジスタのしきい値を、前記メモリ部分の
他の部分の回路としての第2回路を構成するトランジス
タのしきい値よりも高いものとしたことを特徴とする半
導体装置を提供するものである。
に、本発明は、メモリ部分を有する半導体装置におい
て、前記メモリ部分の一部分の回路としての第1回路を
構成するトランジスタのしきい値を、前記メモリ部分の
他の部分の回路としての第2回路を構成するトランジス
タのしきい値よりも高いものとしたことを特徴とする半
導体装置を提供するものである。
【0007】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。 実施形1.図1は、本発明の実施形1の半導体装置のブ
ロック図であり、特に半導体集積回路の一構成要素であ
るSRAMマクロ部分を抜き出して示す模式図を示して
いる。
明の実施の形態を説明する。 実施形1.図1は、本発明の実施形1の半導体装置のブ
ロック図であり、特に半導体集積回路の一構成要素であ
るSRAMマクロ部分を抜き出して示す模式図を示して
いる。
【0008】図において示すように、メモリマクロは、
SRAMセル2と、アドレスを指定するためのアドレス
デコーダ1と、データの読み出し、書き込みを行うため
の読出し書込み回路3とによって構成される。
SRAMセル2と、アドレスを指定するためのアドレス
デコーダ1と、データの読み出し、書き込みを行うため
の読出し書込み回路3とによって構成される。
【0009】図1のメモリマクロを用いる半導体集積回
路の大部分は、低消費電力を目的として、しきい値の低
い電界効果トランジスタによって構成されており、電源
電圧VDD0よりも低い、低電源電圧VDD1を電源と
して使用するように構成される。
路の大部分は、低消費電力を目的として、しきい値の低
い電界効果トランジスタによって構成されており、電源
電圧VDD0よりも低い、低電源電圧VDD1を電源と
して使用するように構成される。
【0010】これに対して、SRAMセル2を構成する
各トランジスタには、しきい値の高いトランジスタを使
用し、電源電圧としては、電源電圧VDD0を利用する
ように構成される。
各トランジスタには、しきい値の高いトランジスタを使
用し、電源電圧としては、電源電圧VDD0を利用する
ように構成される。
【0011】一方、アドレスデコーダ1、読出し書込み
回路3を構成する各トランジスタには、しきい値の低い
トランジスタを適用し、低電源電圧VDD1を利用する
ように構成される。
回路3を構成する各トランジスタには、しきい値の低い
トランジスタを適用し、低電源電圧VDD1を利用する
ように構成される。
【0012】図2は、図1のSRAMセル2の、各セル
の回路図である。
の回路図である。
【0013】図3は、図1のアドレスデコーダ1の一部
の回路図である。
の回路図である。
【0014】図4は、各図において使用される電界効果
トランジスタのシンボルの意味の説明図であり、同図
(a)は低しきい値n型MOS電界効果トランジスタ、
(b)は低しきい値p型MOS電界効果トランジスタ、
(c)は高しきい値n型MOS電界効果トランジスタ、
(d)は高しきい値p型MOS電界効果トランジスタを
それぞれ示すものである。
トランジスタのシンボルの意味の説明図であり、同図
(a)は低しきい値n型MOS電界効果トランジスタ、
(b)は低しきい値p型MOS電界効果トランジスタ、
(c)は高しきい値n型MOS電界効果トランジスタ、
(d)は高しきい値p型MOS電界効果トランジスタを
それぞれ示すものである。
【0015】図2において示すように、SRAMセル2
は、高しきい値MOS型電界効果トランジスタを、電源
電圧VDD0により駆動する回路が基本となっている。
ちなみに、同図において示すように、各メモリ素子は、
ワード線WLにより選択的にアクセスされるようになっ
ており、ビット線BL,/BLに、選択されたメモリセ
ルのデータが出力される。
は、高しきい値MOS型電界効果トランジスタを、電源
電圧VDD0により駆動する回路が基本となっている。
ちなみに、同図において示すように、各メモリ素子は、
ワード線WLにより選択的にアクセスされるようになっ
ており、ビット線BL,/BLに、選択されたメモリセ
ルのデータが出力される。
【0016】一方、図3において示すように、アドレス
デコーダ1は、低しきい値MOS型電界効果トランジス
タを、低電源電圧VDD1により駆動する回路が基本と
なっている。
デコーダ1は、低しきい値MOS型電界効果トランジス
タを、低電源電圧VDD1により駆動する回路が基本と
なっている。
【0017】更に、図示はしないが、読出し書込み回路
3も、低しきい値MOS型電界効果トランジスタを、低
電源電圧VDD1により駆動する回路が基本となってい
る。
3も、低しきい値MOS型電界効果トランジスタを、低
電源電圧VDD1により駆動する回路が基本となってい
る。
【0018】アドレスデコーダ1、読出し書込み回路3
に低しきい値トランジスタを使う理由は、省電力化のた
めに電源電圧を低電源電圧VDD1に低下させても、処
理速度を維持できるようにするためである。当然なが
ら、低電圧部分のP型トランジスタには基板バイアスが
かからないように、セル部分のn型ウェルと、その他の
部分のn型ウェルとは分離しておかねばならない。
に低しきい値トランジスタを使う理由は、省電力化のた
めに電源電圧を低電源電圧VDD1に低下させても、処
理速度を維持できるようにするためである。当然なが
ら、低電圧部分のP型トランジスタには基板バイアスが
かからないように、セル部分のn型ウェルと、その他の
部分のn型ウェルとは分離しておかねばならない。
【0019】さて、次に、高しきい値MOS型電界効果
トランジスタで構成され、電源電圧VDD0により駆動
されるSRAMセル2の安定性について説明する。
トランジスタで構成され、電源電圧VDD0により駆動
されるSRAMセル2の安定性について説明する。
【0020】一般に、SRAMセルの安定性の指標とし
て用いられる数値としては、SNM(Static N
oise Margin)が知られている。文献「IE
EEJournal of solid state
circuit」(volSC−22 No.5 oc
t 1987,pp748−754)におけるSEEV
INCKらの実験結果に基づいて計算すれば、しきい値
を下げて行くだけで、このSNMは単調に減少する。
て用いられる数値としては、SNM(Static N
oise Margin)が知られている。文献「IE
EEJournal of solid state
circuit」(volSC−22 No.5 oc
t 1987,pp748−754)におけるSEEV
INCKらの実験結果に基づいて計算すれば、しきい値
を下げて行くだけで、このSNMは単調に減少する。
【0021】図5は、SNMをしきい値の関数としてプ
ロットした、SRAMセルの安定性特性図である。ここ
では、電源電圧VDDはパラメータであり、3.3Vと
2.0Vの場合を示している。
ロットした、SRAMセルの安定性特性図である。ここ
では、電源電圧VDDはパラメータであり、3.3Vと
2.0Vの場合を示している。
【0022】図5の特性図から、電源電圧VDDを3.
3Vに固定した条件で、メモリセルを構成するトランジ
スタのしきい値を0.5Vから0.2Vに下げると、セ
ルの安定度は、約1/2に低下することが判る。更に、
電源電圧VDDを2.0Vに下げると、セルの安定度、
つまりSNMは更に低下し、更に約1/2、つまり合計
で約1/4まで低下することが判る。
3Vに固定した条件で、メモリセルを構成するトランジ
スタのしきい値を0.5Vから0.2Vに下げると、セ
ルの安定度は、約1/2に低下することが判る。更に、
電源電圧VDDを2.0Vに下げると、セルの安定度、
つまりSNMは更に低下し、更に約1/2、つまり合計
で約1/4まで低下することが判る。
【0023】以上のような結果から、SRAMマクロ
を、半導体装置内において他の部分と同じように、低い
しきい値のトランジスタで構成し、低電圧で駆動する
と、セルの安定度は著しく低下することが判る。
を、半導体装置内において他の部分と同じように、低い
しきい値のトランジスタで構成し、低電圧で駆動する
と、セルの安定度は著しく低下することが判る。
【0024】続いて、消費電力という観点から考えてみ
ると、SRAMマクロ全体の消費電力は、通常のメモリ
動作に基づくダイナミックな消費電力と、リーク電流に
基づくスタティックな消費電力の和となる。
ると、SRAMマクロ全体の消費電力は、通常のメモリ
動作に基づくダイナミックな消費電力と、リーク電流に
基づくスタティックな消費電力の和となる。
【0025】この中で、リーク電流に起因する消費電力
は、低しきい値トランジスタでは指数関数的に増大する
ことが知られている。
は、低しきい値トランジスタでは指数関数的に増大する
ことが知られている。
【0026】一方、ダイナミックな消費電力は、しきい
値には直接には依存しないが、トランジスタのしきい値
を下げた場合、電源電圧を低下させることができるの
で、間接的ではあるが、しきい値を下げることが、結果
的にダイナミックな消費電力の低減に寄与することとな
る。
値には直接には依存しないが、トランジスタのしきい値
を下げた場合、電源電圧を低下させることができるの
で、間接的ではあるが、しきい値を下げることが、結果
的にダイナミックな消費電力の低減に寄与することとな
る。
【0027】図6は、メモリセルを周辺回路と同じしき
い値を持つトランジスタで構成した場合の、全消費電力
Wa、ダイナミック消費電力Wd、リーク電流消費電力
Wlの特性図であり、図7は、メモリセルを周辺回路と
は異なる高しきい値トランジスタで構成した場合の、全
消費電力Wa、ダイナミック消費電力Wd、リーク電流
消費電力Wlの特性図である。ちなみに、図6の縦軸は
消費電力、横軸はメモリセル及び周辺回路を構成するト
ランジスタのしきい値で、、図7の縦軸は消費電力、横
軸はメモリセル以外の半導体装置部分を構成するトラン
ジスタのしきい値である。
い値を持つトランジスタで構成した場合の、全消費電力
Wa、ダイナミック消費電力Wd、リーク電流消費電力
Wlの特性図であり、図7は、メモリセルを周辺回路と
は異なる高しきい値トランジスタで構成した場合の、全
消費電力Wa、ダイナミック消費電力Wd、リーク電流
消費電力Wlの特性図である。ちなみに、図6の縦軸は
消費電力、横軸はメモリセル及び周辺回路を構成するト
ランジスタのしきい値で、、図7の縦軸は消費電力、横
軸はメモリセル以外の半導体装置部分を構成するトラン
ジスタのしきい値である。
【0028】SRAMマクロにおいて、メモリセルは、
その面積の大部分を占めるので、全体の消費電力におけ
るリーク部分は、メモリセルにおけるリーク電力が支配
的である。したがって、メモリセルを高しきい値のトラ
ンジスタで構成した場合、図7に示すように、メモリセ
ル以外のトランジスタのしきい値を低下させても、リー
ク電力は急激に増大することはない。つまり、メモリセ
ルに高しきい値トランジスタを用いた場合、全消費電力
Waを低減することができる。
その面積の大部分を占めるので、全体の消費電力におけ
るリーク部分は、メモリセルにおけるリーク電力が支配
的である。したがって、メモリセルを高しきい値のトラ
ンジスタで構成した場合、図7に示すように、メモリセ
ル以外のトランジスタのしきい値を低下させても、リー
ク電力は急激に増大することはない。つまり、メモリセ
ルに高しきい値トランジスタを用いた場合、全消費電力
Waを低減することができる。
【0029】以上のように、半導体装置に搭載されるS
RAMマクロにおいては、メモリセル部分に高しきい値
のトランジスタで構成されるSRAMセルを採用するこ
とにより、メモリセルの動作の安定性を確保できると共
に、全体の消費電力を低減することができる。
RAMマクロにおいては、メモリセル部分に高しきい値
のトランジスタで構成されるSRAMセルを採用するこ
とにより、メモリセルの動作の安定性を確保できると共
に、全体の消費電力を低減することができる。
【0030】なお、読み出し速度などの本来の性能を維
持するためには、高しきい値トランジスタを用いた部分
への供給電圧を、低しきい値トランジスタより高くすれ
ばよい。
持するためには、高しきい値トランジスタを用いた部分
への供給電圧を、低しきい値トランジスタより高くすれ
ばよい。
【0031】この場合は、前にも述べたように、低い電
源電圧を用いるP型トランジスタに、基板バイアス電圧
効果が生じないように、異なる電源電圧を用いる回路部
分のn型ウェルは互いに分離しておく必要があることは
言うまでもない。
源電圧を用いるP型トランジスタに、基板バイアス電圧
効果が生じないように、異なる電源電圧を用いる回路部
分のn型ウェルは互いに分離しておく必要があることは
言うまでもない。
【0032】以上述べたように、本実施形1では、アド
レスデコーダ1、読出し書込み回路3の各部に、メモリ
マクロを搭載する半導体装置と同じ、低しきい値トラン
ジスタを用いると共に低電源電圧VDD1を供給し、S
RAMセル2に、高しきい値トランジスタを用いると共
に電源電圧VDD0を供給することにより、SNMを向
上させ、メモリとしての安定性を実現できると共に、消
費電力の低減、動作速度の維持などが可能な半導体装置
を実現することができる。 実施形2.図8は、本発明の実施形2の半導体装置のブ
ロック図であり、特に半導体集積回路の一構成要素であ
るSRAMマクロ部分を抜き出して示す模式図を示して
いる。
レスデコーダ1、読出し書込み回路3の各部に、メモリ
マクロを搭載する半導体装置と同じ、低しきい値トラン
ジスタを用いると共に低電源電圧VDD1を供給し、S
RAMセル2に、高しきい値トランジスタを用いると共
に電源電圧VDD0を供給することにより、SNMを向
上させ、メモリとしての安定性を実現できると共に、消
費電力の低減、動作速度の維持などが可能な半導体装置
を実現することができる。 実施形2.図8は、本発明の実施形2の半導体装置のブ
ロック図であり、特に半導体集積回路の一構成要素であ
るSRAMマクロ部分を抜き出して示す模式図を示して
いる。
【0033】図において示すように、メモリマクロは、
SRAMセル2、アドレスを指定するためのアドレスデ
コーダ1、データの読み出し、書き込みを行うための読
出し書込み回路4によって構成される。
SRAMセル2、アドレスを指定するためのアドレスデ
コーダ1、データの読み出し、書き込みを行うための読
出し書込み回路4によって構成される。
【0034】図8のメモリマクロを用いる半導体集積回
路の大部分は、低消費電力を目的として、しきい値の低
い電界効果トランジスタによって構成されており、電源
電圧VDD0よりも低い、低電源電圧VDD1を電源と
して使用するように構成される。
路の大部分は、低消費電力を目的として、しきい値の低
い電界効果トランジスタによって構成されており、電源
電圧VDD0よりも低い、低電源電圧VDD1を電源と
して使用するように構成される。
【0035】これに対して、SRAMセル2および読出
し書込み回路4を構成する各トランジスタには、しきい
値の高いトランジスタを使用し、電源電圧としては、電
源電圧VDD0を利用するように構成される。
し書込み回路4を構成する各トランジスタには、しきい
値の高いトランジスタを使用し、電源電圧としては、電
源電圧VDD0を利用するように構成される。
【0036】一方、アドレスデコーダ1を構成する各ト
ランジスタには、しきい値の低いトランジスタを適用
し、低電源電圧VDD1を利用するように構成される。
ランジスタには、しきい値の低いトランジスタを適用
し、低電源電圧VDD1を利用するように構成される。
【0037】図8の構成において、アドレスデコーダ1
は、低しきい値MOS型電界効果トランジスタを低電源
電圧VDD1により駆動する回路が基本となっており、
その基本構成は、図3に示した通りである。
は、低しきい値MOS型電界効果トランジスタを低電源
電圧VDD1により駆動する回路が基本となっており、
その基本構成は、図3に示した通りである。
【0038】一方、SRAMセル2は、高しきい値MO
S型電界効果トランジスタを電源電圧VDD0により駆
動する回路が基本となっており、その基本構成は、図2
に示した通りである。
S型電界効果トランジスタを電源電圧VDD0により駆
動する回路が基本となっており、その基本構成は、図2
に示した通りである。
【0039】アドレスデコーダ1に低しきい値トランジ
スタを使う理由は、省電力化のために電源電圧を低電源
電圧VDD1に低下させても、処理速度を維持できるよ
うにするためである。
スタを使う理由は、省電力化のために電源電圧を低電源
電圧VDD1に低下させても、処理速度を維持できるよ
うにするためである。
【0040】一方、高しきい値読出し書込み回路4に適
用されるセンスアンプリファイアとしては、様々な回路
が適用可能であるが、ここでは高利得差動アンプリファ
イアを用いた例を、図9の回路図に示す。
用されるセンスアンプリファイアとしては、様々な回路
が適用可能であるが、ここでは高利得差動アンプリファ
イアを用いた例を、図9の回路図に示す。
【0041】図示のように、センスアンプリファイア
は、SRAMセル2からのビット線BLとビット線/B
Lの間に生じた微小な電位差を、増幅検知するための回
路で、この高利得差動増幅器を正しく動作させるために
は、「全ての電界効果トランジスタが、五極管領域で動
作する」という条件を満足するように、動作点における
各ノードの電位を決めた上で設計しなければならない。
低しきい値のトランジスタを低電源電圧VDD1で駆動
した場合には、この条件を満たすのは難しくなるので、
動作マージンを確保できないことがある。
は、SRAMセル2からのビット線BLとビット線/B
Lの間に生じた微小な電位差を、増幅検知するための回
路で、この高利得差動増幅器を正しく動作させるために
は、「全ての電界効果トランジスタが、五極管領域で動
作する」という条件を満足するように、動作点における
各ノードの電位を決めた上で設計しなければならない。
低しきい値のトランジスタを低電源電圧VDD1で駆動
した場合には、この条件を満たすのは難しくなるので、
動作マージンを確保できないことがある。
【0042】本実施形では、上記のような問題点に対処
して、センスアンプリファイアの動作マージンを確保す
べく、読出し書込み回路4を構成するトランジスタを高
しきい値とし、電源電圧VDD0で駆動するようにし
た。
して、センスアンプリファイアの動作マージンを確保す
べく、読出し書込み回路4を構成するトランジスタを高
しきい値とし、電源電圧VDD0で駆動するようにし
た。
【0043】一方、アドレスデコーダ1などの純粋な論
理回路部分は、実施形1と同様に、低しきい値電界効果
トランジスタで作り、電源電圧VDD0より低い低電源
電圧VDD1により駆動することにより、動作速度を維
持しながら、電力消費を低減している。
理回路部分は、実施形1と同様に、低しきい値電界効果
トランジスタで作り、電源電圧VDD0より低い低電源
電圧VDD1により駆動することにより、動作速度を維
持しながら、電力消費を低減している。
【0044】なお、ひとつの半導体装置で、電源電圧V
DD0、低電源電圧VDD1と、異なる電源電圧を用い
る場合は、実施形1と同様に、低電源電圧VDD1を使
用している部分のn型ウェルと、電源電圧VDD0を使
用しているn型ウェルは分離する必要があることは言う
までもない。
DD0、低電源電圧VDD1と、異なる電源電圧を用い
る場合は、実施形1と同様に、低電源電圧VDD1を使
用している部分のn型ウェルと、電源電圧VDD0を使
用しているn型ウェルは分離する必要があることは言う
までもない。
【0045】以上述べたように、本実施形2では、アド
レスデコーダ1に、メモリマクロを搭載する半導体装置
と同じ、低しきい値トランジスタを用いると共に低電源
電圧VDD1を供給し、SRAMセル2と読出し書込み
回路4の各部に、高しきい値トランジスタを用いると共
に電源電圧VDD0を供給することにより、メモリセル
やセンスアンプリファイア部分の動作マージンを確保
し、安定した動作を実現すると共に、消費電力の低減、
動作速度の維持などが可能な半導体装置を実現すること
ができる。 実施形3.図10は、本発明の実施形3の半導体装置の
ブロック図であり、特に半導体集積回路の一構成要素で
あるSRAMマクロ部分を抜き出して示す模式図を示し
ている。
レスデコーダ1に、メモリマクロを搭載する半導体装置
と同じ、低しきい値トランジスタを用いると共に低電源
電圧VDD1を供給し、SRAMセル2と読出し書込み
回路4の各部に、高しきい値トランジスタを用いると共
に電源電圧VDD0を供給することにより、メモリセル
やセンスアンプリファイア部分の動作マージンを確保
し、安定した動作を実現すると共に、消費電力の低減、
動作速度の維持などが可能な半導体装置を実現すること
ができる。 実施形3.図10は、本発明の実施形3の半導体装置の
ブロック図であり、特に半導体集積回路の一構成要素で
あるSRAMマクロ部分を抜き出して示す模式図を示し
ている。
【0046】図において示すように、メモリマクロは、
SRAMセル2、アドレスを指定するためのアドレスデ
コーダ1、アドレスデコーダ1からのデコード信号の電
圧を変換してSRAMセル2に与える電圧変換回路5、
データの読み出し、書き込みを行うための読出し書込み
回路3によって構成される。
SRAMセル2、アドレスを指定するためのアドレスデ
コーダ1、アドレスデコーダ1からのデコード信号の電
圧を変換してSRAMセル2に与える電圧変換回路5、
データの読み出し、書き込みを行うための読出し書込み
回路3によって構成される。
【0047】図10のメモリマクロを用いる半導体集積
回路の大部分は、低消費電力を目的として、しきい値の
低い電界効果トランジスタによって構成されており、電
源電圧VDD0よりも低い、低電源電圧VDD1を電源
として使用するように構成される。
回路の大部分は、低消費電力を目的として、しきい値の
低い電界効果トランジスタによって構成されており、電
源電圧VDD0よりも低い、低電源電圧VDD1を電源
として使用するように構成される。
【0048】これに対して、SRAMセル2を構成する
各トランジスタには、しきい値の高いトランジスタを使
用し、電源電圧としては、電源電圧VDD0を利用する
ように構成される。
各トランジスタには、しきい値の高いトランジスタを使
用し、電源電圧としては、電源電圧VDD0を利用する
ように構成される。
【0049】一方、アドレスデコーダ1および読出し書
込み回路3を構成する各トランジスタには、しきい値の
低いトランジスタを適用し、低電源電圧VDD1を利用
するように構成される。
込み回路3を構成する各トランジスタには、しきい値の
低いトランジスタを適用し、低電源電圧VDD1を利用
するように構成される。
【0050】アドレスデコーダ1は、低しきい値MOS
電界効果トランジスタを低電源電圧VDD1により駆動
する回路が基本となっており、その基本構成は、図3に
示した通りである。
電界効果トランジスタを低電源電圧VDD1により駆動
する回路が基本となっており、その基本構成は、図3に
示した通りである。
【0051】ちなみに、アドレスデコーダ1や読出し書
込み回路3に低しきい値トランジスタを使う理由は、省
電力化のために電源電圧を低電源電圧VDD1に低下さ
せても処理速度を維持できるようにするためである。
込み回路3に低しきい値トランジスタを使う理由は、省
電力化のために電源電圧を低電源電圧VDD1に低下さ
せても処理速度を維持できるようにするためである。
【0052】一方、SRAMセル2は、高しきい値MO
S型電界効果トランジスタを電源電圧VDD0により駆
動する回路が基本となっており、その基本構成は、図2
に示した通りである。
S型電界効果トランジスタを電源電圧VDD0により駆
動する回路が基本となっており、その基本構成は、図2
に示した通りである。
【0053】なお、SRAMセル2に高しきい値電界効
果トランジスタトランジスタを使う理由は、先にも述べ
たように、SNMを向上し、動作マージンを確保して、
消費電力を抑えながら、安定した動作を実現するためで
ある。
果トランジスタトランジスタを使う理由は、先にも述べ
たように、SNMを向上し、動作マージンを確保して、
消費電力を抑えながら、安定した動作を実現するためで
ある。
【0054】なお、図10の構成において、電圧変換回
路5は、低電源電圧VDD1で駆動されるアドレスデコ
ーダ1からのデコード信号を、一旦受けて、これを電圧
変換し、電源電圧VDD0で駆動されるSRAMセル2
に渡す。具体的には、アドレスデコーダ1からのハイレ
ベルのデコード信号、つまり低電源電圧VDD1レベル
のワード線信号を、電源電圧VDD0レベルのワード線
信号に変換して、ワード線WLに出力する。
路5は、低電源電圧VDD1で駆動されるアドレスデコ
ーダ1からのデコード信号を、一旦受けて、これを電圧
変換し、電源電圧VDD0で駆動されるSRAMセル2
に渡す。具体的には、アドレスデコーダ1からのハイレ
ベルのデコード信号、つまり低電源電圧VDD1レベル
のワード線信号を、電源電圧VDD0レベルのワード線
信号に変換して、ワード線WLに出力する。
【0055】以上のような動作を実現するために、電圧
変換回路5は、図11の回路図に示すような構成を有す
る。図において、ワード線WLiは、アドレスデコーダ
1からのハイレベルが低電源電圧VDD1の信号で電圧
変換回路5に入力し、一方ワード線WLは、ハイレベル
が電源電圧VDD0となる信号でSRAMセル2に接続
されている。
変換回路5は、図11の回路図に示すような構成を有す
る。図において、ワード線WLiは、アドレスデコーダ
1からのハイレベルが低電源電圧VDD1の信号で電圧
変換回路5に入力し、一方ワード線WLは、ハイレベル
が電源電圧VDD0となる信号でSRAMセル2に接続
されている。
【0056】このように、電圧変換回路5を挿入する理
由は、SRAMセル2のセル部分に、電源電圧VDD0
を使用しているので、選択されたセルのワード線WLが
電源電圧VDD0レベルに達し、動作周波数を確保する
ためである。
由は、SRAMセル2のセル部分に、電源電圧VDD0
を使用しているので、選択されたセルのワード線WLが
電源電圧VDD0レベルに達し、動作周波数を確保する
ためである。
【0057】もちろん、ハイレベルが低電源電圧VDD
1であっても、トランジスタのしきい値を超えていれば
動作しないことはないが、MOSのトランスファーゲー
トのオン抵抗が高くなるので、メモリセルへの読み出し
速度および書き込み速度の低下は免れない。
1であっても、トランジスタのしきい値を超えていれば
動作しないことはないが、MOSのトランスファーゲー
トのオン抵抗が高くなるので、メモリセルへの読み出し
速度および書き込み速度の低下は免れない。
【0058】このトランスファーゲートのオン抵抗を低
くするためには、トランスファーゲートのゲート幅を大
きく取れば良いが、セル面積を増大させてしまうという
欠点がある。
くするためには、トランスファーゲートのゲート幅を大
きく取れば良いが、セル面積を増大させてしまうという
欠点がある。
【0059】従って、本実施形3のように、アドレスデ
コーダ1から、SRAMセル2のワード線WLに与えら
れるハイレベルの信号を、電圧変換回路5により電源電
圧VDD0レベルまで上昇させることにより、SRAM
セル2のセル部分の面積を増大させることなく、メモリ
セルを構成するトランジスタのオン抵抗を下げ、結果と
して、メモリセルへの読み出し、書き込み速度の低下を
防止することができる。
コーダ1から、SRAMセル2のワード線WLに与えら
れるハイレベルの信号を、電圧変換回路5により電源電
圧VDD0レベルまで上昇させることにより、SRAM
セル2のセル部分の面積を増大させることなく、メモリ
セルを構成するトランジスタのオン抵抗を下げ、結果と
して、メモリセルへの読み出し、書き込み速度の低下を
防止することができる。
【0060】なお、ひとつの半導体装置で、電源電圧V
DD0、低電源電圧VDD1と、異なる電源電圧を用い
る場合は、実施形1、2と同様に、低電源電圧VDD1
を使用している部分のP型トランジスタに基板バイアス
がかからないように、低電源電圧VDD1部分のPMO
Sを含むn型ウェルと、電源電圧VDD0を使用してい
るn型ウェルは分離する必要があることは言うまでもな
い。
DD0、低電源電圧VDD1と、異なる電源電圧を用い
る場合は、実施形1、2と同様に、低電源電圧VDD1
を使用している部分のP型トランジスタに基板バイアス
がかからないように、低電源電圧VDD1部分のPMO
Sを含むn型ウェルと、電源電圧VDD0を使用してい
るn型ウェルは分離する必要があることは言うまでもな
い。
【0061】以上述べたように、本実施形3では、アド
レスデコーダ1と読出し書込み回路3に、メモリマクロ
を搭載する半導体装置と同じ、低しきい値トランジスタ
を用いると共に低電源電圧VDD1を供給し、SRAM
セル2に、高しきい値トランジスタを用いると共に電源
電圧VDD0を供給し、更に、アドレスデコーダ1から
SRAMセル2に与えられるハイレベルの信号を電圧変
換回路5により、電源電圧VDD0まで昇圧することに
より、メモリセルの動作マージンを確保して、安定した
動作を実現すると共に、消費電力の低減、動作速度の維
持などが可能な半導体装置を実現することができる。 実施形4.なお、あえて図示はしないが、上記実施形2
と実施形3を組み合わせた構成も実施形4として、実施
可能である。
レスデコーダ1と読出し書込み回路3に、メモリマクロ
を搭載する半導体装置と同じ、低しきい値トランジスタ
を用いると共に低電源電圧VDD1を供給し、SRAM
セル2に、高しきい値トランジスタを用いると共に電源
電圧VDD0を供給し、更に、アドレスデコーダ1から
SRAMセル2に与えられるハイレベルの信号を電圧変
換回路5により、電源電圧VDD0まで昇圧することに
より、メモリセルの動作マージンを確保して、安定した
動作を実現すると共に、消費電力の低減、動作速度の維
持などが可能な半導体装置を実現することができる。 実施形4.なお、あえて図示はしないが、上記実施形2
と実施形3を組み合わせた構成も実施形4として、実施
可能である。
【0062】図1をベースに説明すると、アドレスデコ
ーダ1とSRAMセル2の間に、図10に示すような電
圧変換回路5を介在させ、読出し書込み回路3の代わり
に、図8に示すように、高しきい値読出し書込み回路4
を採用する。
ーダ1とSRAMセル2の間に、図10に示すような電
圧変換回路5を介在させ、読出し書込み回路3の代わり
に、図8に示すように、高しきい値読出し書込み回路4
を採用する。
【0063】これにより、SRAMセル2の動作速度の
低下を招くことなく、SRAMセル2の動作マージンを
確保し、安定した動作を実現すると共に、SRAMセル
2からのデータの読み出しに当たっては、センスアンプ
リファイアの安定した確実な動作を可能とすることによ
り、半導体装置全体として信頼性の高い構成を実現する
ことができる。なお、SRAMのしきい値をそのままと
して、読み出し書き込み回路4のみをしきい値の高いも
のとすることもできる。
低下を招くことなく、SRAMセル2の動作マージンを
確保し、安定した動作を実現すると共に、SRAMセル
2からのデータの読み出しに当たっては、センスアンプ
リファイアの安定した確実な動作を可能とすることによ
り、半導体装置全体として信頼性の高い構成を実現する
ことができる。なお、SRAMのしきい値をそのままと
して、読み出し書き込み回路4のみをしきい値の高いも
のとすることもできる。
【0064】以上には、本発明をSRAMについて適用
する場合について説明したが、これ以外のメモリセルに
も本発明は適用可能である。
する場合について説明したが、これ以外のメモリセルに
も本発明は適用可能である。
【0065】このように、本発明の実施例によれば、以
下のような効果が得られる。即ち、メモリを構成する回
路の一部分を、しきい値の高いトランジスタで構成する
ことにより、しきい値の低いトランジスタにより構成す
ると劣化する、たとえばメモリセルの安定性等の特性
を、従来のレベルに保持したまま、低消費電力SRAM
を構成することができる。また、しきい値の高いトラン
ジスタを用いた回路部分に使用する電源電圧を、しきい
値の低いトランジスタを用いた部分の電源電圧よりも高
くすることにより、高いしきい値のトランジスタを用い
たことによる速度劣化を回避することができる。このよ
うにしきい値の高いトランジスタと、しきい値の低いト
ランジスタを混在した場合に、両者のn型ウェルを分離
しておかないと、低い電源電圧を使用する回路のトラン
ジスタには基板バイアスが印加された状態になり、動作
速度が劣化する。これを回避するために上述のようにウ
ェルの分離を行った。また、デコーダを低電圧駆動回路
とした場合、ワード電位も低電圧となり、書き込み速度
・読み出し速度が劣化する。これを抑制するために電圧
変換回路によりデコーダ出力のうちのHレベル信号を昇
圧するようにした。
下のような効果が得られる。即ち、メモリを構成する回
路の一部分を、しきい値の高いトランジスタで構成する
ことにより、しきい値の低いトランジスタにより構成す
ると劣化する、たとえばメモリセルの安定性等の特性
を、従来のレベルに保持したまま、低消費電力SRAM
を構成することができる。また、しきい値の高いトラン
ジスタを用いた回路部分に使用する電源電圧を、しきい
値の低いトランジスタを用いた部分の電源電圧よりも高
くすることにより、高いしきい値のトランジスタを用い
たことによる速度劣化を回避することができる。このよ
うにしきい値の高いトランジスタと、しきい値の低いト
ランジスタを混在した場合に、両者のn型ウェルを分離
しておかないと、低い電源電圧を使用する回路のトラン
ジスタには基板バイアスが印加された状態になり、動作
速度が劣化する。これを回避するために上述のようにウ
ェルの分離を行った。また、デコーダを低電圧駆動回路
とした場合、ワード電位も低電圧となり、書き込み速度
・読み出し速度が劣化する。これを抑制するために電圧
変換回路によりデコーダ出力のうちのHレベル信号を昇
圧するようにした。
【0066】
【発明の効果】以上述べたように、本発明の半導体装置
は、低しきい値トランジスタを低い電源電圧で動作させ
るCMOS論理回路に対して、メモリマクロを搭載する
に当たり、少なくとも、メモリセル部分を構成するトラ
ンジスタに高しきい値トランジスタを採用し、これを高
い電源電圧で動作させるように構成したので、メモリセ
ルの動作マージンを確保して安定したメモリ動作を実現
すると共に、消費電力を低減し、動作速度を維持するこ
とを可能にできる効果がある。
は、低しきい値トランジスタを低い電源電圧で動作させ
るCMOS論理回路に対して、メモリマクロを搭載する
に当たり、少なくとも、メモリセル部分を構成するトラ
ンジスタに高しきい値トランジスタを採用し、これを高
い電源電圧で動作させるように構成したので、メモリセ
ルの動作マージンを確保して安定したメモリ動作を実現
すると共に、消費電力を低減し、動作速度を維持するこ
とを可能にできる効果がある。
【図1】本発明の実施形1の半導体装置のブロック図で
ある。
ある。
【図2】図1のSRAMセル2の、各セルの回路図であ
る。
る。
【図3】図1のアドレスデコーダ1の一部の回路図であ
る。
る。
【図4】各図において使用される電界効果トランジスタ
のシンボルの意味の説明図であり、同図(a)は低しき
い値n型MOS電界効果トランジスタ、(b)は低しき
い値p型MOS電界効果トランジスタ、(c)は高しき
い値n型MOS電界効果トランジスタ、(d)は高しき
い値p型MOS電界効果トランジスタである。
のシンボルの意味の説明図であり、同図(a)は低しき
い値n型MOS電界効果トランジスタ、(b)は低しき
い値p型MOS電界効果トランジスタ、(c)は高しき
い値n型MOS電界効果トランジスタ、(d)は高しき
い値p型MOS電界効果トランジスタである。
【図5】SNM(Static Noise Marg
in)をしきい値の関数としてプロットした、SRAM
セルの安定性特性図である。
in)をしきい値の関数としてプロットした、SRAM
セルの安定性特性図である。
【図6】メモリセルを低しきい値トランジスタで構成し
た場合の、全消費電力Wa、ダイナミック消費電力W
d、リーク電流消費電力Wlの特性図である。
た場合の、全消費電力Wa、ダイナミック消費電力W
d、リーク電流消費電力Wlの特性図である。
【図7】メモリセルを高しきい値トランジスタで構成し
た場合の、全消費電力Wa、ダイナミック消費電力W
d、リーク電流消費電力Wlの特性図である。
た場合の、全消費電力Wa、ダイナミック消費電力W
d、リーク電流消費電力Wlの特性図である。
【図8】本発明の実施形2の半導体装置のブロック図で
ある。
ある。
【図9】図8の、読出し書込み回路4の部分回路図であ
る。
る。
【図10】本発明の実施形3の半導体装置のブロック図
である。
である。
【図11】図10の、電圧変換回路5の部分回路図であ
る。
る。
1 アドレスデコーダ 2 SRAMセル 3 読出し書込み回路 4 読出し書込み回路 5 電圧変換回路
Claims (10)
- 【請求項1】メモリ部分を有する半導体装置において、 前記メモリ部分の一部分の回路としての第1回路を構成
するトランジスタのしきい値を、前記メモリ部分の他の
部分の回路としての第2回路を構成するトランジスタの
しきい値よりも高いものとしたことを特徴とする半導体
装置。 - 【請求項2】前記第1回路への供給電圧を、前記第2回
路への供給電圧よりも高く設定したことを特徴とする請
求項1に記載の半導体装置。 - 【請求項3】前記第1回路を構成するトランジスタのう
ちの少なくとも一導電型トランジスタを含むウェルが、
前記第2回路を構成するトランジスタのうちの前記導電
型トランジスタを含むウェルと分離されていることを特
徴とする請求項1又は2に記載の半導体装置。 - 【請求項4】前記第1回路はメモリセル及びセンスアン
プリファイアの少なくとも一方であることを特徴とする
請求項3に記載の半導体装置。 - 【請求項5】前記メモリ部分におけるメモリセルのワー
ド線と、この前段としてのアドレスデコーダにおける出
力との間に、電圧変換回路が挿入されていることを特徴
とする請求項3に記載の半導体装置。 - 【請求項6】第1のトランジスタで構成され、第1の源
電圧で駆動されるメモリセルと、前記第1のトランジス
タよりもしきい値の低い第2のトランジスタで構成さ
れ、前記第1電源電圧よりも低い第2の電源電圧で駆動
される周辺回路と、を備えることを特徴とする半導体装
置。 - 【請求項7】前記周辺回路のうちの、少なくとも、前記
メモリセルのデータを読み出すセンスアンプリファイア
を、前記第1のトランジスタで構成し、前記第1の電源
電圧で駆動するようにしたことを特徴とする請求項5に
記載の半導体装置。 - 【請求項8】前記周辺回路から前記メモリセルに与えら
れる第2の電源レベルの信号を、第1の電源レベルに変
換する電圧変換回路を備えることを特徴とする請求項6
に記載の半導体装置。 - 【請求項9】前記周辺回路から前記メモリセルに与えら
れる信号が、前記メモリセルの選択信号であることを特
徴とする請求項8に記載の半導体装置。 - 【請求項10】前記周辺回路のうちの、少なくとも、前
記メモリセルのデータを読み出すセンスアンプリファイ
アを、前記第1トランジスタで構成し、前記第1電源電
圧で駆動するようにすると共に、前記周辺回路から前記
メモリセルに与えられる電源レベルの信号を、第2の電
源レベルから第1の電源レベルに変換して与えることを
特徴とする請求項6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11186167A JP2001014859A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11186167A JP2001014859A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001014859A true JP2001014859A (ja) | 2001-01-19 |
Family
ID=16183574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11186167A Pending JP2001014859A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001014859A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101040343A (zh) * | 2004-11-18 | 2007-09-19 | 飞思卡尔半导体公司 | 用于静态随机存取存储器的字线驱动器电路及其方法 |
JP2007305294A (ja) * | 2007-06-22 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置、半導体メモリ装置及び半導体メモリセル |
JP2008545226A (ja) * | 2005-07-01 | 2008-12-11 | ピイ・エイ・セミ・インコーポレーテッド | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 |
-
1999
- 1999-06-30 JP JP11186167A patent/JP2001014859A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101040343A (zh) * | 2004-11-18 | 2007-09-19 | 飞思卡尔半导体公司 | 用于静态随机存取存储器的字线驱动器电路及其方法 |
JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
CN101040343B (zh) * | 2004-11-18 | 2013-11-20 | 飞思卡尔半导体公司 | 用于静态随机存取存储器的字线驱动器电路及其方法 |
JP2008545226A (ja) * | 2005-07-01 | 2008-12-11 | ピイ・エイ・セミ・インコーポレーテッド | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 |
US8625368B2 (en) | 2005-07-01 | 2014-01-07 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
US8848463B2 (en) | 2005-07-01 | 2014-09-30 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
US9129708B2 (en) | 2005-07-01 | 2015-09-08 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
US9343139B2 (en) | 2005-07-01 | 2016-05-17 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
US10482952B2 (en) | 2005-07-01 | 2019-11-19 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
US10490265B2 (en) | 2005-07-01 | 2019-11-26 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
JP2007305294A (ja) * | 2007-06-22 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置、半導体メモリ装置及び半導体メモリセル |
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