JP2001014859A

JP2001014859A - 半導体装置

Info

Publication number: JP2001014859A
Application number: JP11186167A
Authority: JP
Inventors: Fumitoshi Hatori; 鳥文敏羽
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】低電圧駆動ＣＭＯＳ半導体装置に使用される
スタティックメモリ（ＳＲＡＭ）マクロにおいて、メモ
リセルの動作安定性を増し、リーク電流に起因する消費
電力を抑制し、センスアンプリファイアの動作マージン
を確保することにより、全体的な性能維持を可能にす
る。【解決手段】低電圧駆動ＣＭＯＳ半導体装置の中にあ
って、ＳＲＡＭセル２には、しきい値の高いトランジス
タを適用し、これを高い電源電圧で駆動するようにし、
一方、アドレスデコーダ１や、読出し書込み回路３など
の周辺回路には、メモリセル２を構成するトランジスタ
よりもしきい値の低いトランジスタを適用し、これらを
低い電源電圧で駆動するようにすることで、ＳＲＡＭセ
ル２の動作マージンを確保して、安定した動作を可能に
しながら半導体装置の全体的な消費電力を低減すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に低電圧集積回路に混載されるメモリセルの動作
を安定化し、センスアンプリファイアの動作マージンを
確保するに好適な半導体装置に関する。

【０００２】

【従来の技術】ＣＭＯＳ半導体集積回路の分野において
は、消費電力低減のために、集積回路をしきい値の低い
電界効果トランジスタにより構成し、これを低電圧で駆
動する方式が注目されている。

【０００３】このような構成によれば、しきい値の低い
ＭＯＳ型電界効果トランジスタにより所定の性能を確保
しながら、省電力が達成できるので、近年の省エネルギ
ー化の動きに合わせて、広く用いられるようになってき
ている。

【０００４】

【発明が解決しようとする課題】従来の、半導体装置
は、以上述べたように、しきい値の低い電界効果トラン
ジスタを、低電圧で駆動する傾向にあるが、混載される
メモリセルのしきい値まで下げてしまうと、メモリセル
内部のリーク電流に起因するセルの動作不安定を招き、
更に消費電力が増えてしまうという問題点があった。

【０００５】本発明は、上記のような従来技術の問題点
を解消し、低電圧駆動ＣＭＯＳ半導体装置に使用される
スタティックメモリ（ＳＲＡＭ）マクロにおいて、メモ
リセルの動作安定性を増し、リーク電流に起因する消費
電力を抑制し、センスアンプリファイアの動作マージン
を確保することにより、全体的な性能維持を可能とした
半導体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリ部分を有する半導体装置におい
て、前記メモリ部分の一部分の回路としての第１回路を
構成するトランジスタのしきい値を、前記メモリ部分の
他の部分の回路としての第２回路を構成するトランジス
タのしきい値よりも高いものとしたことを特徴とする半
導体装置を提供するものである。

【０００７】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。実施形１．図１は、本発明の実施形１の半導体装置のブ
ロック図であり、特に半導体集積回路の一構成要素であ
るＳＲＡＭマクロ部分を抜き出して示す模式図を示して
いる。

【０００８】図において示すように、メモリマクロは、
ＳＲＡＭセル２と、アドレスを指定するためのアドレス
デコーダ１と、データの読み出し、書き込みを行うため
の読出し書込み回路３とによって構成される。

【０００９】図１のメモリマクロを用いる半導体集積回
路の大部分は、低消費電力を目的として、しきい値の低
い電界効果トランジスタによって構成されており、電源
電圧ＶＤＤ０よりも低い、低電源電圧ＶＤＤ１を電源と
して使用するように構成される。

【００１０】これに対して、ＳＲＡＭセル２を構成する
各トランジスタには、しきい値の高いトランジスタを使
用し、電源電圧としては、電源電圧ＶＤＤ０を利用する
ように構成される。

【００１１】一方、アドレスデコーダ１、読出し書込み
回路３を構成する各トランジスタには、しきい値の低い
トランジスタを適用し、低電源電圧ＶＤＤ１を利用する
ように構成される。

【００１２】図２は、図１のＳＲＡＭセル２の、各セル
の回路図である。

【００１３】図３は、図１のアドレスデコーダ１の一部
の回路図である。

【００１４】図４は、各図において使用される電界効果
トランジスタのシンボルの意味の説明図であり、同図
（ａ）は低しきい値ｎ型ＭＯＳ電界効果トランジスタ、
（ｂ）は低しきい値ｐ型ＭＯＳ電界効果トランジスタ、
（ｃ）は高しきい値ｎ型ＭＯＳ電界効果トランジスタ、
（ｄ）は高しきい値ｐ型ＭＯＳ電界効果トランジスタを
それぞれ示すものである。

【００１５】図２において示すように、ＳＲＡＭセル２
は、高しきい値ＭＯＳ型電界効果トランジスタを、電源
電圧ＶＤＤ０により駆動する回路が基本となっている。
ちなみに、同図において示すように、各メモリ素子は、
ワード線ＷＬにより選択的にアクセスされるようになっ
ており、ビット線ＢＬ，／ＢＬに、選択されたメモリセ
ルのデータが出力される。

【００１６】一方、図３において示すように、アドレス
デコーダ１は、低しきい値ＭＯＳ型電界効果トランジス
タを、低電源電圧ＶＤＤ１により駆動する回路が基本と
なっている。

【００１７】更に、図示はしないが、読出し書込み回路
３も、低しきい値ＭＯＳ型電界効果トランジスタを、低
電源電圧ＶＤＤ１により駆動する回路が基本となってい
る。

【００１８】アドレスデコーダ１、読出し書込み回路３
に低しきい値トランジスタを使う理由は、省電力化のた
めに電源電圧を低電源電圧ＶＤＤ１に低下させても、処
理速度を維持できるようにするためである。当然なが
ら、低電圧部分のＰ型トランジスタには基板バイアスが
かからないように、セル部分のｎ型ウェルと、その他の
部分のｎ型ウェルとは分離しておかねばならない。

【００１９】さて、次に、高しきい値ＭＯＳ型電界効果
トランジスタで構成され、電源電圧ＶＤＤ０により駆動
されるＳＲＡＭセル２の安定性について説明する。

【００２０】一般に、ＳＲＡＭセルの安定性の指標とし
て用いられる数値としては、ＳＮＭ（ＳｔａｔｉｃＮ
ｏｉｓｅＭａｒｇｉｎ）が知られている。文献「ＩＥ
ＥＥＪｏｕｒｎａｌｏｆｓｏｌｉｄｓｔａｔｅ
ｃｉｒｃｕｉｔ」（ｖｏｌＳＣ−２２Ｎｏ．５ｏｃ
ｔ１９８７，ｐｐ７４８−７５４）におけるＳＥＥＶ
ＩＮＣＫらの実験結果に基づいて計算すれば、しきい値
を下げて行くだけで、このＳＮＭは単調に減少する。

【００２１】図５は、ＳＮＭをしきい値の関数としてプ
ロットした、ＳＲＡＭセルの安定性特性図である。ここ
では、電源電圧ＶＤＤはパラメータであり、３．３Ｖと
２．０Ｖの場合を示している。

【００２２】図５の特性図から、電源電圧ＶＤＤを３．
３Ｖに固定した条件で、メモリセルを構成するトランジ
スタのしきい値を０．５Ｖから０．２Ｖに下げると、セ
ルの安定度は、約１／２に低下することが判る。更に、
電源電圧ＶＤＤを２．０Ｖに下げると、セルの安定度、
つまりＳＮＭは更に低下し、更に約１／２、つまり合計
で約１／４まで低下することが判る。

【００２３】以上のような結果から、ＳＲＡＭマクロ
を、半導体装置内において他の部分と同じように、低い
しきい値のトランジスタで構成し、低電圧で駆動する
と、セルの安定度は著しく低下することが判る。

【００２４】続いて、消費電力という観点から考えてみ
ると、ＳＲＡＭマクロ全体の消費電力は、通常のメモリ
動作に基づくダイナミックな消費電力と、リーク電流に
基づくスタティックな消費電力の和となる。

【００２５】この中で、リーク電流に起因する消費電力
は、低しきい値トランジスタでは指数関数的に増大する
ことが知られている。

【００２６】一方、ダイナミックな消費電力は、しきい
値には直接には依存しないが、トランジスタのしきい値
を下げた場合、電源電圧を低下させることができるの
で、間接的ではあるが、しきい値を下げることが、結果
的にダイナミックな消費電力の低減に寄与することとな
る。

【００２７】図６は、メモリセルを周辺回路と同じしき
い値を持つトランジスタで構成した場合の、全消費電力
Ｗａ、ダイナミック消費電力Ｗｄ、リーク電流消費電力
Ｗｌの特性図であり、図７は、メモリセルを周辺回路と
は異なる高しきい値トランジスタで構成した場合の、全
消費電力Ｗａ、ダイナミック消費電力Ｗｄ、リーク電流
消費電力Ｗｌの特性図である。ちなみに、図６の縦軸は
消費電力、横軸はメモリセル及び周辺回路を構成するト
ランジスタのしきい値で、、図７の縦軸は消費電力、横
軸はメモリセル以外の半導体装置部分を構成するトラン
ジスタのしきい値である。

【００２８】ＳＲＡＭマクロにおいて、メモリセルは、
その面積の大部分を占めるので、全体の消費電力におけ
るリーク部分は、メモリセルにおけるリーク電力が支配
的である。したがって、メモリセルを高しきい値のトラ
ンジスタで構成した場合、図７に示すように、メモリセ
ル以外のトランジスタのしきい値を低下させても、リー
ク電力は急激に増大することはない。つまり、メモリセ
ルに高しきい値トランジスタを用いた場合、全消費電力
Ｗａを低減することができる。

【００２９】以上のように、半導体装置に搭載されるＳ
ＲＡＭマクロにおいては、メモリセル部分に高しきい値
のトランジスタで構成されるＳＲＡＭセルを採用するこ
とにより、メモリセルの動作の安定性を確保できると共
に、全体の消費電力を低減することができる。

【００３０】なお、読み出し速度などの本来の性能を維
持するためには、高しきい値トランジスタを用いた部分
への供給電圧を、低しきい値トランジスタより高くすれ
ばよい。

【００３１】この場合は、前にも述べたように、低い電
源電圧を用いるＰ型トランジスタに、基板バイアス電圧
効果が生じないように、異なる電源電圧を用いる回路部
分のｎ型ウェルは互いに分離しておく必要があることは
言うまでもない。

【００３２】以上述べたように、本実施形１では、アド
レスデコーダ１、読出し書込み回路３の各部に、メモリ
マクロを搭載する半導体装置と同じ、低しきい値トラン
ジスタを用いると共に低電源電圧ＶＤＤ１を供給し、Ｓ
ＲＡＭセル２に、高しきい値トランジスタを用いると共
に電源電圧ＶＤＤ０を供給することにより、ＳＮＭを向
上させ、メモリとしての安定性を実現できると共に、消
費電力の低減、動作速度の維持などが可能な半導体装置
を実現することができる。実施形２．図８は、本発明の実施形２の半導体装置のブ
ロック図であり、特に半導体集積回路の一構成要素であ
るＳＲＡＭマクロ部分を抜き出して示す模式図を示して
いる。

【００３３】図において示すように、メモリマクロは、
ＳＲＡＭセル２、アドレスを指定するためのアドレスデ
コーダ１、データの読み出し、書き込みを行うための読
出し書込み回路４によって構成される。

【００３４】図８のメモリマクロを用いる半導体集積回
路の大部分は、低消費電力を目的として、しきい値の低
い電界効果トランジスタによって構成されており、電源
電圧ＶＤＤ０よりも低い、低電源電圧ＶＤＤ１を電源と
して使用するように構成される。

【００３５】これに対して、ＳＲＡＭセル２および読出
し書込み回路４を構成する各トランジスタには、しきい
値の高いトランジスタを使用し、電源電圧としては、電
源電圧ＶＤＤ０を利用するように構成される。

【００３６】一方、アドレスデコーダ１を構成する各ト
ランジスタには、しきい値の低いトランジスタを適用
し、低電源電圧ＶＤＤ１を利用するように構成される。

【００３７】図８の構成において、アドレスデコーダ１
は、低しきい値ＭＯＳ型電界効果トランジスタを低電源
電圧ＶＤＤ１により駆動する回路が基本となっており、
その基本構成は、図３に示した通りである。

【００３８】一方、ＳＲＡＭセル２は、高しきい値ＭＯ
Ｓ型電界効果トランジスタを電源電圧ＶＤＤ０により駆
動する回路が基本となっており、その基本構成は、図２
に示した通りである。

【００３９】アドレスデコーダ１に低しきい値トランジ
スタを使う理由は、省電力化のために電源電圧を低電源
電圧ＶＤＤ１に低下させても、処理速度を維持できるよ
うにするためである。

【００４０】一方、高しきい値読出し書込み回路４に適
用されるセンスアンプリファイアとしては、様々な回路
が適用可能であるが、ここでは高利得差動アンプリファ
イアを用いた例を、図９の回路図に示す。

【００４１】図示のように、センスアンプリファイア
は、ＳＲＡＭセル２からのビット線ＢＬとビット線／Ｂ
Ｌの間に生じた微小な電位差を、増幅検知するための回
路で、この高利得差動増幅器を正しく動作させるために
は、「全ての電界効果トランジスタが、五極管領域で動
作する」という条件を満足するように、動作点における
各ノードの電位を決めた上で設計しなければならない。
低しきい値のトランジスタを低電源電圧ＶＤＤ１で駆動
した場合には、この条件を満たすのは難しくなるので、
動作マージンを確保できないことがある。

【００４２】本実施形では、上記のような問題点に対処
して、センスアンプリファイアの動作マージンを確保す
べく、読出し書込み回路４を構成するトランジスタを高
しきい値とし、電源電圧ＶＤＤ０で駆動するようにし
た。

【００４３】一方、アドレスデコーダ１などの純粋な論
理回路部分は、実施形１と同様に、低しきい値電界効果
トランジスタで作り、電源電圧ＶＤＤ０より低い低電源
電圧ＶＤＤ１により駆動することにより、動作速度を維
持しながら、電力消費を低減している。

【００４４】なお、ひとつの半導体装置で、電源電圧Ｖ
ＤＤ０、低電源電圧ＶＤＤ１と、異なる電源電圧を用い
る場合は、実施形１と同様に、低電源電圧ＶＤＤ１を使
用している部分のｎ型ウェルと、電源電圧ＶＤＤ０を使
用しているｎ型ウェルは分離する必要があることは言う
までもない。

【００４５】以上述べたように、本実施形２では、アド
レスデコーダ１に、メモリマクロを搭載する半導体装置
と同じ、低しきい値トランジスタを用いると共に低電源
電圧ＶＤＤ１を供給し、ＳＲＡＭセル２と読出し書込み
回路４の各部に、高しきい値トランジスタを用いると共
に電源電圧ＶＤＤ０を供給することにより、メモリセル
やセンスアンプリファイア部分の動作マージンを確保
し、安定した動作を実現すると共に、消費電力の低減、
動作速度の維持などが可能な半導体装置を実現すること
ができる。実施形３．図１０は、本発明の実施形３の半導体装置の
ブロック図であり、特に半導体集積回路の一構成要素で
あるＳＲＡＭマクロ部分を抜き出して示す模式図を示し
ている。

【００４６】図において示すように、メモリマクロは、
ＳＲＡＭセル２、アドレスを指定するためのアドレスデ
コーダ１、アドレスデコーダ１からのデコード信号の電
圧を変換してＳＲＡＭセル２に与える電圧変換回路５、
データの読み出し、書き込みを行うための読出し書込み
回路３によって構成される。

【００４７】図１０のメモリマクロを用いる半導体集積
回路の大部分は、低消費電力を目的として、しきい値の
低い電界効果トランジスタによって構成されており、電
源電圧ＶＤＤ０よりも低い、低電源電圧ＶＤＤ１を電源
として使用するように構成される。

【００４８】これに対して、ＳＲＡＭセル２を構成する
各トランジスタには、しきい値の高いトランジスタを使
用し、電源電圧としては、電源電圧ＶＤＤ０を利用する
ように構成される。

【００４９】一方、アドレスデコーダ１および読出し書
込み回路３を構成する各トランジスタには、しきい値の
低いトランジスタを適用し、低電源電圧ＶＤＤ１を利用
するように構成される。

【００５０】アドレスデコーダ１は、低しきい値ＭＯＳ
電界効果トランジスタを低電源電圧ＶＤＤ１により駆動
する回路が基本となっており、その基本構成は、図３に
示した通りである。

【００５１】ちなみに、アドレスデコーダ１や読出し書
込み回路３に低しきい値トランジスタを使う理由は、省
電力化のために電源電圧を低電源電圧ＶＤＤ１に低下さ
せても処理速度を維持できるようにするためである。

【００５２】一方、ＳＲＡＭセル２は、高しきい値ＭＯ
Ｓ型電界効果トランジスタを電源電圧ＶＤＤ０により駆
動する回路が基本となっており、その基本構成は、図２
に示した通りである。

【００５３】なお、ＳＲＡＭセル２に高しきい値電界効
果トランジスタトランジスタを使う理由は、先にも述べ
たように、ＳＮＭを向上し、動作マージンを確保して、
消費電力を抑えながら、安定した動作を実現するためで
ある。

【００５４】なお、図１０の構成において、電圧変換回
路５は、低電源電圧ＶＤＤ１で駆動されるアドレスデコ
ーダ１からのデコード信号を、一旦受けて、これを電圧
変換し、電源電圧ＶＤＤ０で駆動されるＳＲＡＭセル２
に渡す。具体的には、アドレスデコーダ１からのハイレ
ベルのデコード信号、つまり低電源電圧ＶＤＤ１レベル
のワード線信号を、電源電圧ＶＤＤ０レベルのワード線
信号に変換して、ワード線ＷＬに出力する。

【００５５】以上のような動作を実現するために、電圧
変換回路５は、図１１の回路図に示すような構成を有す
る。図において、ワード線ＷＬｉは、アドレスデコーダ
１からのハイレベルが低電源電圧ＶＤＤ１の信号で電圧
変換回路５に入力し、一方ワード線ＷＬは、ハイレベル
が電源電圧ＶＤＤ０となる信号でＳＲＡＭセル２に接続
されている。

【００５６】このように、電圧変換回路５を挿入する理
由は、ＳＲＡＭセル２のセル部分に、電源電圧ＶＤＤ０
を使用しているので、選択されたセルのワード線ＷＬが
電源電圧ＶＤＤ０レベルに達し、動作周波数を確保する
ためである。

【００５７】もちろん、ハイレベルが低電源電圧ＶＤＤ
１であっても、トランジスタのしきい値を超えていれば
動作しないことはないが、ＭＯＳのトランスファーゲー
トのオン抵抗が高くなるので、メモリセルへの読み出し
速度および書き込み速度の低下は免れない。

【００５８】このトランスファーゲートのオン抵抗を低
くするためには、トランスファーゲートのゲート幅を大
きく取れば良いが、セル面積を増大させてしまうという
欠点がある。

【００５９】従って、本実施形３のように、アドレスデ
コーダ１から、ＳＲＡＭセル２のワード線ＷＬに与えら
れるハイレベルの信号を、電圧変換回路５により電源電
圧ＶＤＤ０レベルまで上昇させることにより、ＳＲＡＭ
セル２のセル部分の面積を増大させることなく、メモリ
セルを構成するトランジスタのオン抵抗を下げ、結果と
して、メモリセルへの読み出し、書き込み速度の低下を
防止することができる。

【００６０】なお、ひとつの半導体装置で、電源電圧Ｖ
ＤＤ０、低電源電圧ＶＤＤ１と、異なる電源電圧を用い
る場合は、実施形１、２と同様に、低電源電圧ＶＤＤ１
を使用している部分のＰ型トランジスタに基板バイアス
がかからないように、低電源電圧ＶＤＤ１部分のＰＭＯ
Ｓを含むｎ型ウェルと、電源電圧ＶＤＤ０を使用してい
るｎ型ウェルは分離する必要があることは言うまでもな
い。

【００６１】以上述べたように、本実施形３では、アド
レスデコーダ１と読出し書込み回路３に、メモリマクロ
を搭載する半導体装置と同じ、低しきい値トランジスタ
を用いると共に低電源電圧ＶＤＤ１を供給し、ＳＲＡＭ
セル２に、高しきい値トランジスタを用いると共に電源
電圧ＶＤＤ０を供給し、更に、アドレスデコーダ１から
ＳＲＡＭセル２に与えられるハイレベルの信号を電圧変
換回路５により、電源電圧ＶＤＤ０まで昇圧することに
より、メモリセルの動作マージンを確保して、安定した
動作を実現すると共に、消費電力の低減、動作速度の維
持などが可能な半導体装置を実現することができる。実施形４．なお、あえて図示はしないが、上記実施形２
と実施形３を組み合わせた構成も実施形４として、実施
可能である。

【００６２】図１をベースに説明すると、アドレスデコ
ーダ１とＳＲＡＭセル２の間に、図１０に示すような電
圧変換回路５を介在させ、読出し書込み回路３の代わり
に、図８に示すように、高しきい値読出し書込み回路４
を採用する。

【００６３】これにより、ＳＲＡＭセル２の動作速度の
低下を招くことなく、ＳＲＡＭセル２の動作マージンを
確保し、安定した動作を実現すると共に、ＳＲＡＭセル
２からのデータの読み出しに当たっては、センスアンプ
リファイアの安定した確実な動作を可能とすることによ
り、半導体装置全体として信頼性の高い構成を実現する
ことができる。なお、ＳＲＡＭのしきい値をそのままと
して、読み出し書き込み回路４のみをしきい値の高いも
のとすることもできる。

【００６４】以上には、本発明をＳＲＡＭについて適用
する場合について説明したが、これ以外のメモリセルに
も本発明は適用可能である。

【００６５】このように、本発明の実施例によれば、以
下のような効果が得られる。即ち、メモリを構成する回
路の一部分を、しきい値の高いトランジスタで構成する
ことにより、しきい値の低いトランジスタにより構成す
ると劣化する、たとえばメモリセルの安定性等の特性
を、従来のレベルに保持したまま、低消費電力ＳＲＡＭ
を構成することができる。また、しきい値の高いトラン
ジスタを用いた回路部分に使用する電源電圧を、しきい
値の低いトランジスタを用いた部分の電源電圧よりも高
くすることにより、高いしきい値のトランジスタを用い
たことによる速度劣化を回避することができる。このよ
うにしきい値の高いトランジスタと、しきい値の低いト
ランジスタを混在した場合に、両者のｎ型ウェルを分離
しておかないと、低い電源電圧を使用する回路のトラン
ジスタには基板バイアスが印加された状態になり、動作
速度が劣化する。これを回避するために上述のようにウ
ェルの分離を行った。また、デコーダを低電圧駆動回路
とした場合、ワード電位も低電圧となり、書き込み速度
・読み出し速度が劣化する。これを抑制するために電圧
変換回路によりデコーダ出力のうちのＨレベル信号を昇
圧するようにした。

【００６６】

【発明の効果】以上述べたように、本発明の半導体装置
は、低しきい値トランジスタを低い電源電圧で動作させ
るＣＭＯＳ論理回路に対して、メモリマクロを搭載する
に当たり、少なくとも、メモリセル部分を構成するトラ
ンジスタに高しきい値トランジスタを採用し、これを高
い電源電圧で動作させるように構成したので、メモリセ
ルの動作マージンを確保して安定したメモリ動作を実現
すると共に、消費電力を低減し、動作速度を維持するこ
とを可能にできる効果がある。

【図面の簡単な説明】

【図１】本発明の実施形１の半導体装置のブロック図で
ある。

【図２】図１のＳＲＡＭセル２の、各セルの回路図であ
る。

【図３】図１のアドレスデコーダ１の一部の回路図であ
る。

【図４】各図において使用される電界効果トランジスタ
のシンボルの意味の説明図であり、同図（ａ）は低しき
い値ｎ型ＭＯＳ電界効果トランジスタ、（ｂ）は低しき
い値ｐ型ＭＯＳ電界効果トランジスタ、（ｃ）は高しき
い値ｎ型ＭＯＳ電界効果トランジスタ、（ｄ）は高しき
い値ｐ型ＭＯＳ電界効果トランジスタである。

【図５】ＳＮＭ（ＳｔａｔｉｃＮｏｉｓｅＭａｒｇ
ｉｎ）をしきい値の関数としてプロットした、ＳＲＡＭ
セルの安定性特性図である。

【図６】メモリセルを低しきい値トランジスタで構成し
た場合の、全消費電力Ｗａ、ダイナミック消費電力Ｗ
ｄ、リーク電流消費電力Ｗｌの特性図である。

【図７】メモリセルを高しきい値トランジスタで構成し
た場合の、全消費電力Ｗａ、ダイナミック消費電力Ｗ
ｄ、リーク電流消費電力Ｗｌの特性図である。

【図８】本発明の実施形２の半導体装置のブロック図で
ある。

【図９】図８の、読出し書込み回路４の部分回路図であ
る。

【図１０】本発明の実施形３の半導体装置のブロック図
である。

【図１１】図１０の、電圧変換回路５の部分回路図であ
る。

【符号の説明】

１アドレスデコーダ２ＳＲＡＭセル３読出し書込み回路４読出し書込み回路５電圧変換回路

Claims

【特許請求の範囲】

【請求項１】メモリ部分を有する半導体装置において、前記メモリ部分の一部分の回路としての第１回路を構成
するトランジスタのしきい値を、前記メモリ部分の他の
部分の回路としての第２回路を構成するトランジスタの
しきい値よりも高いものとしたことを特徴とする半導体
装置。
【請求項２】前記第１回路への供給電圧を、前記第２回
路への供給電圧よりも高く設定したことを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記第１回路を構成するトランジスタのう
ちの少なくとも一導電型トランジスタを含むウェルが、
前記第２回路を構成するトランジスタのうちの前記導電
型トランジスタを含むウェルと分離されていることを特
徴とする請求項１又は２に記載の半導体装置。
【請求項４】前記第１回路はメモリセル及びセンスアン
プリファイアの少なくとも一方であることを特徴とする
請求項３に記載の半導体装置。
【請求項５】前記メモリ部分におけるメモリセルのワー
ド線と、この前段としてのアドレスデコーダにおける出
力との間に、電圧変換回路が挿入されていることを特徴
とする請求項３に記載の半導体装置。
【請求項６】第１のトランジスタで構成され、第１の源
電圧で駆動されるメモリセルと、前記第１のトランジス
タよりもしきい値の低い第２のトランジスタで構成さ
れ、前記第１電源電圧よりも低い第２の電源電圧で駆動
される周辺回路と、を備えることを特徴とする半導体装
置。
【請求項７】前記周辺回路のうちの、少なくとも、前記
メモリセルのデータを読み出すセンスアンプリファイア
を、前記第１のトランジスタで構成し、前記第１の電源
電圧で駆動するようにしたことを特徴とする請求項５に
記載の半導体装置。
【請求項８】前記周辺回路から前記メモリセルに与えら
れる第２の電源レベルの信号を、第１の電源レベルに変
換する電圧変換回路を備えることを特徴とする請求項６
に記載の半導体装置。
【請求項９】前記周辺回路から前記メモリセルに与えら
れる信号が、前記メモリセルの選択信号であることを特
徴とする請求項８に記載の半導体装置。
【請求項１０】前記周辺回路のうちの、少なくとも、前
記メモリセルのデータを読み出すセンスアンプリファイ
アを、前記第１トランジスタで構成し、前記第１電源電
圧で駆動するようにすると共に、前記周辺回路から前記
メモリセルに与えられる電源レベルの信号を、第２の電
源レベルから第１の電源レベルに変換して与えることを
特徴とする請求項６に記載の半導体装置。