JP4856399B2 - 液晶表示装置のｔｆｔ素子電極形状 - Google Patents

Description

本発明は、アクティブマトリックス液晶表示装置に係り、特にＴＦＴ素子の電極構造に関する。

ＴＦＴスイッチング素子を含むアクティブマトリックスＬＣＤ（液晶表示装置）構成の各画素において、ＴＦＴ素子がオンの際に画素電極と共通電極との間に液晶を駆動する電圧が与えられる。画素電極には信号（データ）電圧、共通電極には一定の共通電圧V_COMが印加される。線順次駆動の走査形式では、マトリックスの各行を順次に走査し、走査されている1つの行ライン上の全てのＴＦＴ素子を一水平走査期間のＶ_Ｈだけオンにするアドレス電圧（ゲート電圧）がアドレス線に印加される。即ち、Ｖ_Ｈ期間の間だけ信号電圧が画素電極に印加され、１フレーム期間の残りの期間における信号電圧は、画素電極に並列な蓄積容量に蓄積された電荷により維持される。次のフレームにおいて走査されたとき、その蓄積電荷は次のデータにより更新される。

液晶は直流電圧で駆動すると寿命が短くなること等から、極性反転駆動方式が一般的に採用され、図１にフレーム反転コモンＤＣ駆動方式での液晶に印加される電圧の波形を示す。即ち、フレーム毎に正と負の極性反転の信号電圧を印加する。フレームＦ_ｉで正極性なら、フレームＦ_ｉ＋１で負極性とする。ＴＦＴ素子がオンであるＶ_Ｈ期間、信号電圧がＴＦT素子を介して画素電極に直接印加されると同時に、蓄積容量が信号電圧まで充電される。その後ＴＦＴ素子がオフになったとき、本来は信号電圧に対応する充電電圧が残りのフレーム期間そのまま維持されるべきであるが、画素電極に結合されているゲート・ソース（又はゲート・ドレイン）間の寄生容量Cgsに対し流れ又は流れ込み、信号電圧が正極性においては充電電圧がΔVgだけ低下し、一方信号電圧が負極性においては、+ΔVgだけ上昇する。このΔVgは突き抜け電圧と称される。信号電圧の極性によってこのΔVgは充電電圧を低下させる方向又は上昇させる方向に作用するから、画素電極の電圧である充電電圧は正と負極性で非対称となり、いわゆる“フリッカ”が生ずる。この非対称性を補うため、共通電極の共通電圧V_COMは、信号電圧の中心レベルから負極性側にΔV_COMだけシフトさせて正と負極性の信号電圧に対称性を取り、フリッカを抑制している。

即ち、信号電圧が正極性、負極性共に充電電圧が突き抜け電圧ΔVgだけ低下する。又、TNの場合、黒表示と白表示で液晶容量が違うので、白表示と黒表示で突き抜け電圧の最適Vcomの値が違う。通常、中間階調表示でフリッカ調整を行うことでフリッカを抑制している。

一方、各画素のＴＦＴ素子のソース電極（又はドレイン電極）はゲート（アドレス）配線と重なって形成され、ゲート配線の寄生容量Cgsを形成する。このCgsは、ゲート線においてゲートドライバ側の近くから遠くになるにつれてゲートパルスを遅延させる原因となる（又はゲートパルスの波形がなまってくる）。これは、突き抜け電圧ΔVgの大きさに影響を与え、ゲートドライバから遠い画素になるにつれてΔVgが小さくなる。前述のように、フリッカをなくすために信号電圧の正・負電極性での対象性を得るようシフトして設定したV_COMは、ΔVgの大きさに依存する。

そうすると、寄生容量Cgsの影響でΔVgがゲート線の位置で変わってくることは、フリッカをなくすためにV_COMが設定すべき値はゲート線の位置で変わってくることを意味する。このように、ゲート線に遅延がある際に、フリッカをなくすためのゲート線の位置に対するV_COM値を図２に示す。フリッカをなくすには、以下の式で示されるΔVgを一定にしてこのV_COM値がフラットであるべきである。

ΔVg = (Vgh Vgl) x Cgs / (Cgs + Clc + Cs)
Vgh：ゲート電圧のオンレベル
Vgl：ゲート電圧のオフレベル
Cgs：ゲート・ソース間の寄生容量
Clc：画素容量
Cs：蓄積容量

このために、ゲートドライバから遠くなる位置のＴＦＴ素子について、Cgsを大きくすることでゲート線遅延に伴うΔVgが小さくなることを補償することが提案され、そのためにＴＦＴ素子のチャネル幅Ｗ／チャネル長を大きくしていくことが採用されている（特開平１０−２０６８２３号）。

一方、ゲート線への負荷容量を減少させるべく、ゲートドライバから遠くなる位置の、ゲート線と画素電極との間に形成される容量Csを徐々に小さくしていくことも提案されている（特開平２００２−３０３８８２号）。

しかしながら、上述のような従来技術では、ＴＦＴ素子のＷとＬが変わることによりゲート線の負荷容量が増えたり、ＴＦＴ素子のターンオン電流Ion、ターンオフ電流Ioffが変わるという副作用を伴い、設計上の困難さがあった。

本発明の課題は、そのような設計上の困難さが軽減された、フリッカ防止の手法を提供することにある。

特開平１０−２０６８２３号 特開２００２−３０３８８２号

第１と第２の基板間に配置された液晶、第１の基板上でマトリックス上に配置された、表示領域を画成しているゲート線とデータ線、第１の基板上で、ゲート線とデータ線の交点各々に規定された画素領域内に形成された画素電極、第１又は第２の基板上で、画素電極との間に液晶駆動電圧を印加するよう形成された共通電極、表示領域の外側に設けられ、ゲート線各々を逐次操作するよう、ゲート線に信号を印加するゲートドライバ、表示領域の外側に設けられ、データ線各々にデータ信号を印加するデータドライバ及び、画素領域各々に設けられたＴＦＴ素子であって、ゲート線上のゲート信号によってオンになったとき、データ線上のデータ信号を画素電極に印加するＴＦＴ素子とからなるアクティブマトリックス液晶表示装置において、ＴＦＴ素子は、ゲートライン上に配置されたアモルファス半導体パッチ、パッチ上に配置されたドレイン電極とソース電極とからなり、ゲートドライバの位置から遠くに配置されたＴＦＴ素子のゲート−ソース寄生容量Cgs″が、近くに配置されたＴＦＴ素子のゲート−ソース寄生容量Cgs′より大きくなるが、ＴＦＴ素子のチャネル幅Ｗとチャネルギャップはゲートドライバの位置からの距離に関わらず一定であるようドレイン電極とソース電極の形状・寸法が形成されている。

以上述べたように、本発明のアクティブマトリックスＬＣＤでは、寄生容量Cgsがゲートドライバから遠くになるにつれて大きくなるようにし、フリッカ防止のためのV_COMカーブを略一定にしているが、チャネル幅Ｗ、チャネルギャップＬを一定に維持しているので、ＴＦＴ素子のターンオン電流Ion、ターンオフ電流Ioffが各ＴＦＴ素子で一定であり、Cgsを変化させることによる他の設計事項に与える問題が少ない。又、このように変化するＴＦＴ素子構造をとっても、ゲート線に与える負荷容量が一定となるようにしているので、V_COMの設定値の選択に困難性がない。

本発明の実施例としてのアクティブマトリックスＬＣＤ構成における１画素領域での構造を図３に示す。ゲート線（アドレス線）１０とデータ線２０が画成する１画素領域に、ＴＦＴ素子と画素電極が形成される。ＴＦＴ素子はアモルファス半導体領域（パッチ）３０、ドレイン電極４０、ソース電極５０を含み、ゲート電極はゲート線１０から延在する突出部１０ａで構成される。ドレイン電極４０はデータ線２０に接続され、ソース電極５０はコンタクトホールを介して画素電極５０に接続されている。画素電極５０の一部は次のゲート線１０と重複して領域６０で蓄積容量Csを形成している。

図４は、ＴＦＴ素子構造部を含むＴＮ型液晶表示装置の断面を示す。基板ａ上にゲート配線１０とその突出部１０ａが形成され、絶縁層ｂ上にアモルファス半導体パッチ３０が形成され、その左右にドレイン電極４０とソース電極３０が接触層としてのn + α Si膜ｃを介して形成される。それらをカバーする保護膜dがつけられ、コンタクトホールeを介して画素電極６０がソース電極５０に接続されている。液晶fをはさみ、対向基板g上にブラックマトリクスh、カラーフィルタi、対向（共通）電極jが設けられる。

発明に従うＴＦＴ構造について、ゲートドライバに近い位置にあるＴＦＴ構成を図５、遠い位置にあるＴＦＴ構成を図６に示す。図５と図６において、３０′と３０″はアモルファス半導体パッチ、４０′と４０″はドレイン電極、そして５０′と５０″はソース電極であり、ゲート電極となるゲート線突出部１０ａ′と１０ａ″上に形成されている。図５において、アモルファス半導体パッチ３０′は斜線区域として示されている。ＴＦＴ素子製造工程でマスク枚数を減らすため、パッチ３０′はドレイン電極４０′と同一境界線で形成され、ドレイン電極４０′の外郭と一致している。

図５と図６において、ソース電極５０′、５０″とその周辺の点区域がゲート・ソース寄生容量Cgsを形成する。寄生容量Cgsは図５のものに対し、図６のものが大きくなっている。このため、ソース電極の幅は図６のゲートドライバから遠い位置のＴＦＴのものが広くなっている。一方、ＴＦＴ素子のチャネル幅は図５においてＷ′、図６においてＷ″として示され、ＴＦＴ素子のチャネルギャップは図５においてＬ′、図６においてＬ″として示されている。本発明によると、寄生容量Cgsを変えてもＴＦＴ素子のチャネル幅とチャネルギャップは同じに維持される。即ち、Ｗ′＝Ｗ″、Ｌ′＝Ｌ″となるように、ソース電極とドレイン電極が設計される。

図５と図６の実施例では、入れ子状に凹形のドレイン電極の中にソース電極が入っている基本構造をしている。図６で寄生容量Cgsを大きくするためソース電極の幅を広くした分、チャネル長を一定（即ちＷ′＝Ｗ″）にすべくドレイン電極の両側の辺は短くなっている。即ちIVの長さを大きくしている。又、チャネルギャップを一定（即ちＬ′＝Ｌ″）にすべく、ドレイン電極のへこみ部の横幅は広くしている。又、チャネルギャップＬを一定にすべくドレイン電極の下辺の幅を広くしている。このように、寄生容量Cgsを変えて突き抜け電圧ΔVgをゲート線（アドレス線）についてゲートドライバの近端から遠端にわたって一定にし、V_COMをゲート線にわたって一定であってもフリッカが生じないようにしているが、チャネル幅ＷとギャップＬを一定にしているので、ＴＦＴ素子のターンオン電流Ion、ターンオフ電流Ioffも一定になり、寄生容量Cgsを変化させることによる設計上の弊害がない。

具体的には、先ず所望のCgsを得るようソース電極５０″の幅を決め、図６に示すＩ、II、III、IV及びVの幅を適宜選択することで、一定のチャネル長とチャネルギャップを実現している。

ＴＦＴ素子構造がゲート線に与える負荷容量は、ゲート線上のアモルファス半導体パッチの面積（図５の斜線領域）による。負荷容量がゲート線の位置で変わると、遅延の量が変化してV_COM部分に影響する。このため、突き抜け電圧ΔVgがCgs/(Cs + Clc + Cgs)だけで決まらず、仮にCgsを適当に変えてもΔVgを精度良く一定にすることが困難になる。つまり、最適改善ポイントとなる寄生容量Cgsの変化の仕方、又V_COMの設定値の選択が困難となる。

図５と図６の実施例では、前述のようにアモルファス半導体パッチは、ドレイン電極外郭と一致している。従って、寄生容量Cgsを変える際にゲート線に与える負荷容量を一定に保つには、ドレイン電極外郭サイズ（特にドレイン電極の横幅）を一定に保ちながら、図６に示すＩ、II、III、IV、及びＶを調節することが必要である。

図７に示すＴＦＴ素子構造は、アモルファス半導体パッチの露光工程専用のマスクを用いるもので、アモルファス半導体パッチ３０（斜線領域）がドレイン電極外郭より大きくなっているタイプである。このタイプでは、アモルファス半導体パッチ３０の面積はドレインとソース電極の形状に関わりなく一定であるので、チャネル幅Ｗ、チャネルギャップＬを維持しながら寄生容量Cgsを変えるようドレインとソース電極の形状を変えても、ＴＦＴ素子構造がゲート線に与える負荷容量は変わらないことになる。

従って、本発明の図５と図６の実施例ではドレイン電極の横幅のＤを略一定に保つようにしている。このため、本発明実施例ではＴＦＴ素子のアモルファス半導体パッチのサイズを一定にしている。即ち、Ｄを一定に保ちながら図６のＩ、II、III、IV及びＶで示す長さを調節して、寄生容量Cgsを大きくしてもＴＦＴ素子各々のゲート線に与える負荷容量が一定になるようにしている。図６の場合では、幅Ｄを一定にして幅Ｖを大きくした分、ドレイン電極の両側辺の幅ＩとIIが細くなっている。

本発明の実施例として、画素電極と共通電極が対向する異なる基板上にそれぞれ形成されているＴＮ型液晶表示装置において説明されたが、第１の基板（アレイ基板）上にゲート線、データ線、画素電極と共に共通電極が形成される液晶表示装置のＴＦＴ構造にも適用できることは明らかであり、即ち、ＴＮ、ＩＰＳ、ＦＦＳ、ＭＶＡ型の液晶表示装置に適用できるものである。

画素電極電圧とV_COM電圧を示す図である。 フリッカ防止のためのV_COMレベルを示す図である。 本発明の実施例の画素領域内のＴＦＴ素子と画素電極を示す図である。 本発明の実施例の液晶表示装置の断面を示す図である。 本発明の実施例のゲート線上におけるゲートドライバに近いＴＦＴ素子の構造を示す図である。 本発明の実施例のゲート線上におけるゲートドライバに遠いＴＦＴ素子の構造を示す図である。 本発明の実施例のＴＦＴ素子構造のゲート線に与える負荷容量を示す図である。

符号の説明

１０・・・ゲート線
１０ａ・・ゲート線突出部
２０・・・データ線
３０・・・アモルファス半導体パッチ
４０・・・ドレイン電極
５０・・・ソース電極
６０・・・画素電極
６０ａ・・蓄積容量部

Claims (2)

1. 第１と第２の基板間に配置された液晶、
   前記第１の基板上でマトリックス状に配置された、表示領域を画成しているゲート線とデータ線、
   前記第１の基板上で、前記ゲート線とデータ線の交点各々に規定された画素領域内に形成された画素電極、
   前記第１又は第２の基板上で、前記画素電極との間に液晶駆動電圧を印加するよう形成された共通電極、
   前記表示領域の外側に設けられ、前記ゲート線各々を順次走査するよう、前記ゲート線にゲート信号を印加するゲートドライバ、
   前記表示領域の外側に設けられ、前記データ線各々にデータ信号を印加するデータドライバ、及び
   前記画素領域各々に設けられたＴＦＴ素子であって、前記ゲート線上のゲート信号によってオンになったとき、前記データ線上のデータ信号を前記画素電極に印加するＴＦＴ素子とからなるアクティブマトリックス液晶表示装置において、
   前記ＴＦＴ素子は、前記ゲート線上に配置されたアモルファス半導体パッチ、前記パッチ上に配置されたドレイン電極とソース電極とからなり、
   前記ドレイン電極の形状は、互いに向き合う第１及び第２の側面、前記第１及び第２の側面を接続する第３の側面、並びに第１乃至第３の辺によって囲まれたへこみ部分を含む凹形であり、
   前記ソース電極の少なくとも一部は、前記ドレイン電極のへこみ部分に入り、
   前記ＴＦＴ素子は、前記ゲートドライバから第１の距離で配置されている第１のＴＦＴ素子及び前記ゲートドライバから第１の距離より長い第２の距離で配置されている第２のＴＦＴ素子を含み、
   前記第２のＴＦＴ素子が前記第１のＴＦＴ素子より大きいゲート・ソース寄生容量を有するように、前記第２のＴＦＴ素子のソース電極の幅は前記第１のＴＦＴ素子のソース電極の幅より広く、
   前記第２のＴＦＴ素子のチャネルギャップＬ″が前記第１のＴＦＴ素子のチャネルギャップＬ′と同じになるように、前記第２のＴＦＴ素子のドレイン電極の第１及び第２の辺の幅は、前記第１のＴＦＴ素子のドレイン電極の第１及び第２の辺の幅より狭くて、前記第２のＴＦＴ素子のドレイン電極の第３の辺の幅は、前記第１のＴＦＴ素子のドレイン電極の第３の辺の幅より狭く、
   前記第２のＴＦＴ素子のチャネル幅Ｗ″が前記第１のＴＦＴ素子のチャネル幅Ｗ′と同じになるように、前記第２のＴＦＴ素子のドレイン電極の第１及び第２の辺の長さは、前記第１のＴＦＴ素子のドレイン電極の第１及び第２の辺の長さより短く、
   前記第１及び第２のＴＦＴ素子のドレイン電極が同じ幅Ｄを有するように、前記第２のＴＦＴ素子のドレイン電極の第１及び第２の辺は、前記第１のＴＦＴ素子のドレイン電極の第１及び第２の辺より長い距離互いに離れて配置されているアクティブマトリックス液晶表示装置。
2. 請求項１に記載のアクティブマトリックス液晶表示装置において、前記ゲートドライバの位置からの距離に関わらず、前記ＴＦＴ素子各々の前記ゲート線に与える負荷容量が一定であるアクティブマトリックス液晶表示装置。

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