JP4853845B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本明細書で開示する発明は、結晶質半導体膜を用いた薄膜トランジスタ(以下、TFTと記す)による能動回路を設けた半導体装置およびその作製方法に関する。特に本発明は、画像表示領域とその駆動回路とを同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる。尚、本明細書における半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【0002】
【従来の技術】
従来より薄膜状の半導体を用いたTFTが知られている。薄膜状の半導体は、非晶質半導体からなるものと、結晶質半導体からなるものの2つに大別される。
【0003】
非晶質半導体は作製温度が低く、気相法で比較的容易に作製することが可能で量産性に富むため、最も一般的に用いられており、主にアクティブマトリクス型液晶表示装置のアクティブマトリクス回路を構成するために利用されている。しかし、非晶質珪素膜を用いたTFTは動作速度が遅いため、Pチャネル型のTFTが実用化できないという問題がある。このため、非晶質半導体よりも導電性等の物性が優れている、結晶質半導体からなるTFTの作製方法の確立が強く求められている。
【0004】
結晶質半導体としては、多結晶半導体、微結晶半導体等が知られている。これら結晶質半導体を得る方法としては、
(1)成膜時に結晶質を有する膜を直接成膜する。
(2)非晶質半導体膜を成膜しておき、レーザー光を照射することによって結晶性を付与する。
(3)非晶質半導体膜を成膜しておき、熱処理によって結晶性を付与する。
といった方法が知られている。
【0005】
しかしながら、(1)の方法では、良好な半導体物性を有する膜を均一に成膜することが難しく、成膜温度も600℃以上と高温なため、安価なガラス基板が使用できないという問題があった。
【0006】
(2)の方法は、400℃以下の温度でも高品質な結晶質半導体が得られることが知られており、一般的にはエキシマレーザー光の照射による方法が行なわれている。しかしながら、レーザー光の照射面積が小さく、レーザー発振装置の安定性も充分でないため、耐熱性の低い安価なガラス基板が使用できるものの、大面積基板上の非晶質珪素を処理するためにはスループットや均一性において問題を有している。
【0007】
(3)の方法では、大面積に対応できる利点はあるが、固相結晶化現象を利用するため、結晶粒径のばらつきも大きく、600〜900℃以上の高温で数十時間にわたる熱処理が必要である。このため、スループットの問題に加え、(1)と同様に安価なガラス基板が使用できないという問題がある。
【0008】
このような問題を解決するための1つの手段として、本出願人の発明である所定の金属元素を用いて結晶化を促進させる方法(特開平8−78329号公報)がある。これは、非晶質半導体膜にNiに代表される金属元素を添加し、その後に熱処理により結晶質半導体膜を得る方法である。この方法によると、600℃以下かつ短時間で結晶質半導体膜を得ることができるので、安価なガラス基板を利用することができる。しかし、結晶質半導体膜中にNi元素が残留するので、それによって作製されるTFTは、特性のばらつき、信頼性の低下といった問題があった。
【0009】
残留Ni元素の除去に関しては、本出願人によりゲッタリング処理による方法(特開平10−214786号公報)が開示されているが、選択的にNi元素を添加するためのマスク形成工程と、ゲッタリング元素を選択的に添加するためのマスク形成工程が必要とされ、熱処理も結晶化工程とゲッタリング工程とで2回行なう必要があること、などの工程増加の問題があり、生産性やコストを悪化させていた。
【0010】
また、本出願人によりゲッタリング処理による方法(特開平11−97352号公報)が開示されているが、選択的にNi元素を添加するためのマスク形成工程と、ゲッタリング元素を選択的に添加するためのマスク形成工程とが必要であった。加えて、耐熱性の高い無機膜をマスクとして用いていた。
【0011】
【発明が解決しようとする課題】
本発明では、珪素の結晶化を助長する金属元素を利用して得られる結晶質半導体を用いて作製されるTFTにおいて、工程数の増加を極力抑え、TFT特性に当該金属元素の悪影響が及ぶことを抑制する技術を提供することを課題とする。
【0012】
【課題を解決するための手段】
本明細書で開示する発明の一つは、結晶化は結晶化を助長する金属元素により行ない、結晶化された領域に隣接された領域で前記金属元素のゲッタリングを行なわせることを特徴とする半導体装置の作製方法である。
【0013】
他の発明の構成は、結晶化は結晶化を助長する金属元素により行ない、結晶化された領域に隣接された領域で前記金属元素のゲッタリングを行ない、結晶化とゲッタリングとを同一の熱処理工程で行わすことを特徴とする半導体装置の作製方法である。
【0014】
さらに他の発明の構成は、結晶化は結晶化を助長する金属元素により行ない、結晶化された領域に隣接された領域で前記金属元素のゲッタリングが行なわれ、ゲッタリング元素は非晶質半導体に選択的に添加され、結晶化を助長する金属元素はゲッタリング元素が添加された領域(以下、ゲッタリング領域という)を含む非晶質半導体全体に添加されることを特徴とする半導体装置の作製方法である。
【0015】
上記3つの発明の構成において、結晶化を助長する金属元素として、Niを用いることが最も好ましい。一般に金属元素として、Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au、Ge、Pb、Inから選ばれた一種または複数種類のものを用いることができる。
【0016】
上記3つの発明の構成において、ゲッタリング元素としてはP(リン)を用いることが最も好ましかった。ゲッタリング元素としては、P、As、Sb、Nを挙げることができる。この意味でゲッタリング元素には、長周期型周期表における15族元素から選ばれたものを用いることができる。本明細書で開示する発明は、当該金属元素としてニッケル(Ni)を選択し、ゲッタリング元素として燐(P)を選択した場合に最も高い効果を得ることができる。
【0017】
結晶化を助長するための金属元素の添加やゲッタリング元素の添加方法は、イオン注入法、溶液を用いた拡散法、固体を用いた拡散法、スパッタ法やCVD法で成膜した膜から拡散させる方法、プラズマ処理法、ガス吸着法等の方法を用いることができる。またこれらの方法を組み合わせて利用することもできる。
【0018】
【発明の実施の形態】
本発明の実施の形態について、アクティブマトリクス型液晶表示装置を例にとり、以下に示す実施形態において詳細な説明を行うこととする。
【0019】
[実施形態1]
図1〜図5を用いて本発明の実施形態を説明する。ここでは表示領域の画素TFTと、表示領域の周辺に設けられる駆動回路のTFTを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路などの基本回路であるCMOS回路と、サンプリング回路を形成するnチャネル型TFTとを図示することにする。
【0020】
図1に本実施形態の作製工程を示す。まず、コーニング1737ガラス基板101(歪点667℃)上に20〜150nm(好ましくは30〜80nm)の厚さで非晶質珪素膜102を成膜する。
【0021】
本実施形態では非晶質半導体膜として非晶質珪素膜をプラズマCVD法で55nmの厚さに成膜したが、非晶質珪素半導体以外にも非晶質珪素ゲルマニウム膜などの化合物半導体膜も使用できる。
【0022】
非晶質半導体膜の成膜の際に、ガラス基板と非晶質半導体膜の間に絶縁膜を入れても良い。特に前記絶縁膜と非晶質半導体膜とを大気解放せずに連続的に形成することで、その表面が汚染されることを防ぐことが可能になり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。
【0023】
非晶質半導体膜の成膜方法としては、プラズマCVD法以外に減圧CVD法やスパッタ法などの公知の方法を用いることができる。
【0024】
また、本実施形態では基板101としてコーニング1737ガラスを使用したが、最終的な目的、用途に合わせて他の基板材料も使用できる事は言うまでもない。(図1(A))
【0025】
非晶質珪素膜を成膜した後、ゲッタリング元素を選択的に添加するためのマスクとして、フォトレジストによりレジストマスク103を形成し、ゲッタリング元素を選択的に添加することで、ゲッタリング領域を形成する。マスクの材料としては、例えば酸化珪素膜など、ゲッタリング元素の添加を遮れるものならどのような材料でも構わないが、本実施形態では工程を簡略化するためフォトレジストを用いた。
【0026】
ゲッタリング元素としては、燐(P)、砒素(As)、アンチモン(Sb)、窒素(N)を挙げることができる。この意味でゲッタリング元素には、長周期型周期表の15族の元素から選ばれたものを用いることができる。本実施形態では、ゲッタリング元素として燐を用いた。具体的には、フォスフィン(PH3)を質量分離しないでプラズマ励起したイオンドープ法で添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【0027】
非晶質珪素膜102のうちレジストマスクで保護されていない領域に1×1019〜1×1021atoms/cm3の濃度で燐(P)を添加し、燐元素添加領域104a〜104bを得た。レジストマスクで保護された領域には燐は添加されないため、選択的に燐元素添加領域(ゲッタリング領域)104a〜104bを作ることが出来た。燐元素の添加終了後、レジストマスク103を除去した。(図1(B))
【0028】
その後、非晶質珪素膜102の結晶化を助長するための触媒元素としてのNiを含有した溶液をスピンコート法により塗布し、Ni含有層105を形成した。Niは非晶質珪素膜102の結晶化を助長するための金属元素触媒元素としてのうちのひとつであるが、Ni以外にも金属元素として、Fe、Co、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au、Ge、Pb、Inから選ばれた一種または複数種類のものを用いることができる。
【0029】
本発明ではNi含有層105を形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。(図1(C))
【0030】
次に熱処理(500℃〜700℃、2〜24時間、好ましくは550℃〜600℃、4時間〜12時間)を施す。ここでは、550℃、12時間の熱処理を施した。この熱処理工程では、まず燐が添加されていない領域がNiの触媒作用により結晶化され、結晶質珪素107a〜107cを得ることが出来ると同時、または直後にNiは燐元素添加領域104a〜104bで燐と結合し、固定化された。
【0031】
燐は800℃以下ではほとんど拡散せず、また燐とNiの結合は強固であるため、最終的にNi含有領域層107に存在していたNiは、ほぼ全てがリン元素添加領域104a〜104bに固定化される。
【0032】
本実施形態における熱処理は、抵抗加熱式ヒーターを備えた加熱炉にて行なったが、例えば赤外光の照射による熱処理でも構わない。
【0033】
以上のようにして、Niの触媒作用による結晶化と、結晶化終了後のNiのゲッタリングを1回の熱処理で行なうことができた。(図1(D))
【0034】
また、この熱処理において通常の結晶成長とは異なる結晶成長が観察される。(図15(A)、図15(B))
【0035】
非晶質珪素膜の表面全面にNiが保持されているにも関わらず、リン元素添加領域の存在により、リン元素添加領域の端部から基板面と平行な方向に結晶成長している針状の結晶が図15(A)および図15(B)で観察できる。こうして形成される領域の結晶は非常に大きく、この領域をTFTのソース領域またはドレイン領域となるよう配置すると低抵抗化が図れるとともに活性化しやすくなるため有用である。
【0036】
なお、図15(A)は、575℃、12時間のアニ−ルを行った後、FPM処理を60分行った後の光学顕微鏡写真である。また、図15(B)は、550℃、12時間のアニ−ルを行った後、FPM処理を60分行った後の光学顕微鏡写真である。
【0037】
また、非晶質珪素膜は含有水素量にもよるが、好ましくは400〜500℃で1時間程度の熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。その場合、含有水素量を5atom%以下とすることが好ましい。
【0038】
そして、結晶質珪素107a〜107cを島状にパターニングして、島状半導体層108〜111を形成する。(図1(C))
【0039】
その後、プラズマCVD法またはスパッタ法により50〜100nmの厚さの酸化珪素膜によるマスク層112を形成する。(図2(A))
【0040】
そしてレジストマスク113を設け、nチャネル型TFTを形成する島状半導体層109〜111の全面にしきい値電圧を制御する目的で1×1016〜5×1017atoms/cm3程度の濃度でp型を付与する不純物元素としてボロン(B)を添加した。ボロン(B)の添加はイオンドープ法で実施しても良いし、非晶質珪素膜を成膜するときに同時に添加しておくこともできる。
【0041】
ここでのボロン(B)添加は必ずしも必要でないが、この工程(チャネルドープ工程という)でボロン(B)を添加した半導体層114〜116はnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。なお、本明細書中では上記濃度範囲でp型不純物元素を含む半導体層114〜116をチャネルドープ半導体層と呼ぶ。(図2(B))
【0042】
駆動回路のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素を島状半導体層114、116に選択的に添加する。そのため、あらかじめレジストマスク117a〜117dを形成した。n型を付与する不純物元素としては、燐(P)や砒素(As)を用いれば良く、ここでは燐(P)を添加すべく、フォスフィン(PH3)を用いたイオンドープ法を適用した。形成された不純物領域117、118の燐(P)濃度は2×1016〜5×1019atoms/cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域118〜120に含まれるn型を付与する不純物元素の濃度を(n-)と表す。また、不純物領域120は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度で燐(P)を添加した。(図2(C))
【0043】
次に、マスク層112をフッ酸などにより除去して、図2(B)と図2(C)で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で500〜600℃で1〜4時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施形態では、レーザー活性化の方法を用い、KrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜50Hz、エネルギー密度100〜500mJ/cm2として線状ビームのオーバーラップ割合を80〜98%として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。(図2(D))
【0044】
そして、ゲート絶縁膜121をプラズマCVD法またはスパッタ法を用いて10〜150nmの厚さで珪素を含む絶縁膜で形成する。珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜を用いることができる。窒化酸化膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、SiOxNyで表される絶縁膜である。窒化酸化膜はSiH4、N2O及びNH3を原料ガスとして作製することが可能であり、含有する窒素濃度が25atomic%以上50atomic%未満とすると良い。本実施形態では、120nmの厚さで窒化酸化珪素膜を形成した。ゲート絶縁膜には、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【0045】
次に、ゲート電極を形成するために第1の導電層を成膜する。この第1の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施形態では、導電性の窒化物金属膜から成る導電層(A)122と金属膜から成る導電層(B)123とを積層させた。導電層(B)123はタンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)で形成すれば良く、導電層(A)122は窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)で形成する。また、導電層(A)122は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層(B)は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては30ppm以下とすると良かった。例えば、タングステン(W)は酸素濃度を30ppm以下とすることで20μΩcm以下の比抵抗値を実現することができた。
【0046】
導電層(A)122は10〜50nm(好ましくは20〜30nm)とし、導電層(B)123は200〜400nm(好ましくは250〜350nm)とすれば良い。本実施形態では、導電層(A)122に30nmの厚さの窒化タンタル膜を、導電層(B)123には350nmのTa膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのArに適量のXeやKrを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層(A)122の下に2〜20nm程度の厚さでP(燐)をドープした珪素膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層(A)または導電層(B)が微量に含有するアルカリ金属元素がゲート絶縁膜120に拡散するのを防ぐことができる。(図3(A))
【0047】
次に、レジストマスク124a〜124eを形成し、導電層(A)122と導電層(B)123とを一括でエッチングしてゲート電極125〜128と容量配線129を形成する。ゲート電極125〜128と容量配線129は、導電層(A)から成る125a〜128aと、導電層(B)から成る125b〜128bとが一体として形成されている。この時、駆動回路に形成するゲート電極126、127は不純物領域118、119の一部と、ゲート絶縁膜121を介して重なるように形成する。(図3(B))
【0048】
次いで、駆動回路のpチャネル型TFTのソース領域およびドレイン領域を形成するために、p型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極125をマスクとして、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTが形成される領域はレジストマスク130で被覆しておく。そして、ジボラン(B2H6)を用いたイオンドープ法で不純物領域131を形成した。この領域のボロン(B)濃度は3×1020〜3×1021atoms/cm3となるようにする。本明細書中では、ここで形成された不純物領域131に含まれるp型を付与する不純物元素の濃度を(p++)と表す。(図3(C))
【0049】
次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク132a〜132cを形成し、n型を付与する不純物元素が添加して不純物領域133〜137を形成した。これは、フォスフィン(PH3)を用いたイオンドープ法で行い、この領域の燐(P)濃度を1×1019〜1×1021atoms/cm3とした。本明細書中では、ここで形成された不純物領域133〜137に含まれるn型を付与する不純物元素の濃度を(n+)と表す。(図3(D))
【0050】
不純物領域133〜137には、既に前工程で添加された燐(P)またはボロン(B)が含まれているが、それに比して十分に高い濃度でP(燐)が添加されるので、前工程で添加された燐(P)またはボロン(B)の影響は考えなくても良い。また、不純物領域138に添加された燐(P)濃度は図3(C)で添加されたボロン(B)濃度の1/2〜1/3なのでp型の導電性が確保され、TFTの特性に何ら影響を与えることはなかった。
【0051】
そして、画素マトリクス回路のnチャネル型TFTのLDD領域を形成するためのn型を付与する不純物添加の工程を行った。ここではゲート電極128をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加した。添加する燐(P)の濃度は1×1016〜5×1018atoms/cm3であり、図2(C)および図3(C)と図3(D)で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域138、139のみが形成される。本明細書中では、この不純物領域138、139に含まれるn型を付与する不純物元素の濃度を(n--)と表す。(図4(A))
【0052】
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜800℃、代表的には500〜600℃で行うものであり、本実施形態では550℃で4時間の熱処理を行った。また、基板101に石英基板のような耐熱性を有するものを使用した場合には、800℃で1時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【0053】
この熱処理において、ゲート電極125〜128と容量配線129形成をする金属膜125b〜129bは、表面から5〜80nmの厚さで導電層(C)125c〜129cが形成される。例えば、導電層(B)125b〜129bがタングステン(W)の場合には窒化タングステン(WN)が形成され、タンタル(Ta)の場合には窒化タンタル(TaN)を形成することができる。また、導電層(C)125c〜129cは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極125〜128と容量配線129を晒しても同様に形成することができる。さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。(図4(B))
【0054】
図6(A)および図7(A)はここまでの工程におけるTFTの上面図であり、A−A'断面およびC−C'断面は図4(B)のA−A'およびC−C'に対応している。また、B−B'断面およびD−D'断面は図8(A)および図9(A)の断面図に対応している。図6および図7の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島状半導体層108〜111上にゲート電極125〜128と容量配線129が図に示すように形成されている。
【0055】
活性化および水素化の工程が終了したら、ゲート配線とする第2の導電膜を形成する。この第2の導電膜は低抵抗材料であるアルミニウム(Al)や銅(Cu)を主成分とする導電層(D)と、にチタン(Ti)やタンタル(Ta)、タングステン(W)、モリブデン(Mo)から成る導電層(E)とで形成すると良い。本実施形態では、チタン(Ti)を0.1〜2重量%含むアルミニウム(Al)膜を導電層(D)140とし、チタン(Ti)膜を導電層(E)141として形成した。導電層(D)140は200〜400nm(好ましくは250〜350nm)とすれば良く、導電層(E)141は50〜200(好ましくは100〜150nm)で形成すれば良い。(図4(C))
【0056】
そして、ゲート電極に接続するゲート配線を形成するために導電層(E)141と導電層(D)140とをエッチング処理して、ゲート配線142、143と容量配線144を形成た。エッチング処理は最初にSiCl4とCl2とBCl3との混合ガスを用いたドライエッチング法で導電層(E)の表面から導電層(D)の途中まで除去し、その後燐酸系のエッチング溶液によるウエットエッチングで導電層(D)を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【0057】
図6(B)および図7(B)はこの状態の上面図を示し、A−A'断面およびC−C'断面は図4(D)のA−A'およびC−C'に対応している。また、B−B'断面およびD−D'断面は図8(B)および図9(B)のB−B'およびD−D'に対応している。図6(B)および図7(B)において、ゲート配線142、143の一部は、ゲート電極125、126、128の一部と重なり電気的に接触している。この様子はB−B'断面およびD−D'断面に対応した図8(B)および図9(B)の断面構造図からも明らかで、第1の導電層を形成する導電層(C)と第2の導電層を形成する導電層(D)とが電気的に接触している。
【0058】
第1の層間絶縁膜145は500〜1500nmの厚さで酸化珪素膜または酸化窒化珪素膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線146〜149と、ドレイン配線150〜153を形成する。図示していないが、本実施形態ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。
【0059】
次に、パッシベーション膜154として、窒化珪素膜、酸化珪素膜、または窒化酸化珪素膜を50〜500nm(代表的には100〜300nm)の厚さで形成する。この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜154に開口部を形成しておいても良い。(図5(A))
【0060】
図6(C)および図7(C)のはこの状態の上面図を示し、A−A'断面およびC−C'断面は図5(A)のA−A'およびC−C'に対応している。また、B−B'断面およびD−D'断面は図8(C)および図9(C)のB−B'およびD−D'に対応している。図6(C)と図7(C)では第1の層間絶縁膜を省略して示すが、島状半導体層108、109、111の図示されていないソースおよびドレイン領域にソース配線146、147、149とドレイン配線150、151、153が第1の層間絶縁膜に形成されたコンタクトホールを介して接続している。
【0061】
その後、有機樹脂からなる第2の層間絶縁膜155を1.0〜1.5μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。そして、第2の層間絶縁膜155にドレイン配線153に達するコンタクトホールを形成し、画素電極156、157を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施形態では透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。(図5(B))
【0062】
こうして同一基板上に、駆動回路のTFTと表示領域の画素TFTとを有した基板を完成させることができた。駆動回路にはpチャネル型TFT201、第1のnチャネル型TFT202、第2のnチャネル型TFT203、表示領域には画素TFT204、保持容量205が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【0063】
駆動回路のpチャネル型TFT201には、島状半導体層108にチャネル形成領域206、ソース領域207a、207b、ドレイン領域208a,208bを有している。第1のnチャネル型TFT202には、島状半導体層109にチャネル形成領域209、ゲート電極126と重なるLDD領域210(以降、このようなLDD領域をLovと記す)、ソース領域211、ドレイン領域212を有している。このLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.5μmとした。第2のnチャネル型TFT203には、島状半導体層110にチャネル形成領域213、LDD領域214,215、ソース領域216、ドレイン領域217を有している。このLDD領域はLov領域とゲート電極127と重ならないLDD領域(以降、このようなLDD領域をLoffと記す)とが形成され、このLoff領域のチャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。画素TFT204には、島状半導体層111にチャネル形成領域218、219、Loff領域220〜223、ソースまたはドレイン領域224〜226を有している。Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜2.5μmである。さらに、容量配線129、144と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素TFT204のドレイン領域226に接続し、n型を付与する不純物元素が添加された半導体層227とから保持容量205が形成されている。図5(B)では画素TFT204をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【0064】
本実施形態では、TFTの形式としてトップゲート型の場合の例を示した。しかし、ゲート電極が活性層の下側(基板側)にあるボトムゲート型のTFTにも本発明は利用することができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりLDD領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、表示領域(画面サイズ)が4インチクラス以上の表示装置に適用することが可能になる。
【0065】
[実施形態2]
本実施形態では、実施形態1における結晶化とゲッタリングの熱処理を同一の熱処理工程中に2段階に分けて行なう例である。なお、図面および符号は実施形態1と兼ねる。
【0066】
まず、実施形態1と同様に、基板101上に非晶質珪素膜102を55nmの厚さに成膜した。
【0067】
次にレジストマスク103を形成し、ゲッタリング元素として燐(P)を選択的に添加した。実施形態1と同様に、フォスフィン(PH3)を質量分離しないでプラズマ励起したイオンドープ法で1×1019〜1×1021atoms/cm3の濃度で添加した。
【0068】
レジストマスク103を除去した後、非晶質珪素膜102の結晶化を助長するための触媒元素としてのNiを含有した溶液をスピンコート法により塗布し、Ni含有層105を形成した。
【0069】
次に加熱炉にて550℃4時間の熱処理を行ない、Niの触媒作用により非晶質珪素膜102を結晶化させ、結晶質珪素107a〜107cを得た。その後、電気炉から取り出すことなく600℃4時間の熱処理を行ない、Niのゲッタリング処理を行なった。
【0070】
一般に熱処理温度は基板材料の歪点以下で行なわれ、また、処理温度が歪点に近づくほど基板に変形を起こさせることが知られている。本実施ではコーニング1737ガラス基板(歪点667℃)を使用したが、本実施形態程度の処理温度であれば、基板の変形をほとんど起こさせることなく、処理時間を短縮することが可能であった。
【0071】
このように、結晶化とゲッタリングの処理温度を段階的に変化させることにより、実質的に2回の熱処理が行なわれてはいるが、同一の熱処理工程において行なわれたため、結果的に実施形態1よりも短時間で行なうことができた。
【0072】
処理温度を段階的に変化させるにあたっては、複数回変化させても良いし、段階的ではなく、連続的に変化させても良い。
【0073】
その後の工程は実施形態1や他の公知の方法に従ってTFTを作製する。
【0074】
[実施形態3]
本実施形態では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図10に示すように、実施形態1で作製した図5(B)の状態のアクティブマトリクス基板に対し、配向膜601を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板602には、遮光膜603、透明導電膜604および配向膜605を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素マトリクス回路と、CMOS回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ(共に図示せず)などを介して貼りあわせる。その後、両基板の間に液晶材料606を注入し、封止剤(図示せず)によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして図10に示すアクティブマトリクス型液晶表示装置が完成した。
【0075】
次にこのアクティブマトリクス型液晶表示装置の構成を、図11の斜視図および図12の上面図を用いて説明する。尚、図11と図12は、図1〜図5と図10の断面構造図と対応付けるため、共通の符号を用いている。また、図12で示すE―E’に沿った断面構造は、図5(B)に示す画素マトリクス回路の断面図に対応している。
【0076】
図11においてアクティブマトリクス基板は、ガラス基板101上に形成された、表示領域306と、走査信号駆動回路304と、画像信号駆動回路305で構成される。表示領域には画素TFT204が設けられ、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。走査信号駆動回路304と、画像信号駆動回路305はそれぞれゲート配線128とソース配線149で画素TFT204に接続している。また、FPC731が外部入力端子734に接続され、入力配線302、303でそれぞれの駆動回路に接続している。
【0077】
図12は表示領域306のほぼ一画素分を示す上面図である。ゲート配線143は、図示されていないゲート絶縁膜を介してその下の半導体層111と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、n--領域でなるLoff領域が形成されている。また、161はソース配線149とソース領域224とのコンタクト部、162はドレイン配線153とドレイン領域226とのコンタクト部、163はドレイン配線153と画素電極156のコンタクト部である。保持容量205は、画素TFT204のドレイン領域226から延在する半導体層227とゲート絶縁膜を介して容量配線129、144が重なる領域で形成されている。
【0078】
なお、本実施形態のアクティブマトリクス型液晶表示装置は、実施形態1で説明した構造と照らし合わせて説明したが、実施形態2の構成とも自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【0079】
[実施形態4]
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並びにEL型表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示装置として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末(モバイルコンピュータ、携帯電話、電子書籍など)、ナビゲーションシステムなどが上げられる。
【0080】
図13(A)はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体2001、画像入力部2002、表示装置2003、キーボード2004で構成される。本発明は表示装置2003やその他の信号処理回路を形成することができる。
【0081】
図13(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。本発明は表示装置2102やその他の信号制御回路に適用することができる。
【0082】
図13(C)はテレビゲームまたはビデオゲームなどの電子遊技機器であり、CPU等の電子回路2308、記録媒体2304などが搭載された本体2301、コントローラ2305、表示装置2303、本体2301に組み込まれた表示装置2302で構成される。表示装置2303と本体2301に組み込まれた表示装置2302とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体2304の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体2301とコントローラ2305と表示装置2303とは、相互に信号を伝達するために有線通信としても良いし、センサ部2306、2307を設けて無線通信または光通信としても良い。本発明は、表示装置2302、2303に適用することができる。表示装置2303は従来のCRTを用いることもできる。
【0083】
図13(D)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示装置2402、スピーカー部2403、記録媒体2404、操作スイッチ2405で構成される。尚、記録媒体にはDVD(Digital Versatile Disc)やコンパクトディスク(CD)などを用い、音楽プログラムの再生や映像表示、ビデオゲーム(またはテレビゲーム)やインターネットを介した情報表示などを行うことができる。本発明は表示装置2402やその他の信号制御回路に好適に利用することができる。
【0084】
図13(E)はデジタルカメラであり、本体2501、表示装置2502、接眼部2503、操作スイッチ2504、受像部(図示しない)で構成される。本発明は表示装置2502やその他の信号制御回路に適用することができる。
【0085】
図14(A)はフロント型プロジェクターであり、光源光学系および表示装置2601、スクリーン2602で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図14(B)はリア型プロジェクターであり、本体2701、光源光学系および表示装置2702、ミラー2703、スクリーン2704で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【0086】
なお、図14(C)に、図14(A)および図14(B)における光源光学系および表示装置2601、2702の構造の一例を示す。光源光学系および表示装置2601、2702は光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、ビームスプリッター2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。投射光学系2810は複数の光学レンズで構成される。図14(C)では液晶表示装置2808を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図14(C)中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、IRフィルムなどを設けても良い。また、図14(D)は図14(C)における光源光学系2801の構造の一例を示した図である。本実施例では、光源光学系2801はリフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。尚、図14(D)に示した光源光学系は一例であって図示した構成に限定されるものではない。
【0087】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【0088】
このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施形態の電子機器は実施形態1〜3のどのような組み合わせから成る構成を用いても実現することができる。
【発明の効果】
本明細書で開示する発明では、
(1)非晶質半導体膜にゲッタリング領域を選択的に形成する。
(2)ゲッタリング領域も含めた非晶質半導体膜全体に結晶化を助長する金属元素を添加する。
(3)当該金属元素による非晶質半導体の結晶化と、当該金属元素のゲッタリングを同一の熱処理工程で行なう。
(3)上記ゲッタリング領域を除去し、当該金属元素により結晶化した領域を活性層として用いる。
という構成を基本的に採用する。
【0089】
こうすることで、半導体膜の結晶化を助長する金属元素を利用して得られる結晶質半導体膜を用いて作製されるTFTにおいて、その特性に当該金属元素の悪影響が及ぶことを抑制することができる。
【0090】
また、本明細書で開示する発明は、上記効果を得ることが簡略化された作製工程において得られるという特徴を有している。
【図面の簡単な説明】
【図1】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す断面図。
【図2】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す断面図。
【図3】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す断面図。
【図4】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す断面図。
【図5】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す断面図。
【図6】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す上面図。
【図7】 画素TFT、保持容量、駆動回路のTFTの作製工程を示す上面図。
【図8】 駆動回路のTFTの作製工程を示す上面図。
【図9】 画素TFTの作製工程を示す上面図。
【図10】 液晶表示装置の構造を示す断面図。
【図11】 液晶表示装置の構造を示す斜視図。
【図12】 表示領域の画素を示す上面図
【図13】 電子機器の一例を示す図。
【図14】 電子機器の一例を示す図。
【図15】 光学顕微鏡による結晶成長の写真図。
【符号の説明】
101 基板
102 非晶質珪素膜
103a〜103c レジストマスク
104a〜104b 燐元素添加領域(ゲッタリング領域)
105 Ni含有層
106 Niの動き
107a〜107c 結晶質珪素
108〜111 島状半導体層
112 マスク層
113 レジストマスク
114から116 チャネルドープ半導体層
117a〜117d レジストマスク
118〜120 n-型不純物領域
121 ゲート絶縁膜
122 導電層(A)
123 導電層(B)
124a〜124e レジストマスク
125〜128 ゲート電極
129 容量配線
125c〜129c 導電層(C)
130 レジストマスク
131 P++不純物領域
132a〜132c レジストマスク
133〜137 n+不純物領域
138〜139 n--不純物領域
140 導電層(D)
141 導電層(E)
142〜143 ゲート配線
144 容量配線
145 第1の層間絶縁膜
146〜149 ソース配線
150〜153 ドレイン配線
154 パッシベーション膜
155 第2の層間絶縁膜
156〜157 画素電極
Claims (5)
- 非晶質半導体膜上にマスクを形成し、
次いで、前記非晶質半導体膜中に前記マスクを用いて選択的に15族元素を添加することでゲッタリング領域を形成し、
次いで、前記マスクを除去した後、前記非晶質半導体膜上の全面に結晶化を助長する金属元素を添加し、
次いで、同一の熱処理工程中に、第1の熱処理により前記非晶質半導体膜を結晶化させて結晶質半導体膜を形成した後、前記第1の熱処理の温度に対して温度を高く変化させた第2の熱処理により前記金属元素のゲッタリングを行なうことを特徴とする半導体装置の作製方法。 - 非晶質半導体膜上にマスクを形成し、
次いで、前記非晶質半導体膜中に前記マスクを用いて選択的に15族元素を添加することでゲッタリング領域を形成し、
次いで、前記マスクを除去した後、前記非晶質半導体膜上の全面に結晶化を助長する金属元素を添加し、
次いで、同一の熱処理工程中に、第1の熱処理により前記非晶質半導体膜を結晶化させて結晶質半導体膜を形成した後、前記第1の熱処理の温度に対して温度を高く変化させた第2の熱処理により前記金属元素のゲッタリングを行ない、
前記ゲッタリングの後、前記結晶質半導体膜をパターニングし、
前記パターニングされた結晶質半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記パターニングされた結晶質半導体膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。 - 請求項1または請求項2において、
前記マスクは、フォトレジストにより形成されることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において、
前記金属元素として、Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au、Ge、Pb、Inから選ばれた一種または複数種類を用いることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において、
前記金属元素として、Niを用いることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26286299A JP4853845B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26286299A JP4853845B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001085329A JP2001085329A (ja) | 2001-03-30 |
JP2001085329A5 JP2001085329A5 (ja) | 2006-10-26 |
JP4853845B2 true JP4853845B2 (ja) | 2012-01-11 |
Family
ID=17381674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26286299A Expired - Fee Related JP4853845B2 (ja) | 1999-09-17 | 1999-09-17 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4853845B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437474B1 (ko) * | 2001-04-04 | 2004-06-23 | 삼성에스디아이 주식회사 | 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법 |
KR100806846B1 (ko) | 2007-01-18 | 2008-02-22 | 성균관대학교산학협력단 | 비정질 실리콘 박막의 결정화 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4056571B2 (ja) * | 1995-08-02 | 2008-03-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JPH10303430A (ja) * | 1997-04-26 | 1998-11-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP3844561B2 (ja) * | 1997-06-10 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4180689B2 (ja) * | 1997-07-24 | 2008-11-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JPH11329969A (ja) * | 1998-05-18 | 1999-11-30 | Sharp Corp | 半導体装置およびその製造方法 |
JP3460962B2 (ja) * | 1999-01-21 | 2003-10-27 | シャープ株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-09-17 JP JP26286299A patent/JP4853845B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001085329A (ja) | 2001-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060908 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090716 |
|
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|
RD02 | Notification of acceptance of power of attorney |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090911 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091013 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091221 |
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A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100120 |
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A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111017 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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