JP4850344B2 - Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ Download PDFInfo
- Publication number
- JP4850344B2 JP4850344B2 JP2001060569A JP2001060569A JP4850344B2 JP 4850344 B2 JP4850344 B2 JP 4850344B2 JP 2001060569 A JP2001060569 A JP 2001060569A JP 2001060569 A JP2001060569 A JP 2001060569A JP 4850344 B2 JP4850344 B2 JP 4850344B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- voltage
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
- H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Rectifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、各種電子機器に使用されるＤＣ−ＤＣコンバータに関するものである。
【０００２】
ＤＣ−ＤＣコンバータの一種類として、制御部に降圧回路を接続することにより、電源電圧より低電圧の直流電圧を出力可能とし、制御部に昇圧回路を接続することにより電源電圧より高電圧の直流電圧を出力可能としたものがある。このようなＤＣ−ＤＣコンバータでは、昇圧動作と降圧動作とを切り替えるために外部から切替え信号が入力される。このため、切替え信号を入力するための外部端子が必要であり、ＤＣ−ＤＣコンバータの小型化を妨げる要因となっている。
【０００３】
【従来の技術】
図７に示す降圧型ＤＣ−ＤＣコンバータは、１チップの半導体集積回路装置上に搭載された制御回路１と、複数の外付け素子で構成される降圧回路２とから構成され、制御回路１の制御に基づく降圧回路２の動作により、降圧回路２は入力電圧Ｖinを降圧した直流電圧Ｖoを出力する。
【０００４】
前記制御回路１は、前記降圧回路２の出力電圧Ｖoが誤差検出用増幅器３のマイナス側入力端子に入力され、誤差検出用増幅器３のプラス側入力端子には基準電圧ＶR1が入力される。
【０００５】
そして、誤差検出用増幅器３は出力電圧Ｖoと基準電圧ＶR1との差電圧を増幅した出力信号を、第一のＰＷＭ比較器４の第一のプラス側入力端子に出力する。
前記第一のＰＷＭ比較器４の第二のプラス側入力端子には、直流電圧であるデューティ設定信号ＤＴＣが入力される。また、前記第一のＰＷＭ比較器４のマイナス側入力端子には、発振回路から出力される三角波ＶＣＴが入力される。
【０００６】
第一のＰＷＭ比較器４は誤差検出用増幅器３の出力信号と、デューティ設定信号ＤＴＣのうち、電圧が低い方の信号と三角波ＶＣＴとを比較する。そして、第一のＰＷＭ比較器４は三角波ＶＣＴの各周期において、三角波ＶＣＴの電圧レベルの方が高くなる期間では、Ｌレベルの出力信号ＳＧ１を出力し、三角波ＶＣＴの電圧レベルの方が低くなる期間では、Ｈレベルの出力信号ＳＧ１を出力する。
【０００７】
前記誤差検出用増幅器３の出力信号は、電圧シフト回路５で高電位側にシフトされた状態で、第二のＰＷＭ比較器６のプラス側入力端子に入力される。また、前記第二のＰＷＭ比較器６のマイナス側入力端子には、前記三角波ＶＣＴが入力される。
【０００８】
第二のＰＷＭ比較器６は誤差検出用増幅器３の出力信号と、三角波ＶＣＴとを比較する。そして、第二のＰＷＭ比較器６は三角波ＶＣＴの各周期において、三角波ＶＣＴの電圧レベルの方が高くなる期間では、Ｌレベルの出力信号ＳＧ２を出力し、三角波ＶＣＴの電圧レベルの方が低くなる期間では、Ｈレベルの出力信号ＳＧ２を出力する。
【０００９】
前記第一のＰＷＭ比較器４の出力信号ＳＧ１は、スイッチ回路８ｂに入力されるとともに、インバータ回路７ａを介してスイッチ回路８ａに入力される。また、前記第二のＰＷＭ比較器６の出力信号ＳＧ２は、スイッチ回路８ａに入力されるとともに、インバータ回路７ｂを介してスイッチ回路８ｂに入力される。
【００１０】
前記スイッチ回路８ａ，８ｂには、外部から端子Ｔを経て切替え信号ＣＨが入力される。そして、切替え信号ＣＨがＬレベルとなると、スイッチ回路８ａはインバータ回路７ａの出力信号を駆動回路９ａに出力し、スイッチ回路８ｂはインバータ回路７ｂの出力信号を駆動回路９ｂに出力する。
【００１１】
前記駆動回路９ａは、電源Ｖcc及びグランドＧＮＤを電源として動作し、前記駆動回路９ｂは電源ＶDD及びグランドＧＮＤを電源として動作する。なお、電源Ｖccは電源ＶDDより高電圧であるが、同一電圧でもよい。
【００１２】
前記駆動回路９ａの出力信号ｏｕｔ１は、前記降圧回路２を構成するＰチャネルＭＯＳトランジスタＴr1のゲートに入力され、前記駆動回路９ｂの出力信号ｏｕｔ２は、前記降圧回路２を構成するＮチャネルＭＯＳトランジスタＴr2のゲートに入力される。
【００１３】
そして、制御回路１の動作により前記トランジスタＴr1，Ｔr2は交互にオンされる。
前記降圧回路２は、前記トランジスタＴr1，Ｔr2、ダイオードＤ１、コイルＬ１及び容量Ｃ１から構成され、トランジスタＴr1，Ｔr2が交互にオンされることにより、入力電圧Ｖinを降圧した直流出力電圧Ｖoを出力する。
【００１４】
上記のような降圧型ＤＣ−ＤＣコンバータでは、図９に示すように、デューティ設定信号ＤＴＣは三角波ＣＴの最大値より高いレベルに設定される。そして、降圧回路２の出力電圧Ｖoが低くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが長くなるため、トランジスタＴr1のオン時間が長くなり、トランジスタＴr2のオン時間が短くなる。この結果、降圧回路２の出力電圧Ｖoが上昇する。
【００１５】
また、降圧回路２の出力電圧Ｖoが高くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが短くなるため、トランジスタＴr1のオン時間が短くなり、トランジスタＴr2のオン時間が長くなる。この結果、降圧回路２の出力電圧Ｖoが低下する。
【００１６】
図８は、前記制御回路１で昇圧回路１０を駆動することにより、入力電圧Ｖinを昇圧した出力電圧Ｖoを出力可能とした昇圧型ＤＣ−ＤＣコンバータを示す。昇圧型ＤＣ−ＤＣコンバータでは、前記制御回路１にＨレベルの切替え信号ＣＨが入力される。そして、Ｈレベルの切替え信号ＣＨにより、スイッチ回路８ａでは第二のＰＷＭ比較器６の出力信号を駆動回路９ａに出力し、スイッチ回路８ｂでは第一のＰＷＭ比較器４の出力信号を駆動回路９ｂに出力する。
【００１７】
駆動回路９ａの出力信号は、ＰチャネルＭＯＳトランジスタＴr3のゲートに入力され、駆動回路９ｂの出力信号はＮチャネルＭＯＳトランジスタＴr4のゲートに入力される。
【００１８】
そして、制御回路１の動作によりトランジスタＴr3，Ｔr4が交互にオンされる。
昇圧回路１０は、前記トランジスタＴr3，Ｔr4と、コイルＬ２と、ダイオードＤ２と、容量Ｃ２とから構成され、トランジスタＴr3，Ｔr4が交互にオンされることにより、入力電圧Ｖinを昇圧した出力電圧Ｖoを出力する。
【００１９】
上記のような昇圧型ＤＣ−ＤＣコンバータでは、図１０に示すように、デューティ設定信号ＤＴＣは三角波ＣＴの最大値より低いレベル、詳しくは三角波ＣＴの振幅の７０パーセント程度に設定される。
【００２０】
そして、昇圧回路１０の出力電圧Ｖoが低くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが長くなるため、トランジスタＴr3のオン時間が短くなり、トランジスタＴr4のオン時間が長くなる。この結果、昇圧回路１０の出力電圧Ｖoが上昇する。
【００２１】
また、昇圧回路１０の出力電圧Ｖoが高くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが短くなるため、トランジスタＴr3のオン時間が長くなり、トランジスタＴr4のオン時間が短くなる。この結果、昇圧回路１０の出力電圧Ｖoが低下する。
【００２２】
上記のような昇圧動作時において、昇圧回路１０の負荷の増大により出力電圧Ｖoが低下すると、第一のＰＷＭ比較器４の出力信号ＳＧ１のＨレベルのデューティが長くなり、トランジスタＴr4のオン時間が長くなる。
【００２３】
このとき、デューティ設定信号ＤＴＣは三角波ＣＴの最大値の７０パーセント程度に設定されているので、トランジスタＴr4がオンし続けることはない。従って、過電流によるトランジスタＴr4の破壊が未然に防止される。
【００２４】
図１１は、前記制御回路１を１チップ上に２系統備えた２チャンネルの制御部を示す。
この制御部において、ソフトスタート回路１３はＤＣ−ＤＣコンバータの起動時に昇圧回路１０あるいは降圧回路２をソフトスタート動作させる。比較器１１ａ，１１ｂと、ＡＮＤ回路１２ａ〜１２ｄ及び出力ショート検知回路１４は、ＤＣ−ＤＣコンバータの負荷回路において短絡が生じた時、昇圧動作あるいは降圧動作を停止させるように動作する。
【００２５】
また、発振器１５は前記三角波ＣＴを生成し、基準電圧発生回路１６は基準電圧ＶR１，ＶR3を生成する。
上記のような２チャンネル構成の制御部では、各チャンネル毎にスイッチ切替え信号ＣＨを入力するための外部端子が必要となり、計１８ピンの外部端子が必要となる。
【００２６】
【発明が解決しようとする課題】
上記のようなＤＣ−ＤＣコンバータの制御回路１では、昇圧動作と降圧動作を切替えるための切替え信号ＣＨを外部から入力する必要があり、その切替え信号ＣＨを入力するための外部端子が必要となる。
【００２７】
従って、制御回路１を搭載するチップの端子数が増大し、チップの小型化を図る上で問題となる。
また、同一チップ上に複数の制御回路を搭載して、多チャンネル化を図るにつれて、切替え信号ＣＨを入力するための外部端子数が増大するため、チップを小型化することができないという問題点がある。
【００２８】
この発明の目的は、外部端子数を削減し得るＤＣ−ＤＣコンバータを提供することにある。
【００２９】
【課題を解決するための手段】
図１は本発明の原理を説明するための原理説明図である。すなわち、スイッチ回路８に入力される切替え信号ＣＨにより、該スイッチ回路８に入力される降圧動作制御信号ＤＣと、昇圧動作制御信号ＵＣとが切替えられて出力される。出力信号ｏｕｔのデューティを制御するデューティ設定信号ＤＴＣに基づいて、前記切替え信号ＣＨを生成する切替え信号生成回路２６が備えられる。
【００３０】
請求項１に記載の発明は、降圧回路又は昇圧回路が接続され、前記降圧回路又は前記昇圧回路の出力電圧が入力されるＤＣ−ＤＣコンバータの制御回路であって、基準電圧と前記出力電圧との差電圧に応じた出力信号を出力する増幅器と、前記増幅器の出力信号又はデューティ設定信号と、三角波とを比較する第一のＰＷＭ比較器と、前記増幅器の出力信号と、前記三角波とを比較する第二のＰＷＭ比較器と、切替え信号を生成する切替え信号生成回路と、前記切替え信号に応じて、前記第一のＰＷＭ比較器の出力信号を第一の出力端子に出力するとともに前記第二のＰＷＭ比較器の出力信号を第二の出力端子に出力する状態と、前記第一のＰＷＭ比較器の出力信号を前記第二の出力端子に出力するとともに前記第二のＰＷＭ比較器の出力信号を前記第一の出力端子に出力する状態とを切替えるスイッチ回路とを備え、前記デューティ設定信号は、前記降圧回路に接続されるときには前記三角波の最大値より高い電圧に設定されるとともに、前記昇圧回路に接続されるときには前記三角波の最大値より低い電圧に設定され、前記切替え信号生成回路は、前記デューティ設定信号の電圧に基づいて前記切替え信号を生成する。
【００３１】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したＤＣ−ＤＣコンバータの制御回路の第一の実施の形態を示す。
【００３２】
この実施の形態の制御回路２１ａは、前記従来例の制御回路１の構成に比較器２２を加えたものであり、他の同一構成部分は同一符号を付して詳細な説明を省略する。
【００３３】
比較器２２のプラス側入力端子には前記デューティ設定信号ＤＴＣが入力され、マイナス側入力端子には基準電圧ＶR２が入力される。
前記デューティ設定信号ＤＴＣは、前記従来例と同様に、制御回路２１ａに前記降圧回路２が接続されるときには、三角波ＣＴの最大値以上のレベルが入力される。
【００３４】
また、制御回路２１ａに前記昇圧回路１０が接続されるときには、三角波ＣＴの最大値の約７０％のレベルが入力される。
前記基準電圧ＶR２は、三角波ＣＴの最大値と、最大値の７０％のレベルとの中間レベルに設定されている。従って、降圧回路２が接続されるとき、比較器２２の出力信号はＨレベルとなり、昇圧回路１０が接続されるとき、比較器２２の出力信号はＬレベルとなる。そして、比較器２２の出力信号が切替え信号ＣＨとしてスイッチ回路８ａ，８ｂに入力され、スイッチ回路８ａ，８ｂは、前記従来例と同様に動作する。
【００３５】
上記のように構成された制御回路２１ａでは、出力端子ｏｕｔ１，ｏｕｔ２に降圧回路２が接続され、デューティ設定信号ＤＴＣとして三角波ＣＴの最大値以上のレベルが入力されると、比較器２２から出力される切替え信号ＣＨがＨレベルとなる。
【００３６】
すると、インバータ回路７ａの出力信号が駆動回路９ａに入力され、インバータ回路７ｂの出力信号が駆動回路９ｂに入力される。従って、制御回路２１ａは前記従来例と同様に動作する。
【００３７】
また、出力端子ｏｕｔ１，ｏｕｔ２に昇圧回路１０が接続され、デューティ設定信号ＤＴＣとして三角波ＣＴの最大値の７０％のレベルが入力されると、比較器２２の出力信号がＬレベルとなる。
【００３８】
すると、第一のＰＷＭ比較器４の出力信号ＳＧ１が駆動回路９ｂに入力され、第二のＰＷＭ比較器６の出力信号ＳＧ２が駆動回路９ａに入力される。従って、制御回路２１ａは前記従来例と同様に動作する。
【００３９】
上記のように構成されたＤＣ−ＤＣコンバータでは、次に示す作用効果を得ることができる。
（１）デューティ設定信号ＤＴＣに基づいてスイッチ回路８ａ，８ｂを制御することにより、降圧回路の制御と、昇圧回路の制御とを切替えることができる。
（２）スイッチ回路８ａ，８ｂを制御するための切替え信号ＣＨを外部から入力する必要がないので、外部端子数を削減することができる。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態の制御回路２１ｂは、外部から入力されるデジタルデータに基づいてデューティ設定信号ＤＴＣを生成する構成としたものであり、その他の構成は前記第一の実施の形態と同様である。
【００４０】
すなわち、デコーダ回路２３には外部からデューティ設定信号ＤＴＣを生成するための複数ビットのデジタル設定信号ＤＧが入力される。デコーダ回路２３は、デジタル設定信号ＤＧをデコードしたデコード信号をアナログ電圧生成部２４に出力する。
【００４１】
アナログ電圧生成部２４は、例えば抵抗ラダー回路を構成する各抵抗の端子電圧をスイッチ回路を介して共通の出力端子に出力し、各スイッチ回路を前記デコード信号で開閉制御することにより、アナログ信号であるデューティ設定信号ＤＴＣを生成する。
【００４２】
デューティ設定信号ＤＴＣは、前記第一の実施の形態と同様に、降圧回路が接続される時には、三角波ＣＴの最大値以上の電圧レベルに設定され、昇圧回路が接続されるときには、三角波ＣＴの最大値の約７０％の電圧レベルに設定される。
【００４３】
そして、デューティ設定信号ＤＴＣは、前記第一の実施の形態と同様に、比較器２２に入力され、その比較器２２の出力信号ＣＨに基づいてスイッチ回路８ａ，８ｂが制御される。
【００４４】
このように構成された制御回路２１ｂでは、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この実施の形態の制御回路２１ｃは、前記第二の実施の形態のアナログ電圧生成部２４を降圧回路若しくは昇圧回路の入力電圧Ｖinと出力電圧Ｖoとの比較結果に基づいて制御する構成としたものであり、その他の構成は、第二の実施の形態と同様である。
【００４５】
すなわち、入力電圧Ｖinと出力電圧Ｖoとが比較器２５に入力され、その比較器２５の出力信号がアナログ電圧生成部２４に入力される。
前記比較器２５は、降圧回路の出力電圧Ｖoが入力されると、Ｌレベルの出力信号を出力し、昇圧回路の出力電圧Ｖoが入力されると、Ｈレベルの出力信号を出力する。
【００４６】
アナログ電圧生成部２４は、Ｌレベルの入力信号に基づいて、降圧回路のためのデューティ設定電圧ＤＴＣを生成して出力する。また、Ｈレベルの入力信号に基づいて、昇圧回路のためのデューティ設定信号ＤＴＣを生成して出力する。
【００４７】
上記のような構成により、入力電圧Ｖinと出力電圧Ｖoとを入力することにより、スイッチ回路８ａ，８ｂを切替えるための切替え信号ＣＨを外部から入力することなく、降圧動作と昇圧動作とを切替えるためのスイッチ回路８ａ，８ｂの切替え動作を行うことができる。
（第四の実施の形態）
図５は、第四の実施の形態を示す。この実施の形態の制御回路２１ｄでは、比較器２２のマイナス側入力端子に三角波ＣＴの最大値の電圧レベルＶＣＴＭが入力され、その他の構成は第一の実施の形態あるいは第二の実施の形態と同様である。
【００４８】
なお、デューティ設定信号ＤＴＣは、第一の実施の形態と同様に外部から入力するか、あるいは第二の実施の形態と同様に外部から入力される設定信号に基づいて、内部で生成する構成のいずれでもよい。
【００４９】
また、降圧動作時のデューティ設定信号ＤＴＣは三角波ＣＴの最大値ＶＣＴＭを越える電圧レベルに設定する。
このような構成により、前記第一及び第二の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図６は、第五の実施の形態を示す。この実施の形態は、図１１に示す従来例の制御回路を前記第一の実施の形態で開示した制御回路２１ａに置き換えた構成である。
【００５０】
このような構成により、前記従来例では必要であったスイッチ回路８ａ，８ｂの切替え信号ＣＨを入力するための外部端子を省略することができるので、外部端子を前記従来例に対し２ピン削減することができる。
【００５１】
制御回路２１ａを使用して、さらに多チャンネルの制御部を構成すれば、外部端子の削減数をさらに増大させることができる。
また、デューティ設定信号ＤＴＣを切替えることにより、２チャンネルの降圧型ＤＣ−ＤＣコンバータあるいは２チャンネルの昇圧型ＤＣ−ＤＣコンバータを構成することができる。
【００５２】
さらに、各制御回路２１ａをそれぞれ独立したデューティ設定信号ＤＴＣを入力すれば、一方を降圧型、他方を昇圧型として動作させたり、双方を降圧型あるいは昇圧型として動作させることもできる。
【００５３】
上記実施の形態は、次に示すように変更することもできる。
・第一〜第三の実施の形態において、降圧制御時及び昇圧制御時のデューティ設定信号ＤＴＣの電圧レベルは、三角波ＣＴの最大値に対し１００パーセントと、７０パーセント以外の値としてもよい。そのとき、基準電圧ＶR２の値は、デューティ設定信号に対応して適宜設定する必要がある。
【００５４】
【発明の効果】
以上詳述したように、この発明は外部端子数を削減し得るＤＣ−ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第三の実施の形態を示す回路図である。
【図５】 第四の実施の形態を示す回路図である。
【図６】 第五の実施の形態を示す回路図である。
【図７】 従来例を示す回路図である。
【図８】 従来例を示す回路図である。
【図９】 降圧動作時のデューティ設定信号と三角波の電圧レベルを示す説明図である。
【図１０】 昇圧動作時のデューティ設定信号と三角波の電圧レベルを示す説明図である。
【図１１】 従来例を示す回路図である。
【符号の説明】
８ スイッチ回路
２６ 切替え信号生成回路
ＣＨ 切替え信号
ＤＣ 降圧動作制御信号
ＵＣ 昇圧動作制御信号
ｏｕｔ 出力信号
ＤＴＣ デューティ設定信号
【発明の属する技術分野】
この発明は、各種電子機器に使用されるＤＣ−ＤＣコンバータに関するものである。
【０００２】
ＤＣ−ＤＣコンバータの一種類として、制御部に降圧回路を接続することにより、電源電圧より低電圧の直流電圧を出力可能とし、制御部に昇圧回路を接続することにより電源電圧より高電圧の直流電圧を出力可能としたものがある。このようなＤＣ−ＤＣコンバータでは、昇圧動作と降圧動作とを切り替えるために外部から切替え信号が入力される。このため、切替え信号を入力するための外部端子が必要であり、ＤＣ−ＤＣコンバータの小型化を妨げる要因となっている。
【０００３】
【従来の技術】
図７に示す降圧型ＤＣ−ＤＣコンバータは、１チップの半導体集積回路装置上に搭載された制御回路１と、複数の外付け素子で構成される降圧回路２とから構成され、制御回路１の制御に基づく降圧回路２の動作により、降圧回路２は入力電圧Ｖinを降圧した直流電圧Ｖoを出力する。
【０００４】
前記制御回路１は、前記降圧回路２の出力電圧Ｖoが誤差検出用増幅器３のマイナス側入力端子に入力され、誤差検出用増幅器３のプラス側入力端子には基準電圧ＶR1が入力される。
【０００５】
そして、誤差検出用増幅器３は出力電圧Ｖoと基準電圧ＶR1との差電圧を増幅した出力信号を、第一のＰＷＭ比較器４の第一のプラス側入力端子に出力する。
前記第一のＰＷＭ比較器４の第二のプラス側入力端子には、直流電圧であるデューティ設定信号ＤＴＣが入力される。また、前記第一のＰＷＭ比較器４のマイナス側入力端子には、発振回路から出力される三角波ＶＣＴが入力される。
【０００６】
第一のＰＷＭ比較器４は誤差検出用増幅器３の出力信号と、デューティ設定信号ＤＴＣのうち、電圧が低い方の信号と三角波ＶＣＴとを比較する。そして、第一のＰＷＭ比較器４は三角波ＶＣＴの各周期において、三角波ＶＣＴの電圧レベルの方が高くなる期間では、Ｌレベルの出力信号ＳＧ１を出力し、三角波ＶＣＴの電圧レベルの方が低くなる期間では、Ｈレベルの出力信号ＳＧ１を出力する。
【０００７】
前記誤差検出用増幅器３の出力信号は、電圧シフト回路５で高電位側にシフトされた状態で、第二のＰＷＭ比較器６のプラス側入力端子に入力される。また、前記第二のＰＷＭ比較器６のマイナス側入力端子には、前記三角波ＶＣＴが入力される。
【０００８】
第二のＰＷＭ比較器６は誤差検出用増幅器３の出力信号と、三角波ＶＣＴとを比較する。そして、第二のＰＷＭ比較器６は三角波ＶＣＴの各周期において、三角波ＶＣＴの電圧レベルの方が高くなる期間では、Ｌレベルの出力信号ＳＧ２を出力し、三角波ＶＣＴの電圧レベルの方が低くなる期間では、Ｈレベルの出力信号ＳＧ２を出力する。
【０００９】
前記第一のＰＷＭ比較器４の出力信号ＳＧ１は、スイッチ回路８ｂに入力されるとともに、インバータ回路７ａを介してスイッチ回路８ａに入力される。また、前記第二のＰＷＭ比較器６の出力信号ＳＧ２は、スイッチ回路８ａに入力されるとともに、インバータ回路７ｂを介してスイッチ回路８ｂに入力される。
【００１０】
前記スイッチ回路８ａ，８ｂには、外部から端子Ｔを経て切替え信号ＣＨが入力される。そして、切替え信号ＣＨがＬレベルとなると、スイッチ回路８ａはインバータ回路７ａの出力信号を駆動回路９ａに出力し、スイッチ回路８ｂはインバータ回路７ｂの出力信号を駆動回路９ｂに出力する。
【００１１】
前記駆動回路９ａは、電源Ｖcc及びグランドＧＮＤを電源として動作し、前記駆動回路９ｂは電源ＶDD及びグランドＧＮＤを電源として動作する。なお、電源Ｖccは電源ＶDDより高電圧であるが、同一電圧でもよい。
【００１２】
前記駆動回路９ａの出力信号ｏｕｔ１は、前記降圧回路２を構成するＰチャネルＭＯＳトランジスタＴr1のゲートに入力され、前記駆動回路９ｂの出力信号ｏｕｔ２は、前記降圧回路２を構成するＮチャネルＭＯＳトランジスタＴr2のゲートに入力される。
【００１３】
そして、制御回路１の動作により前記トランジスタＴr1，Ｔr2は交互にオンされる。
前記降圧回路２は、前記トランジスタＴr1，Ｔr2、ダイオードＤ１、コイルＬ１及び容量Ｃ１から構成され、トランジスタＴr1，Ｔr2が交互にオンされることにより、入力電圧Ｖinを降圧した直流出力電圧Ｖoを出力する。
【００１４】
上記のような降圧型ＤＣ−ＤＣコンバータでは、図９に示すように、デューティ設定信号ＤＴＣは三角波ＣＴの最大値より高いレベルに設定される。そして、降圧回路２の出力電圧Ｖoが低くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが長くなるため、トランジスタＴr1のオン時間が長くなり、トランジスタＴr2のオン時間が短くなる。この結果、降圧回路２の出力電圧Ｖoが上昇する。
【００１５】
また、降圧回路２の出力電圧Ｖoが高くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが短くなるため、トランジスタＴr1のオン時間が短くなり、トランジスタＴr2のオン時間が長くなる。この結果、降圧回路２の出力電圧Ｖoが低下する。
【００１６】
図８は、前記制御回路１で昇圧回路１０を駆動することにより、入力電圧Ｖinを昇圧した出力電圧Ｖoを出力可能とした昇圧型ＤＣ−ＤＣコンバータを示す。昇圧型ＤＣ−ＤＣコンバータでは、前記制御回路１にＨレベルの切替え信号ＣＨが入力される。そして、Ｈレベルの切替え信号ＣＨにより、スイッチ回路８ａでは第二のＰＷＭ比較器６の出力信号を駆動回路９ａに出力し、スイッチ回路８ｂでは第一のＰＷＭ比較器４の出力信号を駆動回路９ｂに出力する。
【００１７】
駆動回路９ａの出力信号は、ＰチャネルＭＯＳトランジスタＴr3のゲートに入力され、駆動回路９ｂの出力信号はＮチャネルＭＯＳトランジスタＴr4のゲートに入力される。
【００１８】
そして、制御回路１の動作によりトランジスタＴr3，Ｔr4が交互にオンされる。
昇圧回路１０は、前記トランジスタＴr3，Ｔr4と、コイルＬ２と、ダイオードＤ２と、容量Ｃ２とから構成され、トランジスタＴr3，Ｔr4が交互にオンされることにより、入力電圧Ｖinを昇圧した出力電圧Ｖoを出力する。
【００１９】
上記のような昇圧型ＤＣ−ＤＣコンバータでは、図１０に示すように、デューティ設定信号ＤＴＣは三角波ＣＴの最大値より低いレベル、詳しくは三角波ＣＴの振幅の７０パーセント程度に設定される。
【００２０】
そして、昇圧回路１０の出力電圧Ｖoが低くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが長くなるため、トランジスタＴr3のオン時間が短くなり、トランジスタＴr4のオン時間が長くなる。この結果、昇圧回路１０の出力電圧Ｖoが上昇する。
【００２１】
また、昇圧回路１０の出力電圧Ｖoが高くなると、第一及び第二のＰＷＭ比較器４，６の出力信号ＳＧ１，ＳＧ２のＨレベルのデューティが短くなるため、トランジスタＴr3のオン時間が長くなり、トランジスタＴr4のオン時間が短くなる。この結果、昇圧回路１０の出力電圧Ｖoが低下する。
【００２２】
上記のような昇圧動作時において、昇圧回路１０の負荷の増大により出力電圧Ｖoが低下すると、第一のＰＷＭ比較器４の出力信号ＳＧ１のＨレベルのデューティが長くなり、トランジスタＴr4のオン時間が長くなる。
【００２３】
このとき、デューティ設定信号ＤＴＣは三角波ＣＴの最大値の７０パーセント程度に設定されているので、トランジスタＴr4がオンし続けることはない。従って、過電流によるトランジスタＴr4の破壊が未然に防止される。
【００２４】
図１１は、前記制御回路１を１チップ上に２系統備えた２チャンネルの制御部を示す。
この制御部において、ソフトスタート回路１３はＤＣ−ＤＣコンバータの起動時に昇圧回路１０あるいは降圧回路２をソフトスタート動作させる。比較器１１ａ，１１ｂと、ＡＮＤ回路１２ａ〜１２ｄ及び出力ショート検知回路１４は、ＤＣ−ＤＣコンバータの負荷回路において短絡が生じた時、昇圧動作あるいは降圧動作を停止させるように動作する。
【００２５】
また、発振器１５は前記三角波ＣＴを生成し、基準電圧発生回路１６は基準電圧ＶR１，ＶR3を生成する。
上記のような２チャンネル構成の制御部では、各チャンネル毎にスイッチ切替え信号ＣＨを入力するための外部端子が必要となり、計１８ピンの外部端子が必要となる。
【００２６】
【発明が解決しようとする課題】
上記のようなＤＣ−ＤＣコンバータの制御回路１では、昇圧動作と降圧動作を切替えるための切替え信号ＣＨを外部から入力する必要があり、その切替え信号ＣＨを入力するための外部端子が必要となる。
【００２７】
従って、制御回路１を搭載するチップの端子数が増大し、チップの小型化を図る上で問題となる。
また、同一チップ上に複数の制御回路を搭載して、多チャンネル化を図るにつれて、切替え信号ＣＨを入力するための外部端子数が増大するため、チップを小型化することができないという問題点がある。
【００２８】
この発明の目的は、外部端子数を削減し得るＤＣ−ＤＣコンバータを提供することにある。
【００２９】
【課題を解決するための手段】
図１は本発明の原理を説明するための原理説明図である。すなわち、スイッチ回路８に入力される切替え信号ＣＨにより、該スイッチ回路８に入力される降圧動作制御信号ＤＣと、昇圧動作制御信号ＵＣとが切替えられて出力される。出力信号ｏｕｔのデューティを制御するデューティ設定信号ＤＴＣに基づいて、前記切替え信号ＣＨを生成する切替え信号生成回路２６が備えられる。
【００３０】
請求項１に記載の発明は、降圧回路又は昇圧回路が接続され、前記降圧回路又は前記昇圧回路の出力電圧が入力されるＤＣ−ＤＣコンバータの制御回路であって、基準電圧と前記出力電圧との差電圧に応じた出力信号を出力する増幅器と、前記増幅器の出力信号又はデューティ設定信号と、三角波とを比較する第一のＰＷＭ比較器と、前記増幅器の出力信号と、前記三角波とを比較する第二のＰＷＭ比較器と、切替え信号を生成する切替え信号生成回路と、前記切替え信号に応じて、前記第一のＰＷＭ比較器の出力信号を第一の出力端子に出力するとともに前記第二のＰＷＭ比較器の出力信号を第二の出力端子に出力する状態と、前記第一のＰＷＭ比較器の出力信号を前記第二の出力端子に出力するとともに前記第二のＰＷＭ比較器の出力信号を前記第一の出力端子に出力する状態とを切替えるスイッチ回路とを備え、前記デューティ設定信号は、前記降圧回路に接続されるときには前記三角波の最大値より高い電圧に設定されるとともに、前記昇圧回路に接続されるときには前記三角波の最大値より低い電圧に設定され、前記切替え信号生成回路は、前記デューティ設定信号の電圧に基づいて前記切替え信号を生成する。
【００３１】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したＤＣ−ＤＣコンバータの制御回路の第一の実施の形態を示す。
【００３２】
この実施の形態の制御回路２１ａは、前記従来例の制御回路１の構成に比較器２２を加えたものであり、他の同一構成部分は同一符号を付して詳細な説明を省略する。
【００３３】
比較器２２のプラス側入力端子には前記デューティ設定信号ＤＴＣが入力され、マイナス側入力端子には基準電圧ＶR２が入力される。
前記デューティ設定信号ＤＴＣは、前記従来例と同様に、制御回路２１ａに前記降圧回路２が接続されるときには、三角波ＣＴの最大値以上のレベルが入力される。
【００３４】
また、制御回路２１ａに前記昇圧回路１０が接続されるときには、三角波ＣＴの最大値の約７０％のレベルが入力される。
前記基準電圧ＶR２は、三角波ＣＴの最大値と、最大値の７０％のレベルとの中間レベルに設定されている。従って、降圧回路２が接続されるとき、比較器２２の出力信号はＨレベルとなり、昇圧回路１０が接続されるとき、比較器２２の出力信号はＬレベルとなる。そして、比較器２２の出力信号が切替え信号ＣＨとしてスイッチ回路８ａ，８ｂに入力され、スイッチ回路８ａ，８ｂは、前記従来例と同様に動作する。
【００３５】
上記のように構成された制御回路２１ａでは、出力端子ｏｕｔ１，ｏｕｔ２に降圧回路２が接続され、デューティ設定信号ＤＴＣとして三角波ＣＴの最大値以上のレベルが入力されると、比較器２２から出力される切替え信号ＣＨがＨレベルとなる。
【００３６】
すると、インバータ回路７ａの出力信号が駆動回路９ａに入力され、インバータ回路７ｂの出力信号が駆動回路９ｂに入力される。従って、制御回路２１ａは前記従来例と同様に動作する。
【００３７】
また、出力端子ｏｕｔ１，ｏｕｔ２に昇圧回路１０が接続され、デューティ設定信号ＤＴＣとして三角波ＣＴの最大値の７０％のレベルが入力されると、比較器２２の出力信号がＬレベルとなる。
【００３８】
すると、第一のＰＷＭ比較器４の出力信号ＳＧ１が駆動回路９ｂに入力され、第二のＰＷＭ比較器６の出力信号ＳＧ２が駆動回路９ａに入力される。従って、制御回路２１ａは前記従来例と同様に動作する。
【００３９】
上記のように構成されたＤＣ−ＤＣコンバータでは、次に示す作用効果を得ることができる。
（１）デューティ設定信号ＤＴＣに基づいてスイッチ回路８ａ，８ｂを制御することにより、降圧回路の制御と、昇圧回路の制御とを切替えることができる。
（２）スイッチ回路８ａ，８ｂを制御するための切替え信号ＣＨを外部から入力する必要がないので、外部端子数を削減することができる。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態の制御回路２１ｂは、外部から入力されるデジタルデータに基づいてデューティ設定信号ＤＴＣを生成する構成としたものであり、その他の構成は前記第一の実施の形態と同様である。
【００４０】
すなわち、デコーダ回路２３には外部からデューティ設定信号ＤＴＣを生成するための複数ビットのデジタル設定信号ＤＧが入力される。デコーダ回路２３は、デジタル設定信号ＤＧをデコードしたデコード信号をアナログ電圧生成部２４に出力する。
【００４１】
アナログ電圧生成部２４は、例えば抵抗ラダー回路を構成する各抵抗の端子電圧をスイッチ回路を介して共通の出力端子に出力し、各スイッチ回路を前記デコード信号で開閉制御することにより、アナログ信号であるデューティ設定信号ＤＴＣを生成する。
【００４２】
デューティ設定信号ＤＴＣは、前記第一の実施の形態と同様に、降圧回路が接続される時には、三角波ＣＴの最大値以上の電圧レベルに設定され、昇圧回路が接続されるときには、三角波ＣＴの最大値の約７０％の電圧レベルに設定される。
【００４３】
そして、デューティ設定信号ＤＴＣは、前記第一の実施の形態と同様に、比較器２２に入力され、その比較器２２の出力信号ＣＨに基づいてスイッチ回路８ａ，８ｂが制御される。
【００４４】
このように構成された制御回路２１ｂでは、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この実施の形態の制御回路２１ｃは、前記第二の実施の形態のアナログ電圧生成部２４を降圧回路若しくは昇圧回路の入力電圧Ｖinと出力電圧Ｖoとの比較結果に基づいて制御する構成としたものであり、その他の構成は、第二の実施の形態と同様である。
【００４５】
すなわち、入力電圧Ｖinと出力電圧Ｖoとが比較器２５に入力され、その比較器２５の出力信号がアナログ電圧生成部２４に入力される。
前記比較器２５は、降圧回路の出力電圧Ｖoが入力されると、Ｌレベルの出力信号を出力し、昇圧回路の出力電圧Ｖoが入力されると、Ｈレベルの出力信号を出力する。
【００４６】
アナログ電圧生成部２４は、Ｌレベルの入力信号に基づいて、降圧回路のためのデューティ設定電圧ＤＴＣを生成して出力する。また、Ｈレベルの入力信号に基づいて、昇圧回路のためのデューティ設定信号ＤＴＣを生成して出力する。
【００４７】
上記のような構成により、入力電圧Ｖinと出力電圧Ｖoとを入力することにより、スイッチ回路８ａ，８ｂを切替えるための切替え信号ＣＨを外部から入力することなく、降圧動作と昇圧動作とを切替えるためのスイッチ回路８ａ，８ｂの切替え動作を行うことができる。
（第四の実施の形態）
図５は、第四の実施の形態を示す。この実施の形態の制御回路２１ｄでは、比較器２２のマイナス側入力端子に三角波ＣＴの最大値の電圧レベルＶＣＴＭが入力され、その他の構成は第一の実施の形態あるいは第二の実施の形態と同様である。
【００４８】
なお、デューティ設定信号ＤＴＣは、第一の実施の形態と同様に外部から入力するか、あるいは第二の実施の形態と同様に外部から入力される設定信号に基づいて、内部で生成する構成のいずれでもよい。
【００４９】
また、降圧動作時のデューティ設定信号ＤＴＣは三角波ＣＴの最大値ＶＣＴＭを越える電圧レベルに設定する。
このような構成により、前記第一及び第二の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図６は、第五の実施の形態を示す。この実施の形態は、図１１に示す従来例の制御回路を前記第一の実施の形態で開示した制御回路２１ａに置き換えた構成である。
【００５０】
このような構成により、前記従来例では必要であったスイッチ回路８ａ，８ｂの切替え信号ＣＨを入力するための外部端子を省略することができるので、外部端子を前記従来例に対し２ピン削減することができる。
【００５１】
制御回路２１ａを使用して、さらに多チャンネルの制御部を構成すれば、外部端子の削減数をさらに増大させることができる。
また、デューティ設定信号ＤＴＣを切替えることにより、２チャンネルの降圧型ＤＣ−ＤＣコンバータあるいは２チャンネルの昇圧型ＤＣ−ＤＣコンバータを構成することができる。
【００５２】
さらに、各制御回路２１ａをそれぞれ独立したデューティ設定信号ＤＴＣを入力すれば、一方を降圧型、他方を昇圧型として動作させたり、双方を降圧型あるいは昇圧型として動作させることもできる。
【００５３】
上記実施の形態は、次に示すように変更することもできる。
・第一〜第三の実施の形態において、降圧制御時及び昇圧制御時のデューティ設定信号ＤＴＣの電圧レベルは、三角波ＣＴの最大値に対し１００パーセントと、７０パーセント以外の値としてもよい。そのとき、基準電圧ＶR２の値は、デューティ設定信号に対応して適宜設定する必要がある。
【００５４】
【発明の効果】
以上詳述したように、この発明は外部端子数を削減し得るＤＣ−ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第二の実施の形態を示す回路図である。
【図４】 第三の実施の形態を示す回路図である。
【図５】 第四の実施の形態を示す回路図である。
【図６】 第五の実施の形態を示す回路図である。
【図７】 従来例を示す回路図である。
【図８】 従来例を示す回路図である。
【図９】 降圧動作時のデューティ設定信号と三角波の電圧レベルを示す説明図である。
【図１０】 昇圧動作時のデューティ設定信号と三角波の電圧レベルを示す説明図である。
【図１１】 従来例を示す回路図である。
【符号の説明】
８ スイッチ回路
２６ 切替え信号生成回路
ＣＨ 切替え信号
ＤＣ 降圧動作制御信号
ＵＣ 昇圧動作制御信号
ｏｕｔ 出力信号
ＤＴＣ デューティ設定信号
Claims (9)
- 降圧回路又は昇圧回路が接続され、前記降圧回路又は前記昇圧回路の出力電圧が入力されるＤＣ−ＤＣコンバータの制御回路であって、
基準電圧と前記出力電圧との差電圧に応じた出力信号を出力する増幅器と、
前記増幅器の出力信号又はデューティ設定信号と、三角波とを比較する第一のＰＷＭ比較器と、
前記増幅器の出力信号と、前記三角波とを比較する第二のＰＷＭ比較器と、
切替え信号を生成する切替え信号生成回路と、
前記切替え信号に応じて、前記第一のＰＷＭ比較器の出力信号を第一の出力端子に出力するとともに前記第二のＰＷＭ比較器の出力信号を第二の出力端子に出力する状態と、前記第一のＰＷＭ比較器の出力信号を前記第二の出力端子に出力するとともに前記第二のＰＷＭ比較器の出力信号を前記第一の出力端子に出力する状態とを切替えるスイッチ回路とを備え、
前記デューティ設定信号は、前記降圧回路に接続されるときには前記三角波の最大値より高い電圧に設定されるとともに、前記昇圧回路に接続されるときには前記三角波の最大値より低い電圧に設定され、
前記切替え信号生成回路は、前記デューティ設定信号の電圧に基づいて前記切替え信号を生成することを特徴とするＤＣ−ＤＣコンバータの制御回路。 - 前記切替え信号生成回路は、前記デューティ設定信号と基準電圧とを比較して前記切替え信号を生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
- 前記切替え信号生成回路は、前記デューティ設定信号と前記三角波の最大値とを比較して前記切替え信号を生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
- 外部から入力されるデジタル設定信号に基づいて、前記デューティ設定信号を生成するデューティ設定信号生成部を備えたことを特徴とする請求項２又は３に記載のＤＣ−ＤＣコンバータの制御回路。
- 前記デューティ設定信号生成部は、前記デジタル設定信号が入力されるデコーダ回路と、該デコーダ回路によってデコードされたデコード信号に基づいて前記デューティ設定信号を生成するアナログ電圧生成部とを備えることを特徴とする請求項４に記載のＤＣ−ＤＣコンバータの制御回路。
- 前記降圧回路又は昇圧回路の入力電圧と前記出力電圧とを比較する比較器と、該比較器の出力信号に基づいて前記デューティ設定信号を生成するアナログ電圧生成部とを備えることを特徴とする請求項２又は３に記載のＤＣ−ＤＣコンバータの制御回路。
- 前記増幅器の出力信号を高電位側にシフトして前記第二のＰＷＭ比較器に出力する電圧シフト回路を備えることを特徴とする請求項１乃至６のいずれか一項に記載のＤＣ−ＤＣコンバータの制御回路。
- 前記第一のＰＷＭ比較器の出力信号が入力される第一のインバータ回路、及び前記第二のＰＷＭ比較器の出力信号が入力される第二のインバータ回路を備え、
前記第一のＰＷＭ比較器の出力信号は、前記第一のインバータ回路を介して前記第一の出力端子に出力され、前記第二のＰＷＭ比較器の出力信号は、前記第二のインバータ回路を介して前記第二の出力端子に出力されることを特徴とする請求項１乃至７のいずれか一項に記載のＤＣ−ＤＣコンバータの制御回路。 - 請求項１乃至８のいずれか一項に記載のＤＣ−ＤＣコンバータの制御回路と、該制御回路に接続される昇圧回路又は降圧回路とを備えたことを特徴とするＤＣ−ＤＣコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060569A JP4850344B2 (ja) | 2001-03-05 | 2001-03-05 | Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ |
| TW091103453A TWI222556B (en) | 2001-03-05 | 2002-02-26 | Control circuit of DC-DC converter |
| US10/083,592 US6731099B2 (en) | 2001-03-05 | 2002-02-27 | DC-DC converter with control circuit capable of generating step-up and step-down signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060569A JP4850344B2 (ja) | 2001-03-05 | 2001-03-05 | Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002272120A JP2002272120A (ja) | 2002-09-20 |
| JP4850344B2 true JP4850344B2 (ja) | 2012-01-11 |
Family
ID=18919971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001060569A Expired - Fee Related JP4850344B2 (ja) | 2001-03-05 | 2001-03-05 | Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6731099B2 (ja) |
| JP (1) | JP4850344B2 (ja) |
| TW (1) | TWI222556B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040070904A1 (en) * | 2002-10-11 | 2004-04-15 | Carr Sheldon P. | Over-voltage protection arrangement for a low voltage power supply |
| US6888108B2 (en) | 2002-10-11 | 2005-05-03 | Perfect Fit Industries, Inc. | Low voltage power supply system for an electric blanket or the like |
| US6713724B1 (en) | 2002-10-11 | 2004-03-30 | Perfect Fit Industries, Inc. | Heating element arrangement for an electric blanket or the like |
| EP1471641A1 (de) * | 2003-04-25 | 2004-10-27 | Siemens Aktiengesellschaft | Steuereingangsschaltung für ein elektrisches Gerät |
| JP4356977B2 (ja) * | 2003-12-04 | 2009-11-04 | キヤノン株式会社 | 電源装置及び該電源装置を備える記録装置 |
| JP2005304218A (ja) * | 2004-04-14 | 2005-10-27 | Renesas Technology Corp | 電源ドライバ装置及びスイッチング電源装置 |
| JP2006006004A (ja) * | 2004-06-16 | 2006-01-05 | Ricoh Co Ltd | 昇降圧型ｄｃ−ｄｃコンバータ |
| JP4611040B2 (ja) * | 2005-01-26 | 2011-01-12 | セイコーインスツル株式会社 | スイッチングレギュレータ制御回路およびスイッチングレギュレータ。 |
| KR101286241B1 (ko) * | 2007-11-26 | 2013-07-15 | 삼성전자주식회사 | 최대 전압 선택회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289359A (en) * | 1991-02-13 | 1994-02-22 | Charles Industries, Limited | DC-DC power converter including sensing means for providing an output when the reserve power of the converter falls below a predetermined amount for a given input voltage |
| US5402060A (en) * | 1993-05-13 | 1995-03-28 | Toko America, Inc. | Controller for two-switch buck-boost converter |
| JPH08140341A (ja) * | 1994-09-16 | 1996-05-31 | Toshiba Corp | スイッチング素子を用いたマイクロ電源装置 |
| SE510611C2 (sv) * | 1997-08-06 | 1999-06-07 | Ericsson Telefon Ab L M | Buck-boostspänningsregulator |
| US6049471A (en) * | 1998-02-11 | 2000-04-11 | Powerdsine Ltd. | Controller for pulse width modulation circuit using AC sine wave from DC input signal |
| JP3963590B2 (ja) * | 1998-09-18 | 2007-08-22 | ローム株式会社 | 電源装置 |
| JP2000217340A (ja) * | 1999-01-21 | 2000-08-04 | Fujitsu Ltd | 最大デュ―ティ比の矩形波信号生成方法、デュ―ティ比設定回路及びｄｃ―ｄｃコンバ―タ |
| US6087816A (en) * | 1999-06-29 | 2000-07-11 | Maxim Integrated Products, Inc. | Step-up/step-down switching regulators and pulse width modulation control therefor |
-
2001
- 2001-03-05 JP JP2001060569A patent/JP4850344B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-26 TW TW091103453A patent/TWI222556B/zh not_active IP Right Cessation
- 2002-02-27 US US10/083,592 patent/US6731099B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TWI222556B (en) | 2004-10-21 |
| JP2002272120A (ja) | 2002-09-20 |
| US6731099B2 (en) | 2004-05-04 |
| US20020121887A1 (en) | 2002-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4997891B2 (ja) | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御方法 | |
| JP3614156B2 (ja) | 電源回路 | |
| JP4463635B2 (ja) | スイッチングレギュレータ、スイッチングレギュレータを使用した電源回路及びスイッチングレギュレータを使用した二次電池の充電回路 | |
| US7893667B2 (en) | PWM power supply apparatus having a controlled duty ratio without causing overall system oscillation | |
| JP4319362B2 (ja) | 逆レベルシフト回路およびパワー用半導体装置 | |
| JP4497991B2 (ja) | 電源ドライバ回路及びスイッチング電源装置 | |
| JP4693047B2 (ja) | 電源回路 | |
| US8836300B2 (en) | Step-down switching regulator | |
| US7928601B2 (en) | Power supply circuit for providing semiconductor integrated circuit device with a plurality of power supply voltages | |
| JP5143483B2 (ja) | 昇圧回路、およびその昇圧回路を備える集積回路 | |
| JP4265894B2 (ja) | Ｄｃ／ｄｃコンバータの制御回路及びｄｃ／ｄｃコンバータ | |
| KR20050006088A (ko) | 승/강압 ｄｃ-ｄｃ 변환기 및 이를 이용한 휴대용 장치 | |
| JP2006288062A (ja) | Ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路、及びｄｃ−ｄｃコンバータの制御方法 | |
| JP2007110833A (ja) | 昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路 | |
| JP3637904B2 (ja) | 電源回路 | |
| JP4850344B2 (ja) | Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ | |
| JP4487649B2 (ja) | 昇降圧型ｄｃ−ｄｃコンバータの制御装置 | |
| JP2008193866A (ja) | 昇圧型スイッチングレギュレータ | |
| JP5062188B2 (ja) | 電源回路、電子機器、半導体集積回路装置及び電源回路の制御方法 | |
| WO2011001838A1 (ja) | 半導体集積回路 | |
| JP4596839B2 (ja) | 電源回路 | |
| JP2005341736A (ja) | コイル負荷駆動回路及び光ディスク装置 | |
| JP2002095244A (ja) | レギュレータ回路 | |
| JP2006280019A (ja) | 電源回路 | |
| JP2005045934A (ja) | チャージポンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080212 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110930 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |