JP4849788B2

JP4849788B2 - 半導体装置

Info

Publication number: JP4849788B2
Application number: JP2004262874A
Authority: JP
Inventors: 慎也水野; 耕平内藤
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2004-09-09
Filing date: 2004-09-09
Publication date: 2012-01-11
Anticipated expiration: 2024-09-09
Also published as: JP2006080308A

Description

本発明は半導体装置に関し、特に、半導体基板上に複数の電界効果トランジスタ（ＦＥＴ）を隣接して配置した構造におけるソース配線の構成に関する。また、本発明は上記構成の半導体装置の製造方法に関する。

半導体基板上に複数のＦＥＴを隣接して配置した構造は、例えば特許文献１に記載されている。この半導体装置を図１に示す。図示する半導体装置は、ＧａＡｓの半導体基板１１、くし型状ゲート電極１２、くし型状ドレイン電極１３、平面構造を有するソース配線１４、及びソース配線１４を接地するバイアホール１６とを有する。Ｓは半導体基板１１上のソース領域を示し、Ｄはドレイン領域Ｄを示している。バイアホール１６の位置は、ゲートバー１２ａからゲートフィンガー１２ｂが延びる側とは逆側に配置されている。ソース配線１４は、ゲート電極１２のコンタクト用に設けられた開口１７を有する。
特開平６−７７２５８号公報

しかしながら、上記記載の半導体装置は発振し易いという課題を有する。図２（Ａ）は、図１のＡ−Ａ線断面図である。図１及び図２（Ａ）に示すように、ソース配線１４はゲートバー１２ａの全面を覆っている。ゲートバー１２ａは、その抵抗値を小さくするために太く形成されている。したがって、ソース配線１４とゲートバー１２ａとの間に大きな容量が形成されてしまう。図１に示す半導体装置の各トランジスタを並列に接続した場合には、図２（Ｂ）に示すトランジスタ回路を構成することになり、ソース電極１４とゲートバー１２ａとの間に大きな容量Ｃが形成される。容量と発振との関係については、以下のように推測することができる。このゲートバー・ソース間容量Ｃが大きいと、高周波でのインピーダンスが小さくなって、帰還経路ができる。トランジスタにゲインがあり、帰還される信号と入力信号との位相が揃うと、トランジスタは発振する。

したがって、本発明は上記従来技術の問題点を解決し、動作の安定した半導体装置及びその製造方法を提供することを目的とする。

本発明は、半導体基板上に複数のトランジスタを隣接して配置し、前記複数のトランジスタの複数のゲートフィンガーをゲートバーで共通に接続するとともに、前記複数のトランジスタの複数のソースフィンガーを共通に接続するソース配線を複数のドレインフィンガーおよび前記複数のゲートフィンガーを含む前記トランジスタ上に設け、前記ソース配線は前記ゲートバーの一部のみを跨ぐ互いに離間した複数のブリッジ部を有し、前記ソース配線は、前記複数のドレインフィンガーおよび前記複数のゲートフィンガーを含む前記トランジスタ上であって、隣接する前記ソースフィンガーの間に位置する開口を有し、前記複数のドレインフィンガーおよび前記複数のゲートフィンガーを含む前記トランジスタ上で、前記隣接するソースフィンガーの間に電極部を有することを特徴とする半導体装置である。ゲートバーの一部のみをソース配線（ブリッジ部）が跨ぐので、ゲートバー・ソース容量を減らすことができ、高周波でのインピーダンスが大きくなって、トランジスタに帰還経路が実質的に形成されないので、トランジスタの発振を低減できると考えられる。

本発明は、半導体基板上に複数のトランジスタを隣接して配置し、前記複数のトランジスタのゲートをゲートバーで共通に接続するとともに、前記複数のトランジスタのソースフィンガーを共通に接続するソース配線を前記複数のトランジスタ上に設け、前記ソース配線は前記ゲートバーの一部のみを跨ぐ互いに離間した複数のブリッジ部を有し、前記ソース配線は、前記複数のトランジスタのソース及びドレイン上の全面を覆う電極部を有することを特徴とする半導体装置である。

上記構成において、前記ソースフィンガーと前記複数のブリッジ部とを直線状に配置することができる。また、前記ソースフィンガーの延長線上から離間して前記ブリッジ部が形成される構成とすることもできる。前記半導体装置は、前記複数のトランジスタと前記ゲートバーを挟んで反対側に前記ソース配線と接続する少なくとも１つのバイアホールを有することが好ましい。

本発明によれば、動作の安定した半導体装置を提供することができる。

以下、本発明の実施例を説明する。

図３は、本発明の実施例１に係る半導体装置の平面図である。この半導体装置は、ＧａＡｓなど化合物半導体、又は他のタイプの半導体で形成される半導体基板２１、ゲート電極２２、ドレイン電極２３、ソース配線２４、及びソース配線２４を接地する２つのバイアホール２６とを有する。Ｓは半導体基板１１上のソース領域を示し、Ｄはドレイン領域Ｄを示している。複数のトランジスタ（ＦＥＴ）が横方向に隣接して配置されている。バイアホール２６は、ゲートバー２２ａを挟んで複数のトランジスタと反対側にソース配線２４と接続する。２つのバイアホール２６の何れかと各ソース領域Ｓとの距離は略等しい。したがって、各トランジスタに接続されるインダクタンス成分の大きさが略等しくなるため、良好な高周波特性を得ることができる。また、例えばバイアホール２６は、少なくとも１つまたは３つあっても良い。バイアホール２６が１つの場合には、複数のトランジスタが横方向に隣接して配置されている中心付近に配置されれば良く、３つの場合には、横方向に均等に配置されされていれば良いのである。

図３のＣ−Ｃ線断面図である図４に示すように、トランジスタとソース配線２４との間の少なくとも一部には、空間２９が形成されている。ソース配線２４は３つの異なるタイプの開口２７ａ、２７ｂ及び２７ｃを有する。開口２７ａは、ゲート電極２２のコンタクト用に設けらており、２つのバイアホール２６の間に位置している。また、図4の製造方法は、図７と同様に製造できるため省略する。

開口２７ｂはゲートバー２２ａ上に位置している。開口２７ｂは、略矩形のスリットである。開口２７ｂからは、ゲートバー２２ａが臨める。隣り合う開口２７ｂは、ソース配線２４のブリッジ部２４ａを画定する。ブリッジ部２４ａは、細いライン状である。図３では２本のブリッジ部２４ａがゲートバー２２ａを跨ぐ。このため、図３のＢ−Ｂ線断面図である図５（Ａ）に示すように、ブリッジ部２４ａとゲートバー２２ａとの間に形成される容量は小さい。したがって、図５（Ｂ）に示すように、トランジスタのゲートバー・ソース容量Ｃを小さく、高周波でのインピーダンスが大きくなって帰還経路が実質的に形成されないと考えることができる。よって、トランジスタは、高周波領域でも発振することなく安定に動作することができる。なお、図４の空間３０は、例えば絶縁膜で充填されていても良い。この場合においても、空間３０と同様にゲート・ソース配線間の容量が小さいため安定に動作するものである。

図３に戻り、開口２７ｃは、図３ではマトリクス状に配置されている。開口２７ｃからドレイン領域Ｄが臨めるように形成されている。ゲートバー２２ａが延びる方向において隣り合う開口２７ｃは、ソース配線２４のソースフィンガー２４ｂを画定する。ソースフィンガー２４ｂは、ブリッジ部２４ａと直線状に配置されている。このように開口２７ｃが形成されることにより、ゲートフィンガー２２bなどの形成状態をビジュアル確認することができるのである。

図６は、本発明者の実験により求めたゲートバー・ソース容量（単位はｐＦ）とインピーダンスとの関係を示すグラフである。縦軸のインピーダンスは虚数成分Ｉｍ（Ｚｉ）＝０で実数成分Ｒｅ（Ｚｉ）を測定したものである。Ｚｉとは、仮想切断点から左右を見たインピーダンスを足したものである。発振条件はＩｍ（Ｚｉ）＝０かつＲｅ（Ｚｉ）＜０である。Ｉｍ（Ｚｉ）＝０は位相が揃うことを意味している。また、Ｒｅ（Ｚｉ）＜０とは抵抗成分が負なので負性抵抗があることを意味し、ループにゲインがあることを示している。図６によれば、Ｃｇｓ＝０．１５（ｐＦ）を下回ると発振しないことが分かる。そして、Ｃｇｓが小さくなるほど発振は起き難くなる。本実施例では、ゲートバー・ソース容量が極めて小さく、臨界点であるＣ＝０．１５（ｐＦ）を下回るＣ値を容易に実現することができる。したがって、実施例１の半導体装置は、発振することなく安定して動作する。

次に、実施例１の製造方法を説明する。図７（Ａ）は図３において、３つある開口２７ｂのうち、真中の開口２７ｂ付近の拡大平面図である。また、図８（Ａ）〜（Ｆ）は実施例１の製造方法を示し、左側部分は図７（Ａ）のＸ−Ｘ線断面を示し、右側部分はＹ−Ｙ線断面を示す。

まず、図８（Ａ）に示すように、半導体基板２１上にドレイン及びゲートの電極を形成する。図８（Ａ）では、ゲートバー２２ａ、ソースフィンガー２４ｂ及びドレインフィンガー２３ａが図示されている。図８に示すソースフィンガー２４ｂは、ソース配線２４の下地部分である。なお、本実施例においては、前述のソースバー２４ｃはブリッジ部２４ａと同時に形成されるものである。

次に、図８（Ｂ）に示すように、半導体基板２１の全面にフォトレジスト３１を塗布しパターニングした後、全面に金属膜３２をつける。フォトレジスト３１は、例えばポリイミドなどの絶縁膜であってもよい。金属膜３２はメッキ処理の種となるものである。

次に、図８（Ｃ）に示すように、フォトレジスト３３を全面に塗布した後、メッキする領域をパターニングして除去する。

次に、図８（Ｄ）に示すように、金（Ａｕ）３４を金属膜３２上にメッキする。ブリッジ部２４ａが形成されると同時にブリッジ部２４ａからソースフィンガー２４b上に延在する電極も形成される。

次に、図８（Ｅ）に示すように、フォトレジスト３３と下地の金属膜３２とを除去する。

そして、図８（Ｆ）に示すように、フォトレジスト３１を除去する。ブリッジ部２４ａの下には空間２９が形成される。このステップが終了すると、図７（Ａ）に示す構成が得られる。

最後に、ＦＥＴ上に、面状にＡｕをメッキし、開口２７ｃを上述したステップと同様のステップで形成する。このステップが終了すると、図７（Ｂ）に示す構成がえられる。このように、ソース配線２４は２回のメッキ処理で形成される。なお、メッキ以外にも真空蒸着により形成することもできる。

図８（Ｅ）でフォトレジスト３１をポリイミドなどの絶縁膜で形成し、図８（Ｆ）のステップを省略してもよい。この場合には、ソース配線２４は絶縁膜上に形成され、前述した空間２９は形成されない。

なお、実施例１に係る半導体装置は上記製造方法以外の方法（例えば１回のメッキ処理）でも形成できることは、上記記載から当業者にとって自明である。

図９は、本発明の実施例２に係る半導体装置である。図３に示す実施例１との相違点は、図９のソース配線２４は図３の開口２７ｃを持たないことにある。つまり、本発明ではソース配線２４はＦＥＴの全面を覆っても良い。ゲートバー・ソース配線容量Ｃは実施例１も実施例２も同じように小さい。したがって、実施例２の半導体装置は、実施例１と同様に、発振することなく安定して動作する。

図１０は、本発明の実施例３に係る半導体装置である。図３に示す実施例１との相違点は、ブリッジ部２４ａとソースフィンガー２４ｂとは、ＦＥＴが隣接配置される方向に位置がずれて配置されていることである。つまり、ブリッジ部２４ａとソースフィンガー２４ｂとは直線状に配置されていない。図１０に示すソース配線２４は、ゲートバー２２ａ上に４つの開口２７ｂを有する。したがって、ゲートバー２２ａ上には３つのブリッジ部２４ａが形成されている。実施例３は実施例１よりも大きなゲートバー・ソース容量Ｃを持つが、図６の臨界点（Ｃ＝０．１５ｐＦ付近）を下回る値を実現することができる。

なお、実施例３は図８（Ａ）〜（Ｆ）に示す方法で製造できるが、好ましくは１回のメッキ処理を用いて形成する。ソースフィンガー２４ｂとブリッジ部２４ａとの位置がずれているため、２回のメッキ処理を用いると、１回目のメッキ処理後ブリッジ部２４ａのソースフィンガー２４ｂ側が浮いたままで２回目のメッキ処理を行うことになり、強度面から信頼性が必ずしも高いとは言えないからである。なお、この点はブリッジ部２４ａを中空ではなく、絶縁膜上に形成する場合には発生しない。

以上、本発明の実施例を説明した。本発明は上記実施例に限定されるものではなく、本発明の範囲内において他の実施例や変形例などが可能である。

従来の半導体装置の平面図である。従来の半導体装置の問題点を示す図である。本発明の実施例１に係る半導体装置の平面図である。図３のＣ−Ｃ線断面図である。実施例１の効果を説明するための図である。ゲートバー・ソース容量Ｃと発振との関係を示すグラフである。図３の半導体装置の製造プロセス中に得られる構成の拡大平面図（Ａ）及び完成した状態での拡大平面図（Ｂ）である。（Ａ）〜（Ｆ）は図３の半導体装置の製造方法を示す断面図であって、各図の左側は図７（Ａ）のＸ−Ｘ線断面図、右側はＹ−Ｙ線断面図である。本発明の実施例２の平面図である。本発明の実施例３の平面図である。

符号の説明

２１半導体基板２２ゲート電極
２２ａゲートバー２２ｂゲートフィンガー
２３ドレイン配線２３ａドレインフィンガー
２４ソース配線２４ａブリッジ部
２４ｂソースフィンガー２４ｃソースバー
２６バイアホール２７ａ、２７ｂ、２７ｃ開口

Claims

半導体基板上に複数のトランジスタを隣接して配置し、前記複数のトランジスタの複数のゲートフィンガーをゲートバーで共通に接続するとともに、前記複数のトランジスタの複数のソースフィンガーを共通に接続するソース配線を複数のドレインフィンガーおよび前記複数のゲートフィンガーを含む前記トランジスタ上に設け、前記ソース配線は前記ゲートバーの一部のみを跨ぐ互いに離間した複数のブリッジ部を有し、
前記ソース配線は、前記複数のドレインフィンガーおよび前記複数のゲートフィンガーを含む前記トランジスタ上であって、隣接する前記ソースフィンガーの間に位置する開口を有し、前記複数のドレインフィンガーおよび前記複数のゲートフィンガーを含む前記トランジスタ上で、前記隣接するソースフィンガーの間に電極部を有することを特徴とする半導体装置。
半導体基板上に複数のトランジスタを隣接して配置し、前記複数のトランジスタのゲートをゲートバーで共通に接続するとともに、前記複数のトランジスタのソースフィンガーを共通に接続するソース配線を前記複数のトランジスタ上に設け、前記ソース配線は前記ゲートバーの一部のみを跨ぐ互いに離間した複数のブリッジ部を有し、
前記ソース配線は、前記複数のトランジスタのソース及びドレイン上の全面を覆う電極部を有することを特徴とする半導体装置。
前記ソースフィンガーと前記複数のブリッジ部とは直線状に配置されていることを特徴とする請求項１又は２記載の半導体装置。
前記ソースフィンガーの延長線上から離間して前記ブリッジ部が形成されることを特徴とする請求項１又は２記載の半導体装置。
前記半導体装置は、前記ゲートバーを挟んで前記複数のトランジスタと反対側に前記ソース配線と接続する少なくとも１つのバイアホールを有することを特徴とする請求項１から４のいずれか一項記載の半導体装置。