JP2008283539A - Clock reproducing device for multivalued signal - Google Patents
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Abstract
Description
この発明は、三値以上の多値シリアル信号からクロックを再生する多値信号用クロック再生装置に関する。 The present invention relates to a multilevel signal clock recovery apparatus for recovering a clock from a multilevel serial signal having three or more levels.
従来、光通信等の高速データ通信では、二値化されたシリアル信号（以下、二値シリアル信号と記す）を用いてデータ伝送が行われていた。二値シリアル信号では、各信号ビットが‘０’または‘１’の一方の値を示している。 Conventionally, in high-speed data communication such as optical communication, data transmission is performed using a binarized serial signal (hereinafter referred to as a binary serial signal). In the binary serial signal, each signal bit indicates one value of “0” or “1”.
ここで、高速データ通信網では、送信装置、中継装置、受信装置等の各伝送装置を同期させる必要がある。すなわち、各伝送装置は、周波数および位相が相互に一致したクロックを使用する。互いに同期したクロックを用いてデータ信号の波形整形や多重分離等を行うことにより、高速データ通信の信頼性を確保することが可能になる。 Here, in a high-speed data communication network, it is necessary to synchronize transmission apparatuses such as a transmission apparatus, a relay apparatus, and a reception apparatus. That is, each transmission device uses a clock whose frequency and phase coincide with each other. By performing waveform shaping and demultiplexing of data signals using clocks synchronized with each other, it is possible to ensure the reliability of high-speed data communication.
従来の高速データ通信網（すなわち、伝送データとして二値シリアル信号を用いた高速データ通信網）では、各伝送装置を同期させるために、クロックリカバリ回路を用いるのが一般的であった。クロックリカバリ回路とは、伝送データを生成したときのクロックを、該伝送データから抽出して再生する回路である。クロックリカバリ回路は、例えばＰＬＬ(Phase Locked Loop) 回路等を用いて実現することができる。一般的なクロックリカバリ回路は、電圧制御発信器が生成したクロック（すなわち、二値のシリアルパターン）を伝送データ（すなわち、二値シリアル信号）と比較し、両者の位相差が最小になるように該クロックの位相や周期を調整することによって、クロック再生を行う。 In a conventional high-speed data communication network (that is, a high-speed data communication network using a binary serial signal as transmission data), a clock recovery circuit is generally used to synchronize each transmission device. The clock recovery circuit is a circuit that extracts and reproduces a clock when transmission data is generated from the transmission data. The clock recovery circuit can be realized using, for example, a PLL (Phase Locked Loop) circuit or the like. A general clock recovery circuit compares the clock (ie, binary serial pattern) generated by the voltage controlled oscillator with the transmission data (ie, binary serial signal) so that the phase difference between the two is minimized. Clock recovery is performed by adjusting the phase and period of the clock.
一方、近年の高速データ通信分野では、三値以上の多値シリアル信号を用いて高速データ通信を行う技術が注目されている。多値シリアル信号では、各信号ビットが、‘０’〜‘ｎ’（ｎは３以上の自然数）のいずれかの値を示している。多値シリアル信号を用いることにより、二値シリアル信号を用いる場合と比較して、送信データ１ビット当たりの情報量を増やすことができ、したがって、単位時間当たりの伝送情報量を増やすことが可能になる。多値シリアル信号を用いて高速データ通信を行う技術は、例えば下記特許文献１に記載されている。
多値シリアル信号を用いた高速データ通信網には、従来のクロックリカバリ回路を使用できないという欠点がある。上述のように、従来のクロックリカバリ回路は、伝送データとクロック（すなわち、二値のシリアルパターン）との位相差に基づいて該クロックの位相や周期を調整する構成となっており、このため、基準となる伝送データも二値のシリアル信号でなければならないからである。したがって、多値シリアル信号を用いた高速データ通信網において従来と同様のクロックリカバリ回路を使用するためには、予め、かかる多値シリアル信号を二値シリアル信号に変換する必要がある。 A high-speed data communication network using a multi-level serial signal has a drawback that a conventional clock recovery circuit cannot be used. As described above, the conventional clock recovery circuit is configured to adjust the phase and period of the clock based on the phase difference between the transmission data and the clock (that is, a binary serial pattern). This is because the reference transmission data must also be a binary serial signal. Therefore, in order to use a clock recovery circuit similar to the conventional one in a high-speed data communication network using a multilevel serial signal, it is necessary to convert the multilevel serial signal into a binary serial signal in advance.
ここで、多値シリアル信号を二値シリアル信号に変換する方法としては、信号レベルの中間値をしきい値として用いる方法が考えられる。例えば、図８（Ａ）の例では、四値シリアル信号において、最小値に対応する信号レベルＬ１と最大値に対応する信号レベルＬ４との中央値（すなわち、３Ｌ／２）をしきい値とし、四値シリアル信号の信号値がしきい値よりも低い場合（すなわち、信号レベルＬ１，Ｌ２の場合）の二値シリアル信号値をローレベル、高い場合（すなわち、信号レベルＬ３，Ｌ４の場合）の二値シリアル信号値をハイレベルとしている。これにより、四値シリアル信号を二値シリアル信号に変換することができる。 Here, as a method for converting a multi-level serial signal into a binary serial signal, a method using an intermediate value of the signal level as a threshold value can be considered. For example, in the example of FIG. 8A, in the four-value serial signal, the median value (ie, 3L / 2) of the signal level L1 corresponding to the minimum value and the signal level L4 corresponding to the maximum value is set as the threshold value. When the signal value of the quaternary serial signal is lower than the threshold value (that is, when the signal levels are L1 and L2), the binary signal value is low and when the signal value is high (that is, when the signal levels are L3 and L4). The binary serial signal value is set to the high level. Thereby, a quaternary serial signal can be converted into a binary serial signal.
しかしながら、この方法では、二値シリアル信号値の反転タイミングが、その前後の四値シリアル信号値に応じて大きく変化してしまうという欠点がある。例えば、二値シリアル信号値がハイレベルからローレベルに変化する場合としては、四値シリアル信号のレベルがＬ３→Ｌ１と変化する場合、Ｌ３→Ｌ２と変化する場合、Ｌ４→Ｌ１と変化する場合およびＬ４→Ｌ２と変化する場合の四通りがあるが、このときに四値シリアル信号のレベルがしきい値に達するタイミングは、それぞれの場合に応じて異なり、完全には一致しない（図８（Ｂ）参照）。したがって、このようにして生成された二値シリアル信号は、位相や周期のばらつきが大きく、このため該二値シリアル信号から高精度の再生クロックを得ることは困難である。 However, this method has a drawback in that the inversion timing of the binary serial signal value greatly changes according to the quaternary serial signal values before and after the binary serial signal value. For example, when the binary serial signal value changes from a high level to a low level, the level of the quaternary serial signal changes from L3 to L1, changes from L3 to L2, or changes from L4 to L1. There are four cases of changing from L4 to L2, but the timing at which the level of the quaternary serial signal reaches the threshold at this time differs depending on each case and does not completely match (FIG. 8 ( B)). Therefore, the binary serial signal generated in this way has a large variation in phase and period, and therefore it is difficult to obtain a highly accurate recovered clock from the binary serial signal.
また、信号レベルの中間値をしきい値に設定する方法は、多値シリアル信号に含まれる信号レベルのいずれかがしきい値と一致してしまった場合に、二値シリアル信号への変換ができないという欠点もある。図９（Ａ）の例では、三値シリアル信号の信号レベルＬ２がしきい値と一致している。この場合、三値シリアル信号の信号レベルがＬ２のときに、変換後の二値シリアル信号値が‘不定’になってしまい、変換を行うことができない（図９（Ｂ）参照）。 In addition, the method of setting the intermediate value of the signal level as a threshold value is that conversion to a binary serial signal is performed when one of the signal levels included in the multilevel serial signal matches the threshold value. There is also a drawback that it cannot be done. In the example of FIG. 9A, the signal level L2 of the ternary serial signal matches the threshold value. In this case, when the signal level of the ternary serial signal is L2, the converted binary serial signal value becomes “undefined”, and conversion cannot be performed (see FIG. 9B).
この発明の課題は、多値シリアル信号を二値シリアル信号に変換するときの位相や周期のばらつきを小さくし、これにより、クロック再生精度が高い多値信号用クロック再生装置を得る点にある。 An object of the present invention is to reduce a variation in phase and period when a multilevel serial signal is converted into a binary serial signal, thereby obtaining a clock recovery device for a multilevel signal with high clock recovery accuracy.
この発明は、三値以上の多値シリアル信号からクロックを再生する多値信号用クロック再生装置に関する。 The present invention relates to a multilevel signal clock recovery apparatus for recovering a clock from a multilevel serial signal having three or more levels.
そして、多値シリアル信号の信号値が上昇を開始してから下降を開始するまでの期間に対応して一方の二値化信号値を出力し且つ多値シリアル信号の信号値が下降を開始してから上昇を開始するまでの期間に対応して他方の二値化信号値を出力することにより、多値シリアル信号を二値シリアル信号に変換する信号変換回路と、信号変換回路が出力した二値シリアル信号を用いてクロックを再生するクロックリカバリ回路とを備える。 Then, one binarized signal value is output in correspondence with the period from when the signal value of the multilevel serial signal starts to rise until it starts to fall, and the signal value of the multilevel serial signal starts to fall A signal conversion circuit that converts the multilevel serial signal into a binary serial signal by outputting the other binary signal value corresponding to the period from when the signal starts to rise, and the binary output from the signal conversion circuit. A clock recovery circuit that regenerates a clock using a value serial signal.
この発明では、多値シリアル信号の信号値が上昇を開始してから下降を開始するまでの期間に対応して一方の二値化信号値を出力し、且つ、多値シリアル信号の信号値が下降を開始してから上昇を開始するまでの期間に対応して他方の二値化信号値を出力することにより、多値シリアル信号を二値シリアル信号に変換する。これにより、この発明によれば、位相や周期のばらつきが小さい二値シリアル信号を得ることができる。したがって、この発明によれば、クロック再生精度が高い多値信号用クロック再生装置を得ることができる。 In the present invention, one of the binary signal values is output corresponding to the period from when the signal value of the multi-level serial signal starts to rise until it starts to fall, and the signal value of the multi-level serial signal is By outputting the other binarized signal value corresponding to the period from when the descent starts to when the descent starts, the multilevel serial signal is converted into a binary serial signal. Thus, according to the present invention, a binary serial signal with small variations in phase and period can be obtained. Therefore, according to the present invention, it is possible to obtain a multilevel signal clock recovery apparatus with high clock recovery accuracy.
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係等は単なる例示にすぎない。 Embodiments of the present invention will be described below with reference to the drawings. In the figure, the size, shape, arrangement relationship, and the like of each component are merely examples.
＜第１の実施形態＞
この発明の第１の実施形態に係る多値信号用クロック再生装置について、図１〜図３を用いて説明する。
<First Embodiment>
A multilevel signal clock recovery apparatus according to a first embodiment of the present invention will be described with reference to FIGS.
図１は、この実施形態に係るクロック再生装置の構成を概略的に示すブロック図である。図１に示したように、この実施形態のクロック再生装置１００は、信号入力端子１１０、クロック出力端子１２０、信号変換回路１３０およびクロックリカバリ回路１４０を備える。
FIG. 1 is a block diagram schematically showing the configuration of the clock recovery device according to this embodiment. As shown in FIG. 1, the
信号入力端子１１０は、外部から多値シリアル信号Ｓｎを入力する。多値シリアル信号Ｓｎは、三値以上のシリアル信号であればよい。例えば、この実施形態の多値信号用クロック再生装置１００が高速デジタル通信の伝送装置間の同期に用いられる場合、多値シリアル信号Ｓｎとしては、伝送データが使用される。
The
クロック出力端子１２０は、多値シリアル信号Ｓｎから再生されたクロックＣＬＫを出力する。
The
信号変換回路１３０は、信号入力端子１１０から入力された多値シリアル信号Ｓｎを、二値シリアル信号に変換する。信号変換回路１３０は、多値シリアル信号Ｓｎの信号値が上昇を開始してから下降を開始するまでの期間に対応してハイレベルを出力し、且つ、多値シリアル信号Ｓｎの信号値が下降を開始してから上昇を開始するまでの期間に対応してローレベルを出力する。このために、信号変換回路１３０は、遅延回路１３１と、ヒステリシス付きコンパレータ１３２とを備えている。
The
遅延回路１３１は、多値シリアル信号Ｓｎを遅延させることにより、遅延信号Ｓｄを生成する。遅延回路１３１の遅延時間τは、多値シリアル信号Ｓｎの周波数よりも小さい値に設定される。例えば、伝送速度２ＧＨｚの伝送データを多値シリアル信号Ｓｎとして使用する場合、信号１ビット当たりの伝搬時間は５００ピコ秒であり、したがって、遅延時間τは５００ピコ秒未満、例えば１００ピコ秒に設定される。
The
ヒステリシス付きコンパレータ１３２は、＋入力端子から多値シリアル信号Ｓｎを入力し、且つ、−入力端子から遅延信号Ｓｄを入力する。そして、ヒステリシス付きコンパレータ１３２は、両信号値の差Ｓｎ−Ｓｄが所定の正値Ｖ１（０＜Ｖ１）よりも大きくなるとハイレベルを出力する。一旦ハイレベルの出力が開始されると、ヒステリシス付きコンパレータ１３２は、差Ｓｎ−Ｓｄが所定の負値Ｖ２（０＞Ｖ２）よりも小さくなるまで、ハイレベルの出力を維持する。差Ｓｎ−Ｓｄが所定の負値Ｖ２よりも小さくなると、ヒステリシス付きコンパレータ１３２は、ローレベルを出力する。そして、一旦ローレベルの出力が開始されると、ヒステリシス付きコンパレータ１３２は、差Ｓｎ−Ｓｄが正値Ｖ１よりも大きくなるまで、ローレベルの出力を維持する。これにより二値シリアル信号Ｓｂが生成され、信号変換回路１３０から出力される。すなわち、Ｖ１，Ｖ２の設定値によって、ヒステリシスの大きさが定まる。この実施形態では、信号Ｓｎが上昇或いは下降を開始してからＳｎ−Ｓｄ＞Ｖ１或いはＳｎ−Ｓｄ＜Ｖ２となるまでの時間が遅延時間τよりも短くなるように、Ｖ１，Ｖ２が設定される。ヒステリシス付きコンパレータ１３２の内部構成については、公知であるため、説明を省略する（例えば、特開平９−１８２９７参照）。
The
クロックリカバリ回路１４０は、二値シリアル信号Ｓｂから、クロックＣＬＫを再生する。クロックリカバリ回路１４０の構成は、従来のクロックリカバリ回路と同じでよい（例えば、特開２００６−２６１７２５参照）。すなわち、二値シリアル信号からクロックＣＬＫを再生するものであれば、どのような構成のものであっても、この実施形態のクロックリカバリ回路１４０として採用することができる。この実施形態では、ＮＲＺ(Non Return to Zero)符号で表された二値シリアル信号からクロックＣＬＫを再生する。
The
次に、この実施形態に係るクロック再生装置１００の動作について、図２を用いて説明する。図２（Ａ）〜（Ｃ）は、クロック再生装置１００の動作を説明するための信号波形図であり、縦軸は信号レベル、横軸は時間である。
Next, the operation of the
まず、信号入力端子１１０から、クロック抽出の対象になる多値シリアル信号Ｓｎが入力される。多値シリアル信号Ｓｎの一例を、図２（Ａ）に示す。図２（Ａ）の例では、ＮＲＺ符号化された五値シリアル信号が使用される。この多値シリアル信号Ｓｎは、遅延回路１３１およびヒステリシス付きコンパレータ１３２に供給される。
First, a multilevel serial signal Sn to be clock extracted is input from the
遅延回路１３１は、多値シリアル信号Ｓｎを遅延させる。これにより、遅延信号Ｓｄが生成される（図２（Ｂ）参照）。遅延信号Ｓｄは、ヒステリシス付きコンパレータ１３２に供給される。
The
ヒステリシス付きコンパレータ１３２は、多値シリアル信号Ｓｎおよび遅延信号Ｓｄを入力し、これらの信号Ｓｎ，Ｓｄを比較する。図２（Ｂ）において、時刻ｔ１に多値シリアル信号Ｓｎの値が上昇を始めると、遅延時間τだけ遅れて、遅延信号Ｓｄの上昇が開始される。したがって、多値シリアル信号Ｓｎが上昇しているとき、両信号の差Ｓｎ−Ｓｄは正値になる。ヒステリシス付きコンパレータ１３２は、両信号の差Ｓｎ−Ｓｄが正値Ｖ１を超えると、出力をハイレベルにする（図２（Ｃ）参照）。
The
時刻ｔ２に多値シリアル信号Ｓｎの上昇が停止すると、遅延時間τだけ遅れて、遅延信号Ｓｄの値も一定になる。上述のように、ヒステリシス付きコンパレータ１３２の出力は、一旦ハイレベルなると、両信号の差Ｓｎ−Ｓｄが負値Ｖ１を下回らない限り、ハイレベルに維持される。したがって、差Ｓｎ−Ｓｄが、正値Ｖ１より小さくなり、さらには零になっても、ヒステリシス付きコンパレータ１３２の出力はハイレベルに維持される。
When the rise of the multi-level serial signal Sn stops at time t2, the value of the delay signal Sd becomes constant with a delay of the delay time τ. As described above, once the output of the
時刻ｔ３に、多値シリアル信号Ｓｎの値が下降を開始すると、遅延時間τだけ遅れて、遅延信号Ｓｄの下降が開始される。したがって、両信号の差Ｓｎ−Ｓｄは負値になる。そして、両信号の差Ｓｎ−Ｓｄが負値Ｖ１を下回ると、ヒステリシス付きコンパレータ１３２の出力がローレベルになる。
When the value of the multi-level serial signal Sn starts to decrease at time t3, the delay signal Sd starts to decrease with a delay of the delay time τ. Therefore, the difference Sn−Sd between the two signals is a negative value. When the difference Sn−Sd between the two signals falls below the negative value V1, the output of the
時刻ｔ４に多値シリアル信号Ｓｎの下降が停止すると、遅延時間τだけ遅れて、遅延信号Ｓｄの値も一定になる。このとき、ヒステリシス付きコンパレータ１３２の出力は、ローレベルに維持される。
When the descending of the multi-level serial signal Sn stops at time t4, the value of the delay signal Sd becomes constant with a delay by the delay time τ. At this time, the output of the
このように、この実施形態では、信号変換回路１３０が、多値シリアル信号Ｓｎの信号値が上昇を開始してから下降を開始するまでの期間に対応してハイレベルを出力し、且つ、多値シリアル信号Ｓｎの信号値が下降を開始してから上昇を開始するまでの期間に対応してローレベルを出力する。これにより、多値シリアル信号Ｓｎが、二値シリアル信号Ｓｂに変換される（図２（Ｃ）参照）。
As described above, in this embodiment, the
このようにして生成された二値シリアル信号Ｓｂは、クロックリカバリ回路１４０に送られる。上述のように、クロックリカバリ回路１４０は、二値シリアル信号ＳｂからクロックＣＬＫを再生して、クロック出力端子１２０に出力する。クロックリカバリ回路１４０の動作は、従来のクロックリカバリ回路と同様であるので、説明を省略する。
The binary serial signal Sb generated in this way is sent to the
以下、二値シリアル信号の信号レベルが変化するタイミングのばらつきについて、図３の概念図を用い、四値シリアル信号を二値シリアル信号に変換する場合を例に採って説明する。図３において、（Ａ）は従来の場合（すなわち、信号レベルの中間値をしきい値に設定する場合）、（Ｂ）はこの実施形態の場合である。また、図３（Ａ）、（Ｂ）において、縦軸は信号レベル、横軸は時間である。 Hereinafter, the variation in timing at which the signal level of the binary serial signal changes will be described using the conceptual diagram of FIG. 3 as an example of the case of converting a quaternary serial signal into a binary serial signal. In FIG. 3, (A) is a conventional case (that is, a case where an intermediate value of a signal level is set as a threshold value), and (B) is a case of this embodiment. 3A and 3B, the vertical axis represents the signal level and the horizontal axis represents time.
二値シリアル信号の値がハイレベルからローレベルに変化する場合としては、四値シリアル信号の値がＬ４→Ｌ２に変化した場合、Ｌ４→Ｌ１に変化した場合、Ｌ３→Ｌ２に変化した場合、Ｌ３→Ｌ１に変化した場合の四通りがある。従来の場合、二値シリアル信号の信号レベルが変化するタイミングは、四値シリアル信号の値としきい値電圧とが一致するタイミングで与えられる。図３（Ａ）に示したように、四値シリアル信号の値としきい値電圧とが一致するタイミングは、Ｌ４→Ｌ２のときはＴ１、Ｌ４→Ｌ１およびＬ３→Ｌ２のときはＴ２、Ｌ３→Ｌ１のときはＴ３である。同様に、二値シリアル信号の値がローレベルからハイレベルに変化するタイミングも、Ｔ１，Ｔ２，Ｔ３のいずれかになる。したがって、二値シリアル信号の信号レベルが変化するタイミングのばらつきは、Ｔ１からＴ３までの時間で与えられる。 As a case where the value of the binary serial signal changes from the high level to the low level, when the value of the quaternary serial signal changes from L4 to L2, changes from L4 to L1, or changes from L3 to L2, There are four ways of changing from L3 to L1. In the conventional case, the timing at which the signal level of the binary serial signal changes is given by the timing at which the value of the quaternary serial signal matches the threshold voltage. As shown in FIG. 3A, the timing at which the value of the quaternary serial signal matches the threshold voltage is T1 when L4 → L2, and T2, L3 → when L4 → L1 and L3 → L2. When L1, it is T3. Similarly, the timing at which the value of the binary serial signal changes from the low level to the high level is one of T1, T2, and T3. Therefore, the variation in timing at which the signal level of the binary serial signal changes is given by the time from T1 to T3.
一方、この実施形態に係る方法の場合、二値シリアル信号の信号レベルが変化するタイミングのばらつきは、上述の動作説明（図２参照）から解るように、‘四値シリアル信号Ｓｎの値が上昇を開始してから信号値差Ｓｎ−Ｓｄが正値Ｖ１に達するまでの時間のばらつき’および‘四値シリアル信号Ｓｎの値が下降を開始してから信号値差Ｓｎ−Ｓｄが負値Ｖ２に達するまでの時間のばらつき’で決定される。 On the other hand, in the case of the method according to this embodiment, the variation in the timing at which the signal level of the binary serial signal changes is caused by the increase in the value of the “quaternary serial signal Sn” as can be seen from the above description of operation (see FIG. 2). Of the signal value difference Sn−Sd from when the signal starts to reach the positive value V1 ”and“ the signal value difference Sn−Sd becomes the negative value V2 after the value of the quaternary serial signal Sn starts to decrease. It is determined by 'variation of time to reach'.
図３（Ｂ）に示したように、二値シリアル信号の値がハイレベルからローレベルに変化する場合としては、四値シリアル信号の変化が、Ｌ４→Ｌ３の場合、Ｌ４→Ｌ２の場合、Ｌ４→Ｌ１の場合、Ｌ３→Ｌ２の場合、Ｌ３→Ｌ１の場合、Ｌ２→Ｌ１の場合の六通りがある。そして、二値シリアル信号の出力が変化するタイミングは、変化前の四値シリアル信号の値がＶ２だけ変化するタイミングで与えられる。すなわち、変化前の四値シリアル信号の値がＬ４の場合には該四値シリアル信号の値がＬ４＋Ｖ２（Ｖ２＜０）に達するタイミングで与えられ、変化前の四値シリアル信号の値がＬ３の場合には該四値シリアル信号の値がＬ３＋Ｖ２に達するタイミングで与えられ、変化前の四値シリアル信号の値がＬ２の場合には該四値シリアル信号の値がＬ２＋Ｖ２に達するタイミングで与えられる。図３（Ｂ）に示したように、このタイミングは、Ｌ４→Ｌ３、Ｌ３→Ｌ２、Ｌ２→Ｌ１のときはＴ４、Ｌ４→Ｌ２、Ｌ３→Ｌ１のときはＴ５、Ｌ４→Ｌ１のときはＴ６である。したがって、二値シリアル信号の信号レベルが変化するタイミングのばらつきは、Ｔ４からＴ６までの時間で与えられる。二値シリアル信号の値がローレベルからハイレベルに変化する場合も、同様である。 As shown in FIG. 3B, when the value of the binary serial signal changes from high level to low level, the change of the quaternary serial signal is L4 → L3, L4 → L2, There are six ways of L4 → L1, L3 → L2, L3 → L1, and L2 → L1. The timing at which the output of the binary serial signal changes is given by the timing at which the value of the quaternary serial signal before the change changes by V2. That is, when the value of the quaternary serial signal before the change is L4, the value of the quaternary serial signal is given at a timing when it reaches L4 + V2 (V2 <0), and the value of the quaternary serial signal before the change is L3. If the value of the quaternary serial signal reaches L3 + V2, the value of the quaternary serial signal before the change is L2, and the value of the quaternary serial signal is given at the timing of reaching L2 + V2. As shown in FIG. 3B, this timing is L4 → L3, L3 → L2, T2 when L2 → L1, T5 when L4 → L2, L3 → L1, and T6 when L4 → L1. It is. Therefore, the variation in timing at which the signal level of the binary serial signal changes is given by the time from T4 to T6. The same applies when the value of the binary serial signal changes from low level to high level.
このように、この実施形態では、二値シリアル信号Ｓｂの信号レベルが変化するタイミングを与える基準電位を、多値シリアル信号Ｓｎが取り得る値Ｌ１，Ｌ２，Ｌ３，Ｌ４毎に設定することができる。したがって、この実施形態では、変化前の多値シリアル信号Ｓｎの信号レベルと、二値シリアル信号の変化タイミングを与える信号レベルとの差が、非常に小さくなる。このため、この実施形態では、二値シリアル信号が変化するタイミングのばらつきが、従来の方法よりも小さくなる。 As described above, in this embodiment, the reference potential that gives the timing at which the signal level of the binary serial signal Sb changes can be set for each of the values L1, L2, L3, and L4 that the multilevel serial signal Sn can take. . Therefore, in this embodiment, the difference between the signal level of the multi-level serial signal Sn before the change and the signal level giving the change timing of the binary serial signal is very small. For this reason, in this embodiment, the variation in timing at which the binary serial signal changes is smaller than in the conventional method.
以上説明したように、この実施形態では、多値シリアル信号Ｓｎの信号値が上昇を開始してから下降を開始するまでの期間に対応してハイレベルを出力し、且つ、多値シリアル信号Ｓｎの信号値が下降を開始してから上昇を開始するまでの期間に対応してローレベルを出力することにより多値シリアル信号Ｓｎを二値シリアル信号Ｓｂに変換することとした。このため、二値シリアル信号Ｓｂの信号レベルが変化するタイミングを与える基準電位を、多値シリアル信号Ｓｎが取り得る値Ｌ１，Ｌ２，Ｌ３，Ｌ４毎に与えることができる。したがって、この実施形態では、変化前の多値シリアル信号Ｓｎの信号レベルと、二値シリアル信号Ｓｂの変化タイミングを与える信号レベルとの差が、非常に小さくなる。この結果、この実施形態によれば、二値シリアル信号Ｓｂの変化タイミングのばらつきを小さくすることができ、したがって、位相や周期のばらつきが小さい二値シリアル信号Ｓｂを得ることができる。このため、この実施形態によれば、クロック再生精度が高い多値信号用クロック再生装置を得ることができる。 As described above, in this embodiment, a high level is output corresponding to the period from when the signal value of the multilevel serial signal Sn starts to rise until it starts to fall, and the multilevel serial signal Sn The multilevel serial signal Sn is converted into the binary serial signal Sb by outputting a low level corresponding to a period from when the signal value of the signal starts to decrease to when the signal value starts increasing. Therefore, the reference potential that gives the timing at which the signal level of the binary serial signal Sb changes can be given for each of the values L1, L2, L3, and L4 that the multi-level serial signal Sn can take. Therefore, in this embodiment, the difference between the signal level of the multi-level serial signal Sn before the change and the signal level that gives the change timing of the binary serial signal Sb is very small. As a result, according to this embodiment, it is possible to reduce the variation in the change timing of the binary serial signal Sb, and thus it is possible to obtain the binary serial signal Sb having a small phase and cycle variation. Therefore, according to this embodiment, it is possible to obtain a multilevel signal clock recovery apparatus with high clock recovery accuracy.
＜第２の実施形態＞
この発明の第１の実施形態に係る多値信号用クロック再生装置について、図４〜図７を用いて説明する。
<Second Embodiment>
A multilevel signal clock recovery apparatus according to a first embodiment of the present invention will be described with reference to FIGS.
図４は、この実施形態に係るクロック再生装置の構成を概略的に示すブロック図である。図４において、図１と同じ符号を付した構成は、それぞれ図１の場合と同じものを示している。この実施形態のクロック再生装置４００は、信号変換回路４１０の構成が、上述の第１の実施形態に係るクロック再生装置１００と異なる。
FIG. 4 is a block diagram schematically showing the configuration of the clock recovery device according to this embodiment. In FIG. 4, the same reference numerals as those in FIG. 1 denote the same components as those in FIG. The
信号変換回路４１０は、信号入力端子１１０から入力された多値シリアル信号Ｓｎを、二値シリアル信号に変換する。信号変換回路４１０は、多値シリアル信号Ｓｎの信号値が上昇を開始してから下降を開始するまでの期間に対応してハイレベルを出力し、且つ、多値シリアル信号Ｓｎの信号値が下降を開始してから上昇を開始するまでの期間に対応してローレベルを出力する。このために、信号変換回路４１０は、遅延回路４１１と、差動アンプ４１２と、正側レベル検出器４１３と、負側レベル検出器４１４と、合波器４１５と、エッジ検出カウンタ４１６とを備える。
The
遅延回路４１１は、多値シリアル信号Ｓｎを遅延させることにより、遅延信号Ｓｄを生成する。遅延回路４１１の遅延時間τは、多値シリアル信号Ｓｎの周波数よりも小さい値に設定される。例えば、伝送速度２ＧＨｚの伝送データを多値シリアル信号Ｓｎとして使用する場合、遅延時間τは、第１の実施形態と同様の理由により、例えば１００ピコ秒に設定される。
The
差動アンプ４１２は、＋入力端子から多値シリアル信号Ｓｎを入力し、且つ、−入力端子から遅延信号Ｓｄを入力する。そして、差動アンプ４１２は、両信号値の差Ｓｎ−Ｓｄに応じた値の電圧Ｖａを出力する。
The
正側レベル検出器４１３は、差動アンプ４１２の出力電圧が所定値ｖ１（ｖ１＞０）よりも大きいときに、出力電圧Ｖ＋として、所定の正電圧ｖ０を出力する。ｖ１を零よりも十分大きい値に設定することで、差動アンプ４１２の出力電圧に含まれるノイズ成分の影響を排除することができる。
The positive
負側レベル検出器４１４は、差動アンプ４１２の出力電圧が所定値ｖ２（ｖ２＜０）よりも小さいときに、出力電圧Ｖ−として、正側レベル検出器４１３と同じ正電圧ｖ０を出力する。ｖ２を零よりも十分小さい値に設定することで、差動アンプ４１２の出力電圧に含まれるノイズ成分の影響を排除することができる。
The
合波器４１５は、レベル検出器４１３，４１４の出力信号波形を重畳して、エッジ検出カウンタ４１６に供給する。
The
エッジ検出カウンタ４１６は、合波器４１５から供給された信号波形のエッジ（立ち上がりエッジまたは立ち下がりエッジ）の数を計数する、二進カウンタである。すなわち、エッジ検出カウンタ４１６は、合波器４１５から奇数番目のエッジを検出したときにハイレベルを出力し、偶数番目のエッジを検出したときにローレベルを出力する（出力するハイレベル／ローレベルは逆でもよい）。エッジ検出カウンタ４１６の出力は、二値シリアル信号Ｓｂになる。
The
次に、この実施形態に係るクロック再生装置４００の動作について、図５、図６を用いて説明する。図５（Ａ）〜（Ｃ）および図６（Ａ）〜（Ｄ）は、クロック再生装置４００の動作を説明するための信号波形図であり、縦軸は信号レベル、横軸は時間である。
Next, the operation of the
まず、信号入力端子１１０から、クロック抽出の対象になる多値シリアル信号Ｓｎ（ここでは五値）が入力される。多値シリアル信号Ｓｎの一例を、図５（Ａ）に示す。多値シリアル信号Ｓｎは、遅延回路４１１および差動アンプ４１２に供給される。
First, a multi-value serial signal Sn (here, five values) to be clock-extracted is input from the
遅延回路４１１は、多値シリアル信号Ｓｎを遅延させる。これにより、遅延信号Ｓｄが生成される（図５（Ｂ）参照）。遅延信号Ｓｄは、差動アンプ４１２に供給される。
The
差動アンプ４１２は、多値シリアル信号Ｓｎおよび遅延信号Ｓｄを入力し、これらの信号Ｓｎ，Ｓｄを比較する。図５（Ｂ）において、時刻ｔ１に多値シリアル信号Ｓｎの値が上昇を始めたとき、遅延信号Ｓｄは上昇を開始しない。したがって、差Ｓｎ−Ｓｄは、正の値であり、且つ、遅延時間τの経過までは増大する。差動アンプ４１２は、両信号の差Ｓｎ−Ｓｄを所定増幅率で増幅して出力する（図５（Ｃ）参照）。
The
時刻ｔ２に多値シリアル信号Ｓｎの上昇が停止すると、差Ｓｎ−Ｓｄは小さくなり、遅延時間τの経過後に零になる。したがって、差動アンプ４１２の出力も、徐々に減少して、零になる。
When the rise of the multi-level serial signal Sn stops at time t2, the difference Sn-Sd becomes small and becomes zero after the delay time τ has elapsed. Accordingly, the output of the
時刻ｔ３に、多値シリアル信号Ｓｎの値が下降を開始すると、差Ｓｎ−Ｓｄは負の値になり、その絶対値｜Ｓｎ−Ｓｄ｜は遅延時間τの経過まで増大する。差動アンプ４１２は、両信号の差Ｓｎ−Ｓｄを所定増幅率で増幅して出力する。
When the value of the multi-level serial signal Sn starts to decrease at time t3, the difference Sn-Sd becomes a negative value, and the absolute value | Sn-Sd | increases until the delay time τ elapses. The
時刻ｔ４に多値シリアル信号Ｓｎの下降が停止すると、｜Ｓｎ−Ｓｄ｜は小さくなり、遅延時間τの経過後に零になる。したがって、差動アンプ４１２の出力も、徐々に上昇して、零になる。
When the descending of the multi-level serial signal Sn stops at time t4, | Sn−Sd | becomes smaller and becomes zero after the delay time τ elapses. Therefore, the output of the
差動アンプ４１２の出力電圧Ｖａは、レベル検出器４１３，４１４に入力される。正側レベル検出器４１３は、電圧Ｖａが所定値ｖ１（ｖ１＞０）よりも大きいときに出力Ｖ＋を所正電圧ｖ０にし（図６（Ａ）参照）、また、負側レベル検出器４１４は、電圧Ｖａが所定値ｖ２（ｖ２＜０）よりも小さいときに出力Ｖ−を所正電圧ｖ０にする（図６（Ｂ）参照）。
The output voltage Va from the
合波器４１５は、上述のように、レベル検出器４１３，４１４の出力波形を重畳する（図６（Ｃ）参照）。合波器４１５の出力波形は、信号の差Ｓｎ−Ｓｄが所定値ｖ１（ｖ１＞０）よりも大きいときと、差Ｓｎ−Ｓｄが所定値ｖ２（ｖ２＜０）よりも小さいときに対応して、ピークを有することになる。
The
エッジ検出カウンタ４１６は、合波器４１５から信号波形を入力し、奇数番目のエッジが与えるタイミングでハイレベルを出力するとともに、偶数番目のエッジが与えるタイミングでローレベルを出力する。これにより、エッジ検出カウンタ４１６からは、二値シリアル信号Ｓｂが出力される（図６（Ｄ）参照）。
The
このようにして生成された二値シリアル信号Ｓｂは、クロックリカバリ回路１４０に送られる。クロックリカバリ回路１４０は、二値シリアル信号Ｓｂから、クロックＣＬＫを再生する。クロックリカバリ回路１４０の動作は、従来のクロックリカバリ回路と同様であるので、説明を省略する。
The binary serial signal Sb generated in this way is sent to the
以下、二値シリアル信号の信号レベルが変化するタイミングのばらつきについて、図７の概念図を用い、四値シリアル信号を二値シリアル信号に変換する場合を例に採って説明する。図７において、縦軸は信号レベル、横軸は時間である。 Hereinafter, the variation in timing at which the signal level of the binary serial signal changes will be described with reference to the conceptual diagram of FIG. 7, taking as an example the case of converting a quaternary serial signal into a binary serial signal. In FIG. 7, the vertical axis represents signal level and the horizontal axis represents time.
この実施形態に係る方法の場合、二値シリアル信号が変化するタイミングのばらつきは、上述の動作説明（図５、図６参照）から解るように、‘多値シリアル信号Ｓｎの値が上昇を開始してから信号値差Ｓｎ−Ｓｄが所定値ｖ１に達するまでの時間のばらつき’および‘多値シリアル信号Ｓｎの値が下降を開始してから信号値差Ｓｎ−Ｓｄが所定値ｖ２に達するまでの時間のばらつき’で決定される。 In the case of the method according to this embodiment, the variation in timing at which the binary serial signal changes is, as can be understood from the above-described operation description (see FIGS. 5 and 6), the value of the multi-level serial signal Sn starts to rise. Until the signal value difference Sn−Sd reaches the predetermined value v1 ”and“ the value of the multi-level serial signal Sn starts to decrease until the signal value difference Sn−Sd reaches the predetermined value v2. Of time variation.
図７（Ａ）に示したように、二値シリアル信号の値がローレベルからハイレベルに変化する場合としては、多値シリアル信号Ｓｎ（ここでは四値）の変化が、Ｌ１→Ｌ２の場合、Ｌ１→Ｌ３の場合、Ｌ１→Ｌ４の場合、Ｌ２→Ｌ３の場合、Ｌ２→Ｌ４の場合、Ｌ３→Ｌ４の場合の六通りがある。そして、二値シリアル信号Ｓｂの出力が変化するタイミングは、四値シリアル信号Ｓｎの値がｖ１（ｖ１＞０）だけ変化するタイミングで与えられる。すなわち、変化前の四値シリアル信号Ｓｎの値がＬ１の場合には該四値シリアル信号Ｓｎの値がＬ１＋ｖ１に達するタイミングで与えられ、変化前の四値シリアル信号Ｓｎの値がＬ２の場合には該四値シリアル信号Ｓｎの値がＬ２＋ｖ１に達するタイミングで与えられ、変化前の四値シリアル信号Ｓｎの値がＬ３の場合には該四値シリアル信号Ｓｎの値がＬ３＋ｖ１に達するタイミングで与えられる。図７（Ｂ）に示したように、このタイミングは、信号レベルの変化量が‘１×Ｌ’のとき（すなわち、信号レベルの変化がＬ１→Ｌ２、Ｌ２→Ｌ３、Ｌ３→Ｌ４のとき）はＴ７、信号レベルの変化量が‘２×Ｌ’のとき（すなわち、信号レベルの変化がＬ１→Ｌ３、Ｌ２→Ｌ４のとき）はＴ８、信号レベルの変化量が‘３×Ｌ’のとき（すなわち、信号レベルの変化がＬ１→Ｌ４のとき）はＴ９である。したがって、二値シリアル信号Ｓｂの信号レベルが変化するタイミングのばらつきは、Ｔ７からＴ９までの時間で与えられる。二値シリアル信号Ｓｂの値がハイレベルからローレベルに変化する場合も、同様である。 As shown in FIG. 7A, when the value of the binary serial signal changes from the low level to the high level, the change of the multilevel serial signal Sn (four values in this case) is L1 → L2. , L1 → L3, L1 → L4, L2 → L3, L2 → L4, L3 → L4. The timing at which the output of the binary serial signal Sb changes is given by the timing at which the value of the quaternary serial signal Sn changes by v1 (v1> 0). That is, when the value of the quaternary serial signal Sn before the change is L1, the value of the quaternary serial signal Sn is given at a timing when it reaches L1 + v1, and when the value of the quaternary serial signal Sn before the change is L2. Is given when the value of the quaternary serial signal Sn reaches L2 + v1, and when the value of the quaternary serial signal Sn before the change is L3, it is given when the value of the quaternary serial signal Sn reaches L3 + v1. . As shown in FIG. 7B, this timing is when the signal level change amount is '1 × L' (that is, when the signal level change is L1 → L2, L2 → L3, L3 → L4). Is T7, when the signal level change amount is '2 × L' (ie, when the signal level change is L1 → L3, L2 → L4), and when the signal level change amount is '3 × L' That is, T9 is when the signal level changes from L1 to L4. Therefore, the variation in timing at which the signal level of the binary serial signal Sb changes is given by the time from T7 to T9. The same applies when the value of the binary serial signal Sb changes from high level to low level.
この実施形態でも、上述の第１の実施形態と同様、多値シリアル信号Ｓｎの信号値が上昇を開始してから下降を開始するまでの期間に対応してハイレベルを出力し、且つ、多値シリアル信号Ｓｎの信号値が下降を開始してから上昇を開始するまでの期間に対応してローレベルを出力することにより多値シリアル信号Ｓｎを二値シリアル信号Ｓｂに変換することとした。このため、第１の実施形態と同様の理由により、二値シリアル信号Ｓｂの変化タイミングのばらつきを小さくすることができ、したがって、位相や周期のばらつきが小さい二値シリアル信号Ｓｂを得ることができる。このため、この実施形態によれば、クロック再生精度が高い多値信号用クロック再生装置を得ることができる。 In this embodiment as well, as in the first embodiment described above, a high level is output corresponding to the period from when the signal value of the multi-level serial signal Sn starts to rise until it starts to fall, and many The multi-level serial signal Sn is converted into the binary serial signal Sb by outputting a low level corresponding to a period from when the signal value of the value serial signal Sn starts decreasing to when it starts increasing. For this reason, for the same reason as in the first embodiment, it is possible to reduce the variation in the change timing of the binary serial signal Sb, and thus it is possible to obtain the binary serial signal Sb with a small phase and cycle variation. . Therefore, according to this embodiment, it is possible to obtain a multilevel signal clock recovery apparatus with high clock recovery accuracy.
１００ クロック再生装置
１１０ 信号入力端子
１２０ クロック出力端子
１３０ 信号変換回路
１３１，４１１ 遅延回路
１３２ ヒステリシス付きコンパレータ
１４０ クロックリカバリ回路
４１２ 差動アンプ
４１３ 正側レベル検出器
４１４ 負側レベル検出器
４１５ 合波器
４１６ エッジ検出カウンタ
DESCRIPTION OF
Claims (3)
前記多値シリアル信号の信号値が上昇を開始してから下降を開始するまでの期間に対応して一方の二値化信号値を出力し且つ該多値シリアル信号の信号値が下降を開始してから上昇を開始するまでの期間に対応して他方の二値化信号値を出力することにより、当該多値シリアル信号を二値シリアル信号に変換する信号変換回路と、
該信号変換回路が出力した前記二値シリアル信号を用いてクロックを再生するクロックリカバリ回路と、
を備えることを特徴とする多値信号用クロック再生装置。 A multilevel signal clock recovery device that recovers a clock from a multilevel serial signal of three or more values,
One binary signal value is output corresponding to the period from when the signal value of the multi-level serial signal starts to rise until it starts to fall, and the signal value of the multi-level serial signal starts to fall A signal conversion circuit that converts the multilevel serial signal into a binary serial signal by outputting the other binary signal value corresponding to a period from when the rise starts to
A clock recovery circuit for regenerating a clock using the binary serial signal output by the signal conversion circuit;
A multilevel signal clock recovery apparatus comprising:
前記多値シリアル信号を遅延させることで遅延信号を生成する遅延回路と、
前記多値シリアル信号と前記遅延信号とを比較して、両信号値の差が所定の正値よりも大きくなると前記一方の二値化信号値を出力し、且つ、両信号値の差が所定の負値よりも小さくなると前記他方の二値化信号値を出力するヒステリシス付きコンパレータと、
を有することを特徴とする請求項１に記載の多値信号用クロック再生装置。 The signal conversion circuit is
A delay circuit that generates a delay signal by delaying the multi-level serial signal;
The multi-level serial signal and the delayed signal are compared, and when the difference between both signal values becomes larger than a predetermined positive value, the one binary signal value is output, and the difference between both signal values is predetermined. A comparator with hysteresis that outputs the other binarized signal value when the negative value is smaller than
The multilevel signal clock recovery apparatus according to claim 1, comprising:
前記多値シリアル信号を遅延させることで遅延信号を生成する遅延回路と、
該遅延信号と前記多値シリアル信号との信号値の差を出力する差動アンプと、
前記差動アンプの出力値が所定の正値以上のときに所定電圧を出力する正側レベル検出回路と、
前記差動アンプの出力値が所定の負値以下のときに前記所定電圧を出力する負側レベル検出回路と、
前記正側、負側レベル検出回路の出力信号波形を重畳する合波器と、
該合波器から出力された出力信号波形の信号エッジを検出し、該信号エッジが検出されるたびに出力値を反転させるエッジ検出カウンタと、
を有することを特徴とする請求項１に記載の多値信号用クロック再生装置。 The signal conversion circuit is
A delay circuit that generates a delay signal by delaying the multi-level serial signal;
A differential amplifier that outputs a signal value difference between the delayed signal and the multilevel serial signal;
A positive level detection circuit that outputs a predetermined voltage when the output value of the differential amplifier is equal to or greater than a predetermined positive value;
A negative level detection circuit that outputs the predetermined voltage when an output value of the differential amplifier is equal to or lower than a predetermined negative value;
A multiplexer for superimposing the output signal waveforms of the positive side and negative side level detection circuits;
An edge detection counter that detects a signal edge of an output signal waveform output from the multiplexer and inverts an output value each time the signal edge is detected;
The multilevel signal clock recovery apparatus according to claim 1, comprising:
Priority Applications (1)
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|---|---|---|---|---|
| JP2018147129A (en) * | 2017-03-03 | 2018-09-20 | 日立オートモティブシステムズ株式会社 | Reference current source circuit |
| JP2021145266A (en) * | 2020-03-13 | 2021-09-24 | アンリツ株式会社 | Clock recovery device, error rate measuring device, clock recovery method, and error rate measuring method |
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2007
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