JP4848595B2

JP4848595B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP4848595B2
Application number: JP2001146957A
Authority: JP
Inventors: クマールラジェシュ; 淳小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-05-16
Filing date: 2001-05-16
Publication date: 2011-12-28
Anticipated expiration: 2021-05-16
Also published as: JP2002343978A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図９に、パワー素子として用いられるＳｉＣ半導体装置の一例としてプレーナ型のＪ−ＦＥＴの断面構成を示す。図９に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図９に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴの場合、第１、第２ゲート電極Ｊ７、Ｊ８の間におけるチャネル層Ｊ４がチャネルとして設定され、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル幅を制御し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
【発明が解決しようとする課題】
上記構成のようなプレーナ型のＪ−ＦＥＴの場合、トレンチ構造のＪ−ＦＥＴと比べて高耐圧を得ることができ、また、製造プロセスを容易にできるという利点がある。
【０００５】
しかしながら、プレーナ型のＪ−ＦＥＴの場合、トレンチ構造のＪ−ＦＥＴと比べてＪ−ＦＥＴ抵抗成分が存在することから、Ｊ−ＦＥＴ抵抗成分によって抵抗が高くなるという問題がある。このＪ−ＦＥＴ抵抗成分がオン抵抗に対して占める割合は非常に高く、例えば、１／４程度となる。
【０００６】
本発明は上記点に鑑みて、プレーナ型のＪ−ＦＥＴを備える炭化珪素半導体装置において、低オン抵抗にできる構造及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至３に記載の発明では、第２ゲート領域（４）は、チャネル層（５）及び半導体層（２）の深さ方向に延設され、この深さ方向に延設された部分（４ａ、４ｃ）と第１ゲート領域（３）との間に挟まれた半導体層によってチャネルが形成されるように構成されていることを特徴としている。
【０００８】
このように、チャネル層と半導体層のうち第１、第２ゲート領域の間に位置する部分をチャネルとして働かせることで、Ｊ−ＦＥＴ抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【０００９】
具体的には、請求項１に記載の発明では、半導体層の表層部のうち、第１ゲート領域とは異なる位置に形成された第２導電型の第１領域（４ａ）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第２領域（４ｂ）と、第１領域及び第２領域とをつなぐように形成された第２導電型の第３領域（４ｃ）とを有して第２ゲート領域を構成している。
【００１０】
請求項２に記載の発明では、第１領域又は第３領域は、第１ゲート領域よりも深くされている特徴としている。このような構成とすることで、第１領域又は第３領域の底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。
【００１１】
なお、請求項４に示すように、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第１領域（４ｂ）と、第１領域から半導体層に向けて延設された第２領域（４ｃ）とを有して第２ゲート領域を構成することも可能である。この場合、請求項４に示すように、第２領域が第１ゲート領域よりも深くされるようにすれば、請求項２と同様の効果を得ることができる。
【００１２】
請求項５に記載の発明では、半導体層（２）の表層部のうち第２ゲート領域（４）の下方に位置する部位には、第１ゲート領域（３）から半導体基板（１）の平面方向に所定間隔離間して第２導電型の第３ゲート領域（１５）が形成されていることを特徴としている。このように、第３ゲート領域を形成することによっても、チャネル層と半導体層のうち第２、第３ゲート領域の間に位置する部分をチャネルとして働かせることができる。これにより、Ｊ−ＦＥＴ抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【００１３】
この場合にも、請求項５に示すように、第３ゲート領域を第１ゲート領域よりも深くすることで、請求項２と同様の効果を得ることができる。
【００１４】
請求項６乃至１２に記載の発明は、請求項１乃至５に記載の炭化珪素半導体装置の製造方法に関する。これらの製造方法により、請求項１乃至５に記載の炭化珪素半導体装置を製造することが可能である。
【００１５】
この場合において、請求項９に示すように、第１領域（４ａ）を形成する工程と第１ゲート領域（３）を形成する工程とを同時に行うようにすれば、製造工程の簡略化を図ることが可能である。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１８】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ⁺型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板１のドーパント濃度は、例えば１×１０¹⁹ｃｍ^-3となっており、ｎ⁺型基板１の主表面上には、基板１よりも低いドーパント濃度（例えば２×１０¹⁶ｃｍ^-3）を有する炭化珪素からなるｎ^-型エピ層２がエピタキシャル成長されている。
【００１９】
ｎ^-型エピ層２の表層部における所定領域には、例えばドーパント濃度が１×１０¹⁸ｃｍ^-3で構成されたｐ⁺型層からなる第１ゲート領域３とｐ⁺型領域（第１領域）４ａとがｎ⁺型基板１の平面方向に所定間隔離間して形成されていると共に、第１ゲート領域３及びｐ⁺型領域４ａ上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５のドーパント濃度は、例えば１×１０¹⁶ｃｍ^-3となっている。
【００２０】
チャネル層５の表層部のうち第１ゲート領域３の上に位置する領域にはｎ⁺型ソース領域６が形成されている。また、チャネル層５の表面において、第１ゲート領域３及びｐ⁺型領域４ａの上に位置する部位にはｐ⁺型エピ層（第２領域）４ｂが形成されていると共に、ｐ⁺型エピ層４ｂとｐ⁺型領域４ａとをつなぐように、ｐ⁺型エピ層４ｂからｎ^-型エピ層２に向けて延設されたｐ⁺型コンタクト領域（第３領域）４ｃが形成されている。そして、これらｐ⁺型領域４、ｐ⁺型エピ層４ｂ及びｐ⁺型コンタクト領域４ｃによって第２ゲート領域４が構成されている。
【００２１】
また、チャネル層５には、ｎ⁺型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ⁺型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域４の表面には、第２ゲート領域４の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。
【００２２】
さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして、本実施形態におけるＪ−ＦＥＴが構成されており、このような構成において、チャネル層５とｎ^-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分とを足した距離Ｌが、従来のＪ−ＦＥＴのチャネル長とほぼ同等とされた設定となっている。
【００２３】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１に電圧を印加していない時には、チャネル層５及びｎ^-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分が、第１ゲート領域３から伸びる空乏層と第２ゲート領域４から伸びる空乏層とによってピンチオフされる。そして、第１、第２ゲート電極１０、１１に所望の電圧を印加すると、第１、第２ゲート領域３、４からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２４】
このようなＪ−ＦＥＴにおいては、チャネル層５とｎ^-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分をチャネルとして働かせ、チャネル層５とｎ^-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分とを足した距離Ｌと従来のＪ−ＦＥＴのチャネル長とがほぼ同等になるようにしている。つまり、紙面縦方向と横方向（基板垂直方向と水平方向）においてチャネルを形成し、Ｊ−ＦＥＴ抵抗となる領域を実質的にチャネルとして機能させるようにしている。
【００２５】
従って、従来のＪ−ＦＥＴと比べてチャネル長を長くしなくてもＪ−ＦＥＴ抵抗成分をほぼなくすことができ、オン抵抗の低減を図ることが可能となる。また、Ｊ−ＦＥＴの耐圧はチャネルとなる領域における空乏層の状態によって決定されるが、チャネル層５とｎ^-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分の双方が、第１ゲート領域３から伸びる空乏層と第２ゲート領域４から伸びる空乏層とによってピンチオフされるようにしているため、十分に耐圧を確保することが可能である。
【００２６】
以上説明したように、チャネル層５とｎ^-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分をチャネルとして働かせることで、Ｊ−ＦＥＴ抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【００２７】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図４を用いて説明する。
【００２８】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。例えば、ｎ⁺型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。この場合、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２９】
〔図２（ｂ）に示す工程〕
ｎ^-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３及びｐ⁺型領域４ａを形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３やｐ⁺型領域４ａを形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００３０】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３及びｐ⁺型領域４ａを形成する。このように、第１ゲート領域３及びｐ⁺型領域４ａを同時に形成することで、これらを別々に製造するよりも製造工程の簡略化を図ることができる。
【００３１】
なお、この第１ゲート領域３及びｐ⁺型領域４ａの形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３２】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含むｎ^-型エピ層２の上に、エピタキシャル成長によってｎ^-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良い。
【００３３】
〔図３（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ⁺型ソース領域６の形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。その後、ＬＴＯ膜２１をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ⁺型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、熱処理によってｎ型不純物を活性化させることでｎ⁺型ソース領域６を形成する。
【００３４】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１を除去したのち、高濃度にｐ型不純物がドーピングされる条件下でのエピタキシャル成長を行うことで、ｎ⁺型ソース領域６上を含むチャネル層５の表面にｐ⁺型エピ層４ｂを形成する。
【００３５】
〔図３（ｃ）に示す工程〕
ｐ⁺型エピ層４ｂの表面にＬＴＯ膜２２を成膜したのち、フォトリソグラフィによってＬＴＯ膜２２をパターニングし、ｐ⁺型拡散領域４ｂの形成予定位置と対向する部位においてＬＴＯ膜２２に開口部を形成する。その後、ＬＴＯ膜２２をマスクとしたイオン注入を行う。具体的には、ｐ⁺型コンタクト領域４ｃを形成する予定位置にｐ型不純物としてボロンをイオン注入する。
【００３６】
この後、熱処理を施すことで注入されたイオンを活性化させ、ｐ⁺型コンタクト領域４ｃを形成する。これにより、ｐ⁺型領域４、ｐ⁺型エピ層４ｂ及びｐ⁺型コンタクト領域４ｃによる第２ゲート領域４が形成される。なお、ｐ⁺型コンタクト領域４ｃの形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３７】
〔図４（ａ）に示す工程〕
第２ゲート領域４の表面にＬＴＯ膜２３を成膜したのち、フォトリソグラフィによってＬＴＯ膜２３をパターニングすることで、ｎ⁺型ソース領域６上においてＬＴＯ膜２３に開口部を形成する。その後、ＬＴＯ膜２３をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、ｎ⁺型ソース領域６の表面を露出させる。
【００３８】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２３を除去したのち、再びＬＴＯ膜２４を成膜し、フォトリソグラフィによってＬＴＯ膜２４をパターニングする。これにより、ｎ⁺型ソース領域６上の所定領域においてＬＴＯ膜２４に開口部を形成する。その後、ＬＴＯ膜２４をマスクとしたエッチング、例えば反応性イオンエッチングを施すことで、ｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。
【００３９】
〔図５（ｃ）に示す工程〕
ＬＴＯ膜２４を除去した後、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。そして、層間絶縁膜１２をパターニングすることで第１、第２ゲート領域３、７やｎ⁺型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１を形成する。最後に、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４０】
なお、ここではｐ⁺型エピ層４ｂを形成した後にｐ⁺型コンタクト領域４ｃを形成しているが、ｐ⁺型エピ層４ｂを形成する前にｐ⁺型コンタクト領域４ｃを形成することも可能である。
【００４１】
（第２実施形態）
図５に、本発明の第２実施形態におけるＪ−ＦＥＴの断面構成を示す。図５に示すように、本実施形態では、ｐ⁺型エピ層４ｂからｐ⁺型領域４ａに達するトレンチ１４を形成し、このトレンチ１４の内壁表面にｐ⁺型コンタクト領域４ｃを形成した構成としている。なお、この他の部分に関しては第１実施形態と同様となっているため、ここでは説明を省略する。
【００４２】
このような構造のＪ−ＦＥＴは、上記第１実施形態における図３（ｃ）に示す工程に代えて、図４（ａ）、（ｂ）に示す工程の際にトレンチ１４を同時に形成し、その後に、マスク材の配置、フォトリソグラフィによるマスク材のパターニング、マスク材の上からのｐ型不純物のイオン注入を順に行うことで製造される。
【００４３】
このように、トレンチ１４を用いてｐ⁺型コンタクト領域４ｃを形成するようにしても、第１実施形態に示したＪ−ＦＥＴと同様の動作を行い、上記と同様の効果を得ることが可能である。
【００４４】
（第３実施形態）
図６に、本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す。図６に示すように、本実施形態では、ｐ⁺型拡散領域（第１領域）４ｂから延設されたｐ⁺型コンタクト領域（第２領域）４ｃの接合深さを深くすることで、ｐ⁺型コンタクト領域４ｃによって図１に示したｐ⁺型領域４ａの役割を果たさせるようにしている。そして、ｐ⁺型コンタクト領域４ｃが第１ゲート領域３よりも深くなるようにしている。さらに、第１ゲート領域３をソース電極９に電気的に接続させることでｎ⁺型ソース領域６と同電位となるようにし、シングルゲート駆動タイプとなるようにしている。なお、この他の部分に関しては第１実施形態と同様となっているため、ここでは説明を省略する。
【００４５】
このようなＪ−ＦＥＴは、ｐ⁺型コンタクト領域４ｃがトレンチ型と同様に深い位置まで形成された構成となる。従って、第１実施形態と同様にＪ−ＦＥＴ抵抗成分をなくすことができ、第１実施形態と同様の効果を得ることが可能である。さらに、第１ゲート領域３よりもｐ⁺型コンタクト領域４ｃの方が深くなるようにしているため、ｐ⁺型コンタクト領域４ｃの底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。
なお、このような構造のＪ−ＦＥＴは、上記第１実施形態の図３（ｃ）に示す工程において、ｐ⁺型コンタクト領域４ｃを形成するためのイオン注入条件を調整することで製造される。
【００４６】
また、ここではｐ⁺型コンタクト領域４ｃが第１ゲート領域３よりも深い位置まで形成されるようにしているが、第１ゲート領域３とは別工程でｐ⁺型領域４ａを形成し、ｐ⁺型領域４ａが第１ゲート領域３よりも深い位置まで形成されるようにしても上記と同様の効果を得ることができる。
【００４７】
（第４実施形態）
図７に、本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す。図７に示すように、本実施形態では、第２実施形態に対してｐ⁺型領域４ａが第１ゲート領域３よりも深くなるようにしている。この他の部分に関しては第２実施形態と同様となっているため、ここでは説明を省略する。
【００４８】
このように、ｐ⁺型領域４ａを第１ゲート領域３よりも深くすることで、ｐ⁺型領域４ａの底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。なお、このような構造のＪ−ＦＥＴは、第１実施形態の図２（ｂ）に示す工程において第１ゲート領域３とは別工程でｐ⁺型領域４ａを形成し、ｐ⁺型領域４ａが第１ゲート領域３よりも深い位置まで形成されるようにすれば、その他は第２実施形態と同様の方法を用いることで製造される。
【００４９】
（第５実施形態）
図８に、本発明の第５実施形態におけるＪ−ＦＥＴの断面構成を示す。本実施形態では、トリプルゲート構造のＪ−ＦＥＴに本発明の一実施形態を適用した場合について説明する。
【００５０】
図８に示すように、本実施形態では、第１実施形態に対してｐ⁺型コンタクト領域４ｃをなくすと共に、図１に示すｐ⁺型領域４ａに代えて、ｐ⁺型エピ層４ｂの下方に位置する部位にｐ⁺型層からなる第３ゲート領域１５を備えた構成とし、この第３ゲート領域１５を第１ゲート領域３よりも深くしている。この第３ゲート領域１５は、第２ゲート領域４と同電位とされても良いが、第１ゲート領域３と同電位に制御される状態、第１、第２ゲート領域３、４に対して独自に電位が制御される状態、フローティング状態、ソース電極９と同電位の状態、アース状態のいずれかとしても良い。この他の部分に関しては第１実施形態と同様となっているため、ここでは説明を省略する。
【００５１】
このように構成されたＪ−ＦＥＴにおいても、第１実施形態に示したＪ−ＦＥＴと同様の動作を行い、第１実施形態と同様の効果を得ることが可能となる。また、第３ゲート領域１５を深くした構成としているため、第３ゲート領域１５を第２ゲート領域４と同電位もしくはアース状態とする場合には第３ゲート領域１５の底部でブレークダウンが起こるようにすることができ、第３、第４実施形態と同様の効果を得ることができる。
【００５２】
なお、このような構造のＪ−ＦＥＴは、第１実施形態の図２（ｂ）に示す工程において第１ゲート領域３とは別工程で第３ゲート領域１５を形成し、第３ゲート領域１５が第１ゲート領域３よりも深い位置まで形成されるようにすると共に、図３（ｃ）に示す工程をなくせば良い。
【００５３】
（他の実施形態）
上記各実施形態では、第２ゲート領域４を構成するｐ＋型エピ層４ｂをエピタキシャル成長によって形成しているが、この領域をチャネル層５の表層部へのイオン注入によって形成することも可能である。
【００５４】
上記第１、第２、第４実施形態では、第１、第２ゲート領域３、４における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、４のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。その場合、第１、第２ゲート電極１０、１１のいずれか一方がソース電極９と接続された構成となる。
【００５５】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】本発明の第２実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図６】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図７】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】本発明の第５実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３、４…第１、第２ゲート領域、
４ａ…ｐ⁺型領域、４ｂ…ｐ⁺型エピ層、４ｃ…ｐ⁺型コンタクト領域、
５…チャネル層、６…ｎ⁺型ソース領域、８…凹部、９…ソース電極、
１０、１１…第１、第２ゲート電極、１３…ドレイン電極、１４…凹部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device and a method for manufacturing the same, and is particularly suitable for application to a J-FET.
[0002]
[Prior art]
FIG. 9 shows a cross-sectional configuration of a planar J-FET as an example of a SiC semiconductor device used as a power element. As shown in FIG. 9, the n-channel type J-FET is formed by using a substrate in which an n ⁻ type epilayer J2 is grown on an n ⁺ type substrate J1 made of SiC. A p-type first gate region J3 is formed in the surface layer portion of the n ⁻ -type epi layer J2. A channel layer J4 is formed on the n ⁻ -type epi layer J2 including the first base region J3. An n ⁺ -type source region J5 is formed in a region located above the first base region J3 in the channel layer J4. Further, a p-type second gate region J6 is formed on the surface of the channel layer J4 so as to overlap with a portion of the first gate region J3 that extends so as to protrude from the n ⁺ -type source region J5. ing. The first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and the source electrode J9 is formed so as to be in contact with the n ⁺ -type source region J5. Further, a drain electrode J10 is formed so as to be in contact with the n ⁺ type substrate J1, and the J-FET shown in FIG. 9 is configured.
[0003]
In the case of the J-FET having such a configuration, the channel layer J4 between the first and second gate electrodes J7 and J8 is set as a channel, and the channel layer J4 is directed from the first and second gate regions J3 and J6. The channel is controlled by the extending depletion layer, and the device operates by passing a current between the source and drain through the channel.
[0004]
[Problems to be solved by the invention]
In the case of a planar J-FET having the above-described configuration, a high breakdown voltage can be obtained and a manufacturing process can be facilitated as compared with a J-FET having a trench structure.
[0005]
However, in the case of a planar J-FET, a J-FET resistance component is present as compared with a trench-structure J-FET, and thus there is a problem that the resistance is increased by the J-FET resistance component. The ratio of the J-FET resistance component to the on-resistance is very high, for example, about 1/4.
[0006]
An object of the present invention is to provide a structure capable of reducing on-resistance and a method for manufacturing the same in a silicon carbide semiconductor device including a planar J-FET.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, according to the first to third aspects of the present invention, the second gate region (4) extends in the depth direction of the channel layer (5) and the semiconductor layer (2). A channel is formed by a semiconductor layer sandwiched between the first and second gate regions (4a, 4c) and the first gate region (3).
[0008]
As described above, by using the portion of the channel layer and the semiconductor layer located between the first and second gate regions as a channel, the J-FET resistance component can be eliminated and the on-resistance can be reduced. it can.
[0009]
Specifically, in the first aspect of the present invention, the second conductivity type first region (4a) formed at a position different from the first gate region in the surface layer portion of the semiconductor layer, and the channel layer Formed so as to connect the first region and the second region to the second region (4b) of the second conductivity type formed so as to include the portion facing the first gate region in the upper layer portion or the surface layer portion of the channel layer. constitute a second gate region has been a third region of the second conductivity type (4c).
[0010]
The invention according to claim 2 is characterized in that the first region or the third region is deeper than the first gate region. With such a configuration, breakdown can occur at the bottom of the first region or the third region. Thereby, it is also possible to improve the surge resistance.
[0011]
In addition, as shown in claim 4 , on the channel layer or in the surface layer portion of the channel layer, the first conductivity type first region (4b) formed so as to include a portion facing the first gate region; It is also possible to configure the second gate region by including the second region (4c) extending from the first region toward the semiconductor layer. In this case, as shown in claim 4 , if the second region is made deeper than the first gate region, the same effect as in claim 2 can be obtained.
[0012]
In a fifth aspect of the present invention, a portion of the surface layer portion of the semiconductor layer (2) located below the second gate region (4) is provided on the plane of the semiconductor substrate (1) from the first gate region (3). A third gate region (15) of the second conductivity type is formed at a predetermined interval in the direction. Thus, also by forming the third gate region, a portion of the channel layer and the semiconductor layer located between the second and third gate regions can be used as a channel. Thereby, the J-FET resistance component can be eliminated, and the on-resistance can be reduced.
[0013]
Also in this case, as shown in claim 5 , the same effect as in claim 2 can be obtained by making the third gate region deeper than the first gate region.
[0014]
The invention described in claims 6 to 12 relates to a method for manufacturing a silicon carbide semiconductor device according to claims 1 to 5 . The silicon carbide semiconductor device according to any one of claims 1 to 5 can be manufactured by these manufacturing methods.
[0015]
In this case, as shown in claim 9 , if the step of forming the first region (4a) and the step of forming the first gate region (3) are performed simultaneously, the manufacturing process can be simplified. It is possible.
[0016]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a double gate drive type n-channel J-FET as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.
[0018]
FIG. 1 shows a cross-sectional configuration of one cell of a J-FET. The n ⁺ type substrate 1 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. The n ⁺ type substrate 1 has a dopant concentration of, for example, 1 × 10 ¹⁹ cm ^−3, and a dopant concentration lower than that of the substrate 1 (for example, 2 × 10 ¹⁶ cm 3) on the main surface of the n ⁺ type substrate 1. ^{− 3} ), the n ⁻ type epitaxial layer 2 made of silicon carbide is epitaxially grown.
[0019]
The predetermined region in the surface layer portion of the n ⁻ type epi layer 2 includes, for example, a first gate region 3 made of a p ⁺ type layer having a dopant concentration of 1 × 10 ¹⁸ cm ⁻³ and a p ⁺ type region (first region). ) 4a is formed at a predetermined interval in the plane direction of the n ⁺ type substrate 1 and includes the first gate region 3 and the p ⁺ type region 4a, and the surface of the n ⁻ type epi layer 2 has n ^- a channel layer 5 composed of a type layer is epitaxially grown. The dopant concentration of the channel layer 5 is, for example, 1 × 10 ¹⁶ cm ⁻³ .
[0020]
An n ⁺ type source region 6 is formed in a region located on the first gate region 3 in the surface layer portion of the channel layer 5. Further, the surface of the channel layer 5, with p ⁺ -type epitaxial layer in a portion located above the first gate region 3 and the p ⁺ -type region 4a (second region) 4b are formed, p ⁺ type epi A p ⁺ type contact region (third region) 4c extending from the p ⁺ type epi layer 4b toward the n ⁻ type epi layer 2 is formed so as to connect the layer 4b and the p ⁺ type region 4a. . The p ⁺ -type region 4, the p ⁺ -type epi layer 4b, and the p ⁺ -type contact region 4c constitute a second gate region 4.
[0021]
The channel layer 5 is formed with a recess 8 reaching the surface portion of the n ⁺ -type source region 6 and the surface portion of the first gate region 3. A source electrode 9 electrically connected to the n ⁺ -type source region 6 and a first gate electrode 10 electrically connected to the first gate region 3 are formed in the recess 8. It has been configured. A second gate electrode 11 for controlling the potential of the second gate region 4 is formed on the surface of the second gate region 4, and the source electrode 9, the first gate electrode 10, and the second gate electrode 11 are respectively passivated. The film 12 is insulated and separated.
[0022]
Further, on the back side of the n ⁺ -type substrate 1, n ⁺ -type substrate 1 and electrically connected to the drain electrode 13 are formed. In this way, the J-FET in the present embodiment is configured. In such a configuration, the channel layer 5 and the n ⁻ -type epi layer 2 are positioned between the first and second gate regions 3 and 4. The distance L, which is the sum of the two portions, is set to be approximately equal to the channel length of the conventional J-FET.
[0023]
The J-FET configured as described above is configured to operate in a normally-off type. That is, when no voltage is applied to the first and second gate electrodes 10 and 11, a portion of the channel layer 5 and the n ⁻ -type epi layer 2 located between the first and second gate regions 3 and 4 is not The depletion layer extending from the first gate region 3 and the depletion layer extending from the second gate region 4 are pinched off. When a desired voltage is applied to the first and second gate electrodes 10 and 11, the amount of depletion layer extending from the first and second gate regions 3 and 4 is reduced, and a channel is formed. The current flows in the order of n ⁺ type source region 6 → channel layer 5 → n ⁻ type epi layer 2 → n ⁺ type substrate 1 → drain electrode 13.
[0024]
In such a J-FET, the channel layer 5 and the n ^- first out type epitaxial layer 2 exerts a portion located between the second gate regions 3 and 4 as a channel, a channel layer 5 and the n ^- type epi The distance L obtained by adding the portion located between the first and second gate regions 3 and 4 in the layer 2 is made substantially equal to the channel length of the conventional J-FET. That is, channels are formed in the vertical direction and the horizontal direction (the vertical direction and horizontal direction of the substrate) of the paper, and the region serving as the J-FET resistance is caused to function substantially as a channel.
[0025]
Therefore, the J-FET resistance component can be substantially eliminated without increasing the channel length as compared with the conventional J-FET, and the on-resistance can be reduced. The breakdown voltage of the J-FET is determined by the state of the depletion layer in the channel region, but is located between the channel layer 5 and the first and second gate regions 3 and 4 in the n ⁻ -type epilayer 2. Since both of the portions are pinched off by the depletion layer extending from the first gate region 3 and the depletion layer extending from the second gate region 4, it is possible to ensure a sufficient breakdown voltage.
[0026]
As described above, the portion located between the first and second gate regions 3 and 4 in the channel layer 5 and the n ⁻ -type epi layer 2 can be used as a channel to eliminate the J-FET resistance component. On-resistance can be reduced.
[0027]
Next, the manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.
[0028]
[Step shown in FIG. 2 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, an n ⁺ -type substrate 1 is prepared. For example, an n ⁺ type substrate 1 having a thickness of 400 μm and a main surface of (0001) Si plane or (112-0) a plane is prepared. Then, an n ⁻ type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface of the substrate 1. In this case, the n ⁻ -type epi layer 2 has the same crystal as the underlying substrate 1 and becomes an n-type 4H, 6H, 3C, or 15R—SiC layer.
[0029]
[Step shown in FIG. 2 (b)]
After an LTO (Low Temperature Oxide) film 20 is disposed in a predetermined region on the n ⁻ -type epi layer 2, the LTO film 20 is patterned by photolithography to open the predetermined region. Then, ion implantation is performed using the LTO film 20 as a mask. Specifically, boron is ion-implanted as a p-type impurity at a position where the first gate region 3 and the p ⁺ -type region 4a are to be formed. At this time, if necessary, aluminum may be ion-implanted for contact on the surface of the position where the first gate region 3 and the p ⁺ -type region 4a are to be formed.
[0030]
Thereafter, heat treatment is performed to activate the implanted ions to form the first gate region 3 and the p ⁺ -type region 4a. In this way, by forming the first gate region 3 and the p ⁺ -type region 4a at the same time, it is possible to simplify the manufacturing process rather than manufacturing them separately.
[0031]
In the formation of the first gate region 3 and the p ⁺ -type region 4a, if it is not desired to thermally diffuse the p-type impurity, Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron is used. (Preferably boron: carbon = 1: 10) It is preferable that thermal diffusion is difficult by injecting.
[0032]
[Step shown in FIG. 2 (c)]
After removing the LTO film 20, a channel layer 5 made of an n ⁻ -type layer is formed on the n ⁻ -type epi layer 2 including the first gate region 3 by epitaxial growth. At this time, the impurity concentration of the channel layer 5 is preferably lower than that of the n ⁻ -type epi layer 2 in order to facilitate the normally-off type J-FET.
[0033]
[Step shown in FIG. 3 (a)]
After the LTO film 21 serving as the first mask material is formed on the surface of the channel layer 5, the LTO film 21 is patterned by photolithography, and the LTO film 21 is formed at a portion facing the formation position of the n ⁺ -type source region 6. An opening is formed in Thereafter, ion implantation is performed using the LTO film 21 as a mask. Specifically, nitrogen or phosphorus which is an n-type impurity is ion-implanted. As a result, an n-type impurity is implanted at a position where the n ⁺ -type source region 6 is to be formed. Thereafter, n ⁺ type source region 6 is formed by activating n type impurities by heat treatment.
[0034]
[Step shown in FIG. 3B]
After removing the LTO film 21, epitaxial growth is performed under conditions where p-type impurities are doped at a high concentration, so that the p ⁺ -type epi layer 4 b is formed on the surface of the channel layer 5 including the n ⁺ -type source region 6. Form.
[0035]
[Step shown in FIG. 3 (c)]
After the LTO film 22 is formed on the surface of the p ⁺ -type epi layer 4b, the LTO film 22 is patterned by photolithography, and an opening is formed in the LTO film 22 at a portion facing the formation position of the p ⁺ -type diffusion region 4b. Form. Thereafter, ion implantation is performed using the LTO film 22 as a mask. Specifically, boron is ion-implanted as a p-type impurity at a position where the p ⁺ -type contact region 4c is to be formed.
[0036]
Thereafter, the implanted ions are activated by heat treatment to form p ⁺ -type contact region 4c. Thus, the second gate region 4 is formed by the p ⁺ type region 4, the p ⁺ type epi layer 4b, and the p ⁺ type contact region 4c. When forming the p ⁺ -type contact region 4c, if it is not desired to thermally diffuse p-type impurities, Al that is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: carbon = 1: 10) It is preferable that the thermal diffusion is difficult by injection.
[0037]
[Step shown in FIG. 4 (a)]
After forming the LTO film 23 on the surface of the second gate region 4, the LTO film 23 is patterned by photolithography to form an opening in the LTO film 23 on the n ⁺ -type source region 6. Thereafter, etching using the LTO film 23 as a mask, for example, reactive ion etching (RIE) is performed to expose the surface of the n ⁺ -type source region 6.
[0038]
[Step shown in FIG. 4B]
After removing the LTO film 23, an LTO film 24 is formed again, and the LTO film 24 is patterned by photolithography. Thus, an opening is formed in the LTO film 24 in a predetermined region on the n ⁺ type source region 6. Thereafter, etching using the LTO film 24 as a mask, for example, reactive ion etching, is performed to form a recess 8 that penetrates the n ⁺ -type source region 6 and reaches the first gate region 3.
[0039]
[Step shown in FIG. 5 (c)]
After the LTO film 24 is removed, the interlayer insulating film 12 is formed on the substrate surface side including the inside of the recess 8. Then, by patterning the interlayer insulating film 12 to form contact holes that communicate with the first and second gate regions 3 and 7 and the n ⁺ type source region 6, an electrode layer is formed on the interlayer insulating film 12. Further, the source electrode 9 and the first and second gate electrodes 10 and 11 are formed by patterning the electrode layer. Finally, the drain electrode 13 is formed on the back side of the substrate to complete the J-FET shown in FIG.
[0040]
Here, although to form a p ⁺ -type contact region 4c after forming the p ⁺ -type epitaxial layer 4b, it is also possible to form the p ⁺ -type contact region 4c before forming the p ⁺ -type epitaxial layer 4b It is.
[0041]
(Second Embodiment)
FIG. 5 shows a cross-sectional configuration of the J-FET in the second embodiment of the present invention. As shown in FIG. 5, in this embodiment, a trench 14 reaching the p ⁺ type region 4 a from the p ⁺ type epi layer 4 b is formed, and a p ⁺ type contact region 4 c is formed on the inner wall surface of the trench 14. Yes. Since other parts are the same as those in the first embodiment, the description thereof is omitted here.
[0042]
In the J-FET having such a structure, the trench 14 is formed at the same time in the steps shown in FIGS. 4A and 4B instead of the step shown in FIG. 3C in the first embodiment. Subsequently, the mask material is manufactured by sequentially arranging the mask material, patterning the mask material by photolithography, and ion-implanting p-type impurities from above the mask material.
[0043]
As described above, even if the p ⁺ -type contact region 4c is formed using the trench 14, the same operation as the J-FET shown in the first embodiment can be performed and the same effect as described above can be obtained. It is.
[0044]
(Third embodiment)
FIG. 6 shows a cross-sectional configuration of the J-FET in the third embodiment of the present invention. As shown in FIG. 6, in this embodiment, the junction depth of the p ⁺ -type contact region (second region) 4 c extending from the p ⁺ -type diffusion region (first region) 4 b is increased to increase the p ^{The +} type contact region 4c plays the role of the p ⁺ type region 4a shown in FIG. The p ⁺ -type contact region 4 c is deeper than the first gate region 3. Further, the first gate region 3 is electrically connected to the source electrode 9 so as to have the same potential as that of the n ⁺ -type source region 6 so as to be a single gate drive type. Since other parts are the same as those in the first embodiment, the description thereof is omitted here.
[0045]
Such a J-FET has a configuration in which the p ⁺ -type contact region 4c is formed to a deep position as in the trench type. Therefore, the J-FET resistance component can be eliminated as in the first embodiment, and the same effect as in the first embodiment can be obtained. Furthermore, since the p ⁺ -type contact region 4c is deeper than the first gate region 3, breakdown can occur at the bottom of the p ⁺ -type contact region 4c. Thereby, it is also possible to improve the surge resistance.
The J-FET having such a structure is manufactured by adjusting ion implantation conditions for forming the p ⁺ -type contact region 4c in the step shown in FIG. 3C of the first embodiment. .
[0046]
Here, the p ⁺ -type contact region 4c is formed to a position deeper than the first gate region 3, but the p ⁺ -type region 4a is formed in a separate process from the first gate region 3, and p ^{Even if the +} -type region 4a is formed to a position deeper than the first gate region 3, the same effect as described above can be obtained.
[0047]
(Fourth embodiment)
FIG. 7 shows a cross-sectional configuration of a J-FET in the fourth embodiment of the present invention. As shown in FIG. 7, in this embodiment, the p ⁺ type region 4 a is deeper than the first gate region 3 with respect to the second embodiment. Since other parts are the same as those in the second embodiment, description thereof is omitted here.
[0048]
Thus, by making the p ⁺ type region 4a deeper than the first gate region 3, breakdown can occur at the bottom of the p ⁺ type region 4a. Thereby, it is also possible to improve the surge resistance. Note that the J-FET of such a structure, the p ⁺ -type region 4a is formed in the first gate region 3 in the step shown in FIG. 2 (b) of the first embodiment further step, the p ⁺ type region 4a Is formed up to a position deeper than the first gate region 3, the others are manufactured by using the same method as in the second embodiment.
[0049]
(Fifth embodiment)
FIG. 8 shows a cross-sectional configuration of a J-FET in the fifth embodiment of the present invention. In the present embodiment, a case where one embodiment of the present invention is applied to a J-FET having a triple gate structure will be described.
[0050]
As shown in FIG. 8, in this embodiment, the elimination of the p ⁺ -type contact region 4c with respect to the first embodiment, in place of the p ⁺ -type region 4a shown in FIG. 1, below the p ⁺ -type epitaxial layer 4b The third gate region 15 made of a p ⁺ -type layer is provided at a position located in the region, and the third gate region 15 is deeper than the first gate region 3. The third gate region 15 may have the same potential as the second gate region 4, but is controlled to the same potential as the first gate region 3, with respect to the first and second gate regions 3 and 4. Any of a state in which the potential is independently controlled, a floating state, a state having the same potential as the source electrode 9, and a ground state may be employed. Since other parts are the same as those in the first embodiment, description thereof is omitted here.
[0051]
Even in the J-FET configured as described above, the same operation as the J-FET shown in the first embodiment can be performed, and the same effect as in the first embodiment can be obtained. Further, since the third gate region 15 is deepened, when the third gate region 15 is set to the same potential as that of the second gate region 4 or grounded, breakdown occurs at the bottom of the third gate region 15. The same effects as those of the third and fourth embodiments can be obtained.
[0052]
In the J-FET having such a structure, the third gate region 15 is formed in a step different from the first gate region 3 in the step shown in FIG. 2B of the first embodiment. Is formed to a position deeper than the first gate region 3, and the step shown in FIG.
[0053]
(Other embodiments)
In each of the above embodiments, the p + -type epi layer 4 b constituting the second gate region 4 is formed by epitaxial growth, but this region can also be formed by ion implantation into the surface layer portion of the channel layer 5.
[0054]
In the first, second, and fourth embodiments, the J-FET having the double gate structure capable of controlling both the potentials in the first and second gate regions 3 and 4 has been described. The above embodiments can also be applied to a J-FET having a single gate structure in which only one of the potentials of 4 can be controlled. In that case, one of the first and second gate electrodes 10 and 11 is connected to the source electrode 9.
[0055]
In the above embodiment, the n-channel type J-FET has been described, but the present invention can of course be applied to a J-FET in which the conductivity type of each component is reversed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a J-FET in a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the J-FET shown in FIG. 1. FIG.
FIG. 3 is a diagram illustrating a manufacturing process of the J-FET following FIG. 2;
4 is a diagram showing manufacturing steps of the J-FET following FIG. 3. FIG.
FIG. 5 is a diagram showing a cross-sectional configuration of a J-FET in a second embodiment of the present invention.
FIG. 6 is a diagram showing a cross-sectional configuration of a J-FET in a third embodiment of the present invention.
FIG. 7 is a diagram showing a cross-sectional configuration of a J-FET in a fourth embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of a J-FET in a fifth embodiment of the present invention.
FIG. 9 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... n ^<+> type | mold substrate, 2 ... n < ^- > type | mold epilayer, 3, 4 ... 1st, 2nd gate region,
4a ... p ⁺ -type region, 4b ... p ⁺ -type epitaxial layer, 4c ... p ⁺ -type contact region,
5 ... channel layer, 6 ... n ⁺ type source region, 8 ... recess, 9 ... source electrode,
10, 11... First and second gate electrodes, 13... Drain electrode, 14.

Claims

炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板（１）の主表面上に形成され、該半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層（２）の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層（２）及び前記第１ゲート領域（３）の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２ゲート領域（４）と、
前記ソース領域（６）に電気的に接続されたソース電極（９）と、
前記第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板（１）の裏面側に形成されたドレイン電極（１３）とを有し、
前記第２ゲート領域（４）は、前記チャネル層（５）及び前記半導体層（２）の深さ方向に延設され、この深さ方向に延設された部分（４ａ、４ｃ）と前記第１ゲート領域（３）との間に挟まれた前記半導体層（２）にチャネルが形成されるように構成され、
さらに、前記第２ゲート領域（４）は、前記半導体層（２）の表層部のうち、前記第１ゲート領域（３）とは異なる位置に形成された第２導電型の第１領域（４ａ）と、前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２領域（４ｂ）と、前記第１領域（４ａ）及び前記第２領域（４ｂ）とをつなぐように形成された第２導電型の第３領域（４ｃ）とを有して構成されていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductive type semiconductor layer (2) formed on the main surface of the semiconductor substrate (1) and made of silicon carbide having a higher resistance than the semiconductor substrate (1);
A first gate region (3) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer (2) and having a predetermined depth;
A channel layer (5) of a first conductivity type formed on the semiconductor layer (2) and the first gate region (3);
A source region (6) of a first conductivity type formed in a portion of the channel layer (5) located on the first gate region (3);
A second conductivity type second gate region (4) formed so as to include a portion facing the first gate region (3) on the channel layer (5) or in a surface layer portion of the channel layer (5). )When,
A source electrode (9) electrically connected to the source region (6);
A first gate electrode (10) electrically connected to the first gate region (3);
A second gate electrode (11) electrically connected to the second gate region (4);
A drain electrode (13) formed on the back side of the semiconductor substrate (1),
The second gate region (4) extends in the depth direction of the channel layer (5) and the semiconductor layer (2), and the portions (4a, 4c) extending in the depth direction and the first gate region (4). is configured such that the channel is formed in the semiconductor layer sandwiched between the first gate region (3) (2),
Further, the second gate region (4) is a second conductivity type first region (4a) formed at a position different from the first gate region (3) in the surface layer portion of the semiconductor layer (2). And a second region of the second conductivity type formed so as to include a portion facing the first gate region (3) on the channel layer (5) or on the surface layer portion of the channel layer (5). (4b) and a third region (4c) of the second conductivity type formed so as to connect the first region (4a) and the second region (4b). A silicon carbide semiconductor device.

前記第１領域（４ａ）又は前記第３領域（４ｃ）は、前記第１ゲート領域（３）よりも深くされている特徴とする請求項１に記載の炭化珪素半導体装置。2. The silicon carbide semiconductor device according to claim 1 , wherein the first region (4 a) or the third region (4 c) is deeper than the first gate region (3).

前記第２領域（４ｂ）及び前記チャネル層（５）を貫通して前記第１領域まで達する凹部（１４）を有し、前記第３領域（４ｃ）は前記凹部（１４）の内壁表面に形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。There is a recess (14) that reaches the first region through the second region (4b) and the channel layer (5), and the third region (4c) is formed on the inner wall surface of the recess (14). the silicon carbide semiconductor device according to claim 1 or 2, characterized in that it is.

炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板（１）の主表面上に形成され、該半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層（２）の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層（２）及び前記第１ゲート領域（３）の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２ゲート領域（４）と、
前記ソース領域（６）に電気的に接続されたソース電極（９）と、
前記第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板（１）の裏面側に形成されたドレイン電極（１３）とを有し、
前記第２ゲート領域（４）は、前記チャネル層（５）及び前記半導体層（２）の深さ方向に延設され、この深さ方向に延設された部分（４ａ、４ｃ）と前記第１ゲート領域（３）との間に挟まれた前記半導体層（２）にチャネルが形成されるように構成され、
前記第２ゲート領域（４）は、前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第１領域（４ｂ）と、前記第１領域から前記半導体層（２）に向けて延設された第２領域（４ｃ）とを有して構成されており、
前記第２領域（４ｃ）は、前記第１ゲート領域（３）よりも深くされていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductive type semiconductor layer (2) formed on the main surface of the semiconductor substrate (1) and made of silicon carbide having a higher resistance than the semiconductor substrate (1);
A first gate region (3) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer (2) and having a predetermined depth;
A channel layer (5) of a first conductivity type formed on the semiconductor layer (2) and the first gate region (3);
A source region (6) of a first conductivity type formed in a portion of the channel layer (5) located on the first gate region (3);
A second conductivity type second gate region (4) formed so as to include a portion facing the first gate region (3) on the channel layer (5) or in a surface layer portion of the channel layer (5). )When,
A source electrode (9) electrically connected to the source region (6);
A first gate electrode (10) electrically connected to the first gate region (3);
A second gate electrode (11) electrically connected to the second gate region (4);
A drain electrode (13) formed on the back side of the semiconductor substrate (1),
The second gate region (4) extends in the depth direction of the channel layer (5) and the semiconductor layer (2), and the portions (4a, 4c) extending in the depth direction and the first gate region (4). is configured such that the channel is formed in the semiconductor layer sandwiched between the first gate region (3) (2),
The second gate region (4) is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). A first region (4b) of two conductivity types, and a second region (4c) extending from the first region toward the semiconductor layer (2),
The silicon carbide semiconductor device, wherein the second region (4c) is deeper than the first gate region (3) .

炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板（１）の主表面上に形成され、該半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層（２）の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層（２）及び前記第１ゲート領域（３）の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２ゲート領域（４）と、
前記ソース領域（６）に電気的に接続されたソース電極（９）と、
前記第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板（１）の裏面側に形成されたドレイン電極（１３）とを有し、
前記半導体層（２）の表層部のうち前記第２ゲート領域（４）の下方に位置する部位には、前記第１ゲート領域（３）から前記半導体基板（１）の平面方向に所定間隔離間して第２導電型の第３ゲート領域（１５）が形成されており、
前記第３ゲート領域（１５）は、前記第１ゲート領域（３）よりも深くされていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductive type semiconductor layer (2) formed on the main surface of the semiconductor substrate (1) and made of silicon carbide having a higher resistance than the semiconductor substrate (1);
A first gate region (3) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer (2) and having a predetermined depth;
A channel layer (5) of a first conductivity type formed on the semiconductor layer (2) and the first gate region (3);
A source region (6) of a first conductivity type formed in a portion of the channel layer (5) located on the first gate region (3);
A second conductivity type second gate region (4) formed so as to include a portion facing the first gate region (3) on the channel layer (5) or in a surface layer portion of the channel layer (5). )When,
A source electrode (9) electrically connected to the source region (6);
A first gate electrode (10) electrically connected to the first gate region (3);
A second gate electrode (11) electrically connected to the second gate region (4);
A drain electrode (13) formed on the back side of the semiconductor substrate (1),
A portion of the surface layer portion of the semiconductor layer (2) located below the second gate region (4) is spaced from the first gate region (3) by a predetermined distance in the plane direction of the semiconductor substrate (1). A third gate region (15) of the second conductivity type is formed ,
The silicon carbide semiconductor device, wherein the third gate region (15) is deeper than the first gate region (3) .

炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）および前記半導体層（２）の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２ゲート領域（４）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（９）、前記第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板（１）の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域を形成する工程は、
前記半導体層（２）の表層部のうち前記第１ゲート領域とは異なる部位に、前記第１ゲート領域（３）から所定間隔離間した第２導電型の第１領域（４ａ）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２領域（４ｂ）を形成する工程と、
前記第２領域（４ｂ）と前記第１領域（４ａ）とをつなぐ第２導電型の第３領域（４ｃ）を形成する工程とを有し、前記第１、第２、第３領域（４ａ〜４ｃ）にて前記第２ゲート領域（４）を形成するようになっていることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide; ,
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2);
Forming a first conductivity type channel layer (5) on the first gate region (3) and the semiconductor layer (2);
Forming a first conductivity type source region (6) in a portion of the channel layer (5) located on the first gate region (3);
A second gate region (4) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). Forming, and
A source electrode (9) electrically connected to the source region (5), a first gate electrode (10) electrically connected to the first gate region (3), and the second gate region (4) Forming a second gate electrode (11) electrically connected to
Forming a drain electrode (13) on the back side of the semiconductor substrate (1), and a method for manufacturing a silicon carbide semiconductor device,
Forming the second gate region comprises:
Forming a second conductivity type first region (4a) spaced apart from the first gate region (3) by a predetermined distance in a portion of the surface layer portion of the semiconductor layer (2) different from the first gate region; When,
A second region (4b) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). And a process of
Forming a third region (4c) of the second conductivity type connecting the second region (4b) and the first region (4a), and the first, second and third regions (4a). To 4c), the second gate region (4) is formed. A method for manufacturing a silicon carbide semiconductor device, comprising:

前記第３領域（４ｃ）を形成する工程では、前記チャネル層（５）に第２導電型不純物をイオン注入をすることで前記第３領域（４ｃ）を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。Wherein in the third step of forming a region (4c), according to claim, characterized in that the second conductivity type impurity to form the third region by ion implantation (4c) to the channel layer (5) 6 A method for manufacturing a silicon carbide semiconductor device according to claim 1.

前記第３領域（４ｃ）を形成する工程では、前記第２領域（４ｂ）および前記チャネル層（５）を貫通して前記第１領域（４ａ）まで達する凹部（１４）を形成したのち、該凹部（１４）の内壁表面に第２導電型不純物をイオン注入することで、前記第３領域（４ｃ）を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。In the step of forming the third region (4c), after forming a recess (14) that penetrates the second region (4b) and the channel layer (5) to reach the first region (4a), The method for manufacturing a silicon carbide semiconductor device according to claim 6 , wherein the third region (4c) is formed by ion-implanting a second conductivity type impurity into the inner wall surface of the recess (14).

前記第１領域（４ａ）を形成する工程と前記第１ゲート領域（３）を形成する工程とを同時に行うことを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。The silicon carbide semiconductor device according to any one of claims 6 to 8 , wherein the step of forming the first region (4a) and the step of forming the first gate region (3) are performed simultaneously. Manufacturing method.

前記第１領域（４ａ）又は前記第３領域（４ｃ）を形成する工程では、前記第１領域（４ａ）又は前記第３領域（４ｃ）が前記第１ゲート領域（３）よりも深くなるようにすることを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。In the step of forming the first region (4a) or the third region (4c), the first region (4a) or the third region (4c) is deeper than the first gate region (3). the method for manufacturing the silicon carbide semiconductor device according to any one of claims 6 to 8, characterized in that the.

炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）および前記半導体層（２）の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２ゲート領域（４）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（９）、前記第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板（１）の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域を形成する工程は、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第１領域（４ｂ）を形成する工程と、
前記第１領域（４ｂ）から前記半導体層（２）に向けて第２領域（４ｃ）を延設する工程とを有し、前記第１、第２領域（４ｂ、４ｃ）にて前記第２ゲート領域（４）を形成するようになっており、
さらに、前記第２領域（４ｃ）を形成する工程では、前記第２領域（４ｃ）が前記第１ゲート領域（３）よりも深くなるようにすることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide; ,
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2);
Forming a first conductivity type channel layer (5) on the first gate region (3) and the semiconductor layer (2);
Forming a first conductivity type source region (6) in a portion of the channel layer (5) located on the first gate region (3);
A second gate region (4) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). Forming, and
A source electrode (9) electrically connected to the source region (5), a first gate electrode (10) electrically connected to the first gate region (3), and the second gate region (4) Forming a second gate electrode (11) electrically connected to
Forming a drain electrode (13) on the back side of the semiconductor substrate (1), and a method for manufacturing a silicon carbide semiconductor device,
Forming the second gate region comprises:
The second conductivity type first region (4b) is formed on the channel layer (5) or in the surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). And a process of
A second region (4c) extending from the first region (4b) toward the semiconductor layer (2), and the second region (4b, 4c) includes the second region (4c). Forming a gate region (4) ,
Further, in the step of forming the second region (4c), the second region (4c) is made deeper than the first gate region (3). .

炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）および前記半導体層（２）の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２ゲート領域（４）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（９）、前記第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板（１）の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記半導体層（２）の表層部のうち前記第２ゲート領域（４）の下方に位置する部位に、前記第１ゲート領域（３）から前記半導体基板（１）の平面方向に所定間隔離間して第２導電型の第３ゲート領域（１５）を形成する工程を有しており、
さらに、前記第３ゲート領域（１５）を形成する工程では、前記第３ゲート領域（１５）が前記第１ゲート領域（３）よりも深くなるようにすることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide; ,
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2);
Forming a first conductivity type channel layer (5) on the first gate region (3) and the semiconductor layer (2);
Forming a first conductivity type source region (6) in a portion of the channel layer (5) located on the first gate region (3);
A second gate region (4) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). Forming, and
A source electrode (9) electrically connected to the source region (5), a first gate electrode (10) electrically connected to the first gate region (3), and the second gate region (4) Forming a second gate electrode (11) electrically connected to
Forming a drain electrode (13) on the back side of the semiconductor substrate (1), and a method for manufacturing a silicon carbide semiconductor device,
In the surface layer portion of the semiconductor layer (2), a portion located below the second gate region (4) is spaced from the first gate region (3) by a predetermined distance in the plane direction of the semiconductor substrate (1). And forming a second conductivity type third gate region (15) ,
Further, in the step of forming the third gate region (15), the third gate region (15) is made deeper than the first gate region (3) . Production method.