JP4848595B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、炭化珪素(以下、SiCという)半導体装置及びその製造方法に関するもので、特にJ−FETに適用して好適である。
【0002】
【従来の技術】
図9に、パワー素子として用いられるSiC半導体装置の一例としてプレーナ型のJ−FETの断面構成を示す。図9に示されるように、nチャネル型のJ−FETは、SiCからなるn+型基板J1の上にn-型エピ層J2を成長させた基板を用いて形成される。n-型エピ層J2の表層部にはp型の第1ゲート領域J3が形成されている。そして、第1ベース領域J3上を含み、n-型エピ層J2の上にチャネル層J4が形成されている。そして、このチャネル層J4のうち第1ベース領域J3よりも上層に位置する領域にn+型ソース領域J5が形成されている。また、第1ゲート領域J3のうちn+型ソース領域J5よりも突き出すように延設された部分とオーバラップするように、チャネル層J4の表面にはp型の第2ゲート領域J6が形成されている。そして、第1、第2ゲート領域J3、J6と接するように第1、第2ゲート電極J7、J8が形成されていると共に、n+型ソース領域J5と接するようにソース電極J9が形成され、さらに、n+型基板J1と接するようにドレイン電極J10が形成されて図9に示すJ−FETが構成されている。
【0003】
このような構成のJ−FETの場合、第1、第2ゲート電極J7、J8の間におけるチャネル層J4がチャネルとして設定され、第1、第2ゲート領域J3、J6からチャネル層J4に向けて伸びる空乏層によってチャネル幅を制御し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【0004】
【発明が解決しようとする課題】
上記構成のようなプレーナ型のJ−FETの場合、トレンチ構造のJ−FETと比べて高耐圧を得ることができ、また、製造プロセスを容易にできるという利点がある。
【0005】
しかしながら、プレーナ型のJ−FETの場合、トレンチ構造のJ−FETと比べてJ−FET抵抗成分が存在することから、J−FET抵抗成分によって抵抗が高くなるという問題がある。このJ−FET抵抗成分がオン抵抗に対して占める割合は非常に高く、例えば、1/4程度となる。
【0006】
本発明は上記点に鑑みて、プレーナ型のJ−FETを備える炭化珪素半導体装置において、低オン抵抗にできる構造及びその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、請求項1乃至3に記載の発明では、第2ゲート領域(4)は、チャネル層(5)及び半導体層(2)の深さ方向に延設され、この深さ方向に延設された部分(4a、4c)と第1ゲート領域(3)との間に挟まれた半導体層によってチャネルが形成されるように構成されていることを特徴としている。
【0008】
このように、チャネル層と半導体層のうち第1、第2ゲート領域の間に位置する部分をチャネルとして働かせることで、J−FET抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【0009】
具体的には、請求項1に記載の発明では、半導体層の表層部のうち、第1ゲート領域とは異なる位置に形成された第2導電型の第1領域(4a)と、チャネル層の上又はチャネル層の表層部において、第1ゲート領域と対向する部位を含むように形成された第2導電型の第2領域(4b)と、第1領域及び第2領域とをつなぐように形成された第2導電型の第3領域(4c)とを有して第2ゲート領域を構成している。
【0010】
請求項2に記載の発明では、第1領域又は第3領域は、第1ゲート領域よりも深くされている特徴としている。このような構成とすることで、第1領域又は第3領域の底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。
【0011】
なお、請求項4に示すように、チャネル層の上又はチャネル層の表層部において、第1ゲート領域と対向する部位を含むように形成された第2導電型の第1領域(4b)と、第1領域から半導体層に向けて延設された第2領域(4c)とを有して第2ゲート領域を構成することも可能である。この場合、請求項4に示すように、第2領域が第1ゲート領域よりも深くされるようにすれば、請求項2と同様の効果を得ることができる。
【0012】
請求項5に記載の発明では、半導体層(2)の表層部のうち第2ゲート領域(4)の下方に位置する部位には、第1ゲート領域(3)から半導体基板(1)の平面方向に所定間隔離間して第2導電型の第3ゲート領域(15)が形成されていることを特徴としている。このように、第3ゲート領域を形成することによっても、チャネル層と半導体層のうち第2、第3ゲート領域の間に位置する部分をチャネルとして働かせることができる。これにより、J−FET抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【0013】
この場合にも、請求項5に示すように、第3ゲート領域を第1ゲート領域よりも深くすることで、請求項2と同様の効果を得ることができる。
【0014】
請求項6乃至12に記載の発明は、請求項1乃至5に記載の炭化珪素半導体装置の製造方法に関する。これらの製造方法により、請求項1乃至5に記載の炭化珪素半導体装置を製造することが可能である。
【0015】
この場合において、請求項9に示すように、第1領域(4a)を形成する工程と第1ゲート領域(3)を形成する工程とを同時に行うようにすれば、製造工程の簡略化を図ることが可能である。
【0016】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0017】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の第1実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのnチャネル型J−FETの断面構造を示す。以下、図1に基づいてJ−FETの構成についての説明を行う。
【0018】
図1は、J−FETは1セル分の断面構成を示したものである。炭化珪素からなるn+型基板1は上面を主表面とし、主表面の反対面である下面を裏面としている。このn+型基板1のドーパント濃度は、例えば1×1019cm-3となっており、n+型基板1の主表面上には、基板1よりも低いドーパント濃度(例えば2×1016cm-3)を有する炭化珪素からなるn-型エピ層2がエピタキシャル成長されている。
【0019】
n-型エピ層2の表層部における所定領域には、例えばドーパント濃度が1×1018cm-3で構成されたp+型層からなる第1ゲート領域3とp+型領域(第1領域)4aとがn+型基板1の平面方向に所定間隔離間して形成されていると共に、第1ゲート領域3及びp+型領域4a上を含み、n-型エピ層2の表面にはn-型層で構成されたチャネル層5がエピタキシャル成長されている。このチャネル層5のドーパント濃度は、例えば1×1016cm-3となっている。
【0020】
チャネル層5の表層部のうち第1ゲート領域3の上に位置する領域にはn+型ソース領域6が形成されている。また、チャネル層5の表面において、第1ゲート領域3及びp+型領域4aの上に位置する部位にはp+型エピ層(第2領域)4bが形成されていると共に、p+型エピ層4bとp+型領域4aとをつなぐように、p+型エピ層4bからn-型エピ層2に向けて延設されたp+型コンタクト領域(第3領域)4cが形成されている。そして、これらp+型領域4、p+型エピ層4b及びp+型コンタクト領域4cによって第2ゲート領域4が構成されている。
【0021】
また、チャネル層5には、n+型ソース領域6の表面部や第1ゲート領域3の表面部まで達する凹部8が形成されている。この凹部8の内には、n+型ソース領域6に電気的に接続されたソース電極9が形成されていると共に、第1ゲート領域3に電気的に接続された第1ゲート電極10が形成された構成となっている。そして、第2ゲート領域4の表面には、第2ゲート領域4の電位を制御するための第2ゲート電極11が形成され、ソース電極9、第1、第2ゲート電極10、11それぞれがパッシベーション膜12によって絶縁分離された状態となっている。
【0022】
さらに、n+型基板1の裏面側には、n+型基板1と電気的に接続されたドレイン電極13が形成されている。このようにして、本実施形態におけるJ−FETが構成されており、このような構成において、チャネル層5とn-型エピ層2のうち第1、第2ゲート領域3、4の間に位置する部分とを足した距離Lが、従来のJ−FETのチャネル長とほぼ同等とされた設定となっている。
【0023】
以上のように構成されたJ−FETは、ノーマリオフ型で動作するように構成されている。すなわち、第1、第2ゲート電極10、11に電圧を印加していない時には、チャネル層5及びn-型エピ層2のうち第1、第2ゲート領域3、4の間に位置する部分が、第1ゲート領域3から伸びる空乏層と第2ゲート領域4から伸びる空乏層とによってピンチオフされる。そして、第1、第2ゲート電極10、11に所望の電圧を印加すると、第1、第2ゲート領域3、4からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極9→n+型ソース領域6→チャネル層5→n-型エピ層2→n+型基板1→ドレイン電極13の順で電流が流れるようになっている。
【0024】
このようなJ−FETにおいては、チャネル層5とn-型エピ層2のうち第1、第2ゲート領域3、4の間に位置する部分をチャネルとして働かせ、チャネル層5とn-型エピ層2のうち第1、第2ゲート領域3、4の間に位置する部分とを足した距離Lと従来のJ−FETのチャネル長とがほぼ同等になるようにしている。つまり、紙面縦方向と横方向(基板垂直方向と水平方向)においてチャネルを形成し、J−FET抵抗となる領域を実質的にチャネルとして機能させるようにしている。
【0025】
従って、従来のJ−FETと比べてチャネル長を長くしなくてもJ−FET抵抗成分をほぼなくすことができ、オン抵抗の低減を図ることが可能となる。また、J−FETの耐圧はチャネルとなる領域における空乏層の状態によって決定されるが、チャネル層5とn-型エピ層2のうち第1、第2ゲート領域3、4の間に位置する部分の双方が、第1ゲート領域3から伸びる空乏層と第2ゲート領域4から伸びる空乏層とによってピンチオフされるようにしているため、十分に耐圧を確保することが可能である。
【0026】
以上説明したように、チャネル層5とn-型エピ層2のうち第1、第2ゲート領域3、4の間に位置する部分をチャネルとして働かせることで、J−FET抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【0027】
次に、図1に示すJ−FETの製造工程を図2〜図4を用いて説明する。
【0028】
〔図2(a)に示す工程〕
まず、n型4H、6H、3C又は15R−SiC基板、すなわちn+型基板1を用意する。例えば、n+型基板1として、厚さが400μm、主表面が(0001)Si面、又は、(112−0)a面のものを用意する。そして、この基板1の主表面に厚さ5μmのn-型エピ層2をエピタキシャル成長させる。この場合、n-型エピ層2は下地の基板1と同様の結晶が得られ、n型4H、6H、3C又は15R−SiC層となる。
【0029】
〔図2(b)に示す工程〕
n-型エピ層2の上の所定領域にLTO(Low Temperature Oxide)膜20を配置したのち、フォトリソグラフィによってLTO膜20をパターニングして所定領域を開口させる。そして、LTO膜20をマスクとしてイオン注入を行う。具体的には、第1ゲート領域3及びp+型領域4aを形成する予定位置にp型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第1ゲート領域3やp+型領域4aを形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【0030】
この後、熱処理を施すことで注入されたイオンを活性化させ、第1ゲート領域3及びp+型領域4aを形成する。このように、第1ゲート領域3及びp+型領域4aを同時に形成することで、これらを別々に製造するよりも製造工程の簡略化を図ることができる。
【0031】
なお、この第1ゲート領域3及びp+型領域4aの形成に際し、あまりp型不純物を熱拡散させたくない場合には、熱拡散しにくいAlを用いるか、もしくはボロンに対して炭素を一定割合(好ましくはボロン:炭素=1:10)注入することで熱拡散し難くするとよい。
【0032】
〔図2(c)に示す工程〕
LTO膜20を除去したのち、第1ゲート領域3上を含むn-型エピ層2の上に、エピタキシャル成長によってn-型層からなるチャネル層5を形成する。このとき、よりノーマリオフ型のJ−FETとし易くするために、チャネル層5の不純物濃度をn-型エピ層2よりも低濃度とすると良い。
【0033】
〔図3(a)に示す工程〕
チャネル層5の表面に第1のマスク材となるLTO膜21を成膜したのち、フォトリソグラフィによってLTO膜21をパターニングし、n+型ソース領域6の形成予定位置と対向する部位においてLTO膜21に開口部を形成する。その後、LTO膜21をマスクとしたイオン注入を行う。具体的には、n型不純物である窒素又はリンをイオン注入する。これにより、n+型ソース領域6を形成する予定位置にn型不純物が注入される。この後、熱処理によってn型不純物を活性化させることでn+型ソース領域6を形成する。
【0034】
〔図3(b)に示す工程〕
LTO膜21を除去したのち、高濃度にp型不純物がドーピングされる条件下でのエピタキシャル成長を行うことで、n+型ソース領域6上を含むチャネル層5の表面にp+型エピ層4bを形成する。
【0035】
〔図3(c)に示す工程〕
p+型エピ層4bの表面にLTO膜22を成膜したのち、フォトリソグラフィによってLTO膜22をパターニングし、p+型拡散領域4bの形成予定位置と対向する部位においてLTO膜22に開口部を形成する。その後、LTO膜22をマスクとしたイオン注入を行う。具体的には、p+型コンタクト領域4cを形成する予定位置にp型不純物としてボロンをイオン注入する。
【0036】
この後、熱処理を施すことで注入されたイオンを活性化させ、p+型コンタクト領域4cを形成する。これにより、p+型領域4、p+型エピ層4b及びp+型コンタクト領域4cによる第2ゲート領域4が形成される。なお、p+型コンタクト領域4cの形成に際し、あまりp型不純物を熱拡散させたくない場合には、熱拡散しにくいAlを用いるか、もしくはボロンに対して炭素を一定割合(好ましくはボロン:炭素=1:10)注入することで熱拡散し難くするとよい。
【0037】
〔図4(a)に示す工程〕
第2ゲート領域4の表面にLTO膜23を成膜したのち、フォトリソグラフィによってLTO膜23をパターニングすることで、n+型ソース領域6上においてLTO膜23に開口部を形成する。その後、LTO膜23をマスクとしたエッチング、例えば反応性イオンエッチング(RIE)を施すことで、n+型ソース領域6の表面を露出させる。
【0038】
〔図4(b)に示す工程〕
LTO膜23を除去したのち、再びLTO膜24を成膜し、フォトリソグラフィによってLTO膜24をパターニングする。これにより、n+型ソース領域6上の所定領域においてLTO膜24に開口部を形成する。その後、LTO膜24をマスクとしたエッチング、例えば反応性イオンエッチングを施すことで、n+型ソース領域6を貫通し、第1ゲート領域3に達する凹部8を形成する。
【0039】
〔図5(c)に示す工程〕
LTO膜24を除去した後、凹部8内を含む基板表面側に層間絶縁膜12を形成する。そして、層間絶縁膜12をパターニングすることで第1、第2ゲート領域3、7やn+型ソース領域6と連通するコンタクトホールを形成したのち、層間絶縁膜12上に電極層を成膜し、さらに電極層をパターニングすることでソース電極9および第1、第2ゲート電極10、11を形成する。最後に、基板裏面側にドレイン電極13を形成することで図1に示すJ−FETが完成する。
【0040】
なお、ここではp+型エピ層4bを形成した後にp+型コンタクト領域4cを形成しているが、p+型エピ層4bを形成する前にp+型コンタクト領域4cを形成することも可能である。
【0041】
(第2実施形態)
図5に、本発明の第2実施形態におけるJ−FETの断面構成を示す。図5に示すように、本実施形態では、p+型エピ層4bからp+型領域4aに達するトレンチ14を形成し、このトレンチ14の内壁表面にp+型コンタクト領域4cを形成した構成としている。なお、この他の部分に関しては第1実施形態と同様となっているため、ここでは説明を省略する。
【0042】
このような構造のJ−FETは、上記第1実施形態における図3(c)に示す工程に代えて、図4(a)、(b)に示す工程の際にトレンチ14を同時に形成し、その後に、マスク材の配置、フォトリソグラフィによるマスク材のパターニング、マスク材の上からのp型不純物のイオン注入を順に行うことで製造される。
【0043】
このように、トレンチ14を用いてp+型コンタクト領域4cを形成するようにしても、第1実施形態に示したJ−FETと同様の動作を行い、上記と同様の効果を得ることが可能である。
【0044】
(第3実施形態)
図6に、本発明の第3実施形態におけるJ−FETの断面構成を示す。図6に示すように、本実施形態では、p+型拡散領域(第1領域)4bから延設されたp+型コンタクト領域(第2領域)4cの接合深さを深くすることで、p+型コンタクト領域4cによって図1に示したp+型領域4aの役割を果たさせるようにしている。そして、p+型コンタクト領域4cが第1ゲート領域3よりも深くなるようにしている。さらに、第1ゲート領域3をソース電極9に電気的に接続させることでn+型ソース領域6と同電位となるようにし、シングルゲート駆動タイプとなるようにしている。なお、この他の部分に関しては第1実施形態と同様となっているため、ここでは説明を省略する。
【0045】
このようなJ−FETは、p+型コンタクト領域4cがトレンチ型と同様に深い位置まで形成された構成となる。従って、第1実施形態と同様にJ−FET抵抗成分をなくすことができ、第1実施形態と同様の効果を得ることが可能である。さらに、第1ゲート領域3よりもp+型コンタクト領域4cの方が深くなるようにしているため、p+型コンタクト領域4cの底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。
なお、このような構造のJ−FETは、上記第1実施形態の図3(c)に示す工程において、p+型コンタクト領域4cを形成するためのイオン注入条件を調整することで製造される。
【0046】
また、ここではp+型コンタクト領域4cが第1ゲート領域3よりも深い位置まで形成されるようにしているが、第1ゲート領域3とは別工程でp+型領域4aを形成し、p+型領域4aが第1ゲート領域3よりも深い位置まで形成されるようにしても上記と同様の効果を得ることができる。
【0047】
(第4実施形態)
図7に、本発明の第4実施形態におけるJ−FETの断面構成を示す。図7に示すように、本実施形態では、第2実施形態に対してp+型領域4aが第1ゲート領域3よりも深くなるようにしている。この他の部分に関しては第2実施形態と同様となっているため、ここでは説明を省略する。
【0048】
このように、p+型領域4aを第1ゲート領域3よりも深くすることで、p+型領域4aの底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。なお、このような構造のJ−FETは、第1実施形態の図2(b)に示す工程において第1ゲート領域3とは別工程でp+型領域4aを形成し、p+型領域4aが第1ゲート領域3よりも深い位置まで形成されるようにすれば、その他は第2実施形態と同様の方法を用いることで製造される。
【0049】
(第5実施形態)
図8に、本発明の第5実施形態におけるJ−FETの断面構成を示す。本実施形態では、トリプルゲート構造のJ−FETに本発明の一実施形態を適用した場合について説明する。
【0050】
図8に示すように、本実施形態では、第1実施形態に対してp+型コンタクト領域4cをなくすと共に、図1に示すp+型領域4aに代えて、p+型エピ層4bの下方に位置する部位にp+型層からなる第3ゲート領域15を備えた構成とし、この第3ゲート領域15を第1ゲート領域3よりも深くしている。この第3ゲート領域15は、第2ゲート領域4と同電位とされても良いが、第1ゲート領域3と同電位に制御される状態、第1、第2ゲート領域3、4に対して独自に電位が制御される状態、フローティング状態、ソース電極9と同電位の状態、アース状態のいずれかとしても良い。この他の部分に関しては第1実施形態と同様となっているため、ここでは説明を省略する。
【0051】
このように構成されたJ−FETにおいても、第1実施形態に示したJ−FETと同様の動作を行い、第1実施形態と同様の効果を得ることが可能となる。また、第3ゲート領域15を深くした構成としているため、第3ゲート領域15を第2ゲート領域4と同電位もしくはアース状態とする場合には第3ゲート領域15の底部でブレークダウンが起こるようにすることができ、第3、第4実施形態と同様の効果を得ることができる。
【0052】
なお、このような構造のJ−FETは、第1実施形態の図2(b)に示す工程において第1ゲート領域3とは別工程で第3ゲート領域15を形成し、第3ゲート領域15が第1ゲート領域3よりも深い位置まで形成されるようにすると共に、図3(c)に示す工程をなくせば良い。
【0053】
(他の実施形態)
上記各実施形態では、第2ゲート領域4を構成するp+型エピ層4bをエピタキシャル成長によって形成しているが、この領域をチャネル層5の表層部へのイオン注入によって形成することも可能である。
【0054】
上記第1、第2、第4実施形態では、第1、第2ゲート領域3、4における電位を共に制御可能なダブルゲート構造のJ−FETについて説明したが、第1、第2ゲート領域3、4のいずれか一方のみの電位が制御可能なシングルゲート構造のJ−FETに対しても上記各実施形態を適用することができる。その場合、第1、第2ゲート電極10、11のいずれか一方がソース電極9と接続された構成となる。
【0055】
なお、上記実施形態では、nチャネル型のJ−FETに関して説明したが、勿論、各構成要素の導電型を逆にしたJ−FETにも本発明を適用することが可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるJ−FETの断面構成を示す図である。
【図2】図1に示すJ−FETの製造工程を示す図である。
【図3】図2に続くJ−FETの製造工程を示す図である。
【図4】図3に続くJ−FETの製造工程を示す図である。
【図5】本発明の第2実施形態におけるJ−FETの断面構成を示す図である。
【図6】本発明の第3実施形態におけるJ−FETの断面構成を示す図である。
【図7】本発明の第4実施形態におけるJ−FETの断面構成を示す図である。
【図8】本発明の第5実施形態におけるJ−FETの断面構成を示す図である。
【図9】従来のJ−FETの断面構成を示す図である。
【符号の説明】
1…n+型基板、2…n-型エピ層、3、4…第1、第2ゲート領域、
4a…p+型領域、4b…p+型エピ層、4c…p+型コンタクト領域、
5…チャネル層、6…n+型ソース領域、8…凹部、9…ソース電極、
10、11…第1、第2ゲート電極、13…ドレイン電極、14…凹部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device and a method for manufacturing the same, and is particularly suitable for application to a J-FET.
[0002]
[Prior art]
FIG. 9 shows a cross-sectional configuration of a planar J-FET as an example of a SiC semiconductor device used as a power element. As shown in FIG. 9, the n-channel type J-FET is formed by using a substrate in which an n − type epilayer J2 is grown on an n + type substrate J1 made of SiC. A p-type first gate region J3 is formed in the surface layer portion of the n − -type epi layer J2. A channel layer J4 is formed on the n − -type epi layer J2 including the first base region J3. An n + -type source region J5 is formed in a region located above the first base region J3 in the channel layer J4. Further, a p-type second gate region J6 is formed on the surface of the channel layer J4 so as to overlap with a portion of the first gate region J3 that extends so as to protrude from the n + -type source region J5. ing. The first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and the source electrode J9 is formed so as to be in contact with the n + -type source region J5. Further, a drain electrode J10 is formed so as to be in contact with the n + type substrate J1, and the J-FET shown in FIG. 9 is configured.
[0003]
In the case of the J-FET having such a configuration, the channel layer J4 between the first and second gate electrodes J7 and J8 is set as a channel, and the channel layer J4 is directed from the first and second gate regions J3 and J6. The channel is controlled by the extending depletion layer, and the device operates by passing a current between the source and drain through the channel.
[0004]
[Problems to be solved by the invention]
In the case of a planar J-FET having the above-described configuration, a high breakdown voltage can be obtained and a manufacturing process can be facilitated as compared with a J-FET having a trench structure.
[0005]
However, in the case of a planar J-FET, a J-FET resistance component is present as compared with a trench-structure J-FET, and thus there is a problem that the resistance is increased by the J-FET resistance component. The ratio of the J-FET resistance component to the on-resistance is very high, for example, about 1/4.
[0006]
An object of the present invention is to provide a structure capable of reducing on-resistance and a method for manufacturing the same in a silicon carbide semiconductor device including a planar J-FET.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, according to the first to third aspects of the present invention, the second gate region (4) extends in the depth direction of the channel layer (5) and the semiconductor layer (2). A channel is formed by a semiconductor layer sandwiched between the first and second gate regions (4a, 4c) and the first gate region (3).
[0008]
As described above, by using the portion of the channel layer and the semiconductor layer located between the first and second gate regions as a channel, the J-FET resistance component can be eliminated and the on-resistance can be reduced. it can.
[0009]
Specifically, in the first aspect of the present invention, the second conductivity type first region (4a) formed at a position different from the first gate region in the surface layer portion of the semiconductor layer, and the channel layer Formed so as to connect the first region and the second region to the second region (4b) of the second conductivity type formed so as to include the portion facing the first gate region in the upper layer portion or the surface layer portion of the channel layer. constitute a second gate region has been a third region of the second conductivity type (4c).
[0010]
The invention according to
[0011]
In addition, as shown in
[0012]
In a fifth aspect of the present invention, a portion of the surface layer portion of the semiconductor layer (2) located below the second gate region (4) is provided on the plane of the semiconductor substrate (1) from the first gate region (3). A third gate region (15) of the second conductivity type is formed at a predetermined interval in the direction. Thus, also by forming the third gate region, a portion of the channel layer and the semiconductor layer located between the second and third gate regions can be used as a channel. Thereby, the J-FET resistance component can be eliminated, and the on-resistance can be reduced.
[0013]
Also in this case, as shown in
[0014]
The invention described in
[0015]
In this case, as shown in claim 9 , if the step of forming the first region (4a) and the step of forming the first gate region (3) are performed simultaneously, the manufacturing process can be simplified. It is possible.
[0016]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a double gate drive type n-channel J-FET as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.
[0018]
FIG. 1 shows a cross-sectional configuration of one cell of a J-FET. The n + type substrate 1 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. The n + type substrate 1 has a dopant concentration of, for example, 1 × 10 19 cm −3, and a dopant concentration lower than that of the substrate 1 (for example, 2 × 10 16 cm 3) on the main surface of the n + type substrate 1. − 3 ), the n −
[0019]
The predetermined region in the surface layer portion of the n −
[0020]
An n +
[0021]
The
[0022]
Further, on the back side of the n + -
[0023]
The J-FET configured as described above is configured to operate in a normally-off type. That is, when no voltage is applied to the first and
[0024]
In such a J-FET, the
[0025]
Therefore, the J-FET resistance component can be substantially eliminated without increasing the channel length as compared with the conventional J-FET, and the on-resistance can be reduced. The breakdown voltage of the J-FET is determined by the state of the depletion layer in the channel region, but is located between the
[0026]
As described above, the portion located between the first and
[0027]
Next, the manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.
[0028]
[Step shown in FIG. 2 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, an n + -
[0029]
[Step shown in FIG. 2 (b)]
After an LTO (Low Temperature Oxide)
[0030]
Thereafter, heat treatment is performed to activate the implanted ions to form the
[0031]
In the formation of the
[0032]
[Step shown in FIG. 2 (c)]
After removing the
[0033]
[Step shown in FIG. 3 (a)]
After the
[0034]
[Step shown in FIG. 3B]
After removing the
[0035]
[Step shown in FIG. 3 (c)]
After the
[0036]
Thereafter, the implanted ions are activated by heat treatment to form p + -
[0037]
[Step shown in FIG. 4 (a)]
After forming the
[0038]
[Step shown in FIG. 4B]
After removing the
[0039]
[Step shown in FIG. 5 (c)]
After the
[0040]
Here, although to form a p + -
[0041]
(Second Embodiment)
FIG. 5 shows a cross-sectional configuration of the J-FET in the second embodiment of the present invention. As shown in FIG. 5, in this embodiment, a
[0042]
In the J-FET having such a structure, the
[0043]
As described above, even if the p + -
[0044]
(Third embodiment)
FIG. 6 shows a cross-sectional configuration of the J-FET in the third embodiment of the present invention. As shown in FIG. 6, in this embodiment, the junction depth of the p + -type contact region (second region) 4 c extending from the p + -type diffusion region (first region) 4 b is increased to increase the p The +
[0045]
Such a J-FET has a configuration in which the p + -
The J-FET having such a structure is manufactured by adjusting ion implantation conditions for forming the p + -
[0046]
Here, the p + -
[0047]
(Fourth embodiment)
FIG. 7 shows a cross-sectional configuration of a J-FET in the fourth embodiment of the present invention. As shown in FIG. 7, in this embodiment, the p + type region 4 a is deeper than the
[0048]
Thus, by making the p + type region 4a deeper than the
[0049]
(Fifth embodiment)
FIG. 8 shows a cross-sectional configuration of a J-FET in the fifth embodiment of the present invention. In the present embodiment, a case where one embodiment of the present invention is applied to a J-FET having a triple gate structure will be described.
[0050]
As shown in FIG. 8, in this embodiment, the elimination of the p + -
[0051]
Even in the J-FET configured as described above, the same operation as the J-FET shown in the first embodiment can be performed, and the same effect as in the first embodiment can be obtained. Further, since the
[0052]
In the J-FET having such a structure, the
[0053]
(Other embodiments)
In each of the above embodiments, the p + -
[0054]
In the first, second, and fourth embodiments, the J-FET having the double gate structure capable of controlling both the potentials in the first and
[0055]
In the above embodiment, the n-channel type J-FET has been described, but the present invention can of course be applied to a J-FET in which the conductivity type of each component is reversed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a J-FET in a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the J-FET shown in FIG. 1. FIG.
FIG. 3 is a diagram illustrating a manufacturing process of the J-FET following FIG. 2;
4 is a diagram showing manufacturing steps of the J-FET following FIG. 3. FIG.
FIG. 5 is a diagram showing a cross-sectional configuration of a J-FET in a second embodiment of the present invention.
FIG. 6 is a diagram showing a cross-sectional configuration of a J-FET in a third embodiment of the present invention.
FIG. 7 is a diagram showing a cross-sectional configuration of a J-FET in a fourth embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of a J-FET in a fifth embodiment of the present invention.
FIG. 9 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
DESCRIPTION OF
4a ... p + -type region, 4b ... p + -type epitaxial layer, 4c ... p + -type contact region,
5 ... channel layer, 6 ... n + type source region, 8 ... recess, 9 ... source electrode,
10, 11... First and second gate electrodes, 13... Drain electrode, 14.
Claims (12)
前記半導体基板(1)の主表面上に形成され、該半導体基板(1)よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、
前記半導体層(2)の表層部の所定領域に形成され、所定深さを有する第2導電型の第1ゲート領域(3)と、
前記半導体層(2)及び前記第1ゲート領域(3)の上に形成された第1導電型のチャネル層(5)と、
前記チャネル層(5)のうち前記第1ゲート領域(3)の上に位置する部位に形成された第1導電型のソース領域(6)と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように形成された第2導電型の第2ゲート領域(4)と、
前記ソース領域(6)に電気的に接続されたソース電極(9)と、
前記第1ゲート領域(3)に電気的に接続された第1ゲート電極(10)と、
前記第2ゲート領域(4)に電気的に接続された第2ゲート電極(11)と、
前記半導体基板(1)の裏面側に形成されたドレイン電極(13)とを有し、
前記第2ゲート領域(4)は、前記チャネル層(5)及び前記半導体層(2)の深さ方向に延設され、この深さ方向に延設された部分(4a、4c)と前記第1ゲート領域(3)との間に挟まれた前記半導体層(2)にチャネルが形成されるように構成され、
さらに、前記第2ゲート領域(4)は、前記半導体層(2)の表層部のうち、前記第1ゲート領域(3)とは異なる位置に形成された第2導電型の第1領域(4a)と、前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように形成された第2導電型の第2領域(4b)と、前記第1領域(4a)及び前記第2領域(4b)とをつなぐように形成された第2導電型の第3領域(4c)とを有して構成されていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductive type semiconductor layer (2) formed on the main surface of the semiconductor substrate (1) and made of silicon carbide having a higher resistance than the semiconductor substrate (1);
A first gate region (3) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer (2) and having a predetermined depth;
A channel layer (5) of a first conductivity type formed on the semiconductor layer (2) and the first gate region (3);
A source region (6) of a first conductivity type formed in a portion of the channel layer (5) located on the first gate region (3);
A second conductivity type second gate region (4) formed so as to include a portion facing the first gate region (3) on the channel layer (5) or in a surface layer portion of the channel layer (5). )When,
A source electrode (9) electrically connected to the source region (6);
A first gate electrode (10) electrically connected to the first gate region (3);
A second gate electrode (11) electrically connected to the second gate region (4);
A drain electrode (13) formed on the back side of the semiconductor substrate (1),
The second gate region (4) extends in the depth direction of the channel layer (5) and the semiconductor layer (2), and the portions (4a, 4c) extending in the depth direction and the first gate region (4). is configured such that the channel is formed in the semiconductor layer sandwiched between the first gate region (3) (2),
Further, the second gate region (4) is a second conductivity type first region (4a) formed at a position different from the first gate region (3) in the surface layer portion of the semiconductor layer (2). And a second region of the second conductivity type formed so as to include a portion facing the first gate region (3) on the channel layer (5) or on the surface layer portion of the channel layer (5). (4b) and a third region (4c) of the second conductivity type formed so as to connect the first region (4a) and the second region (4b). A silicon carbide semiconductor device.
前記半導体基板(1)の主表面上に形成され、該半導体基板(1)よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、
前記半導体層(2)の表層部の所定領域に形成され、所定深さを有する第2導電型の第1ゲート領域(3)と、
前記半導体層(2)及び前記第1ゲート領域(3)の上に形成された第1導電型のチャネル層(5)と、
前記チャネル層(5)のうち前記第1ゲート領域(3)の上に位置する部位に形成された第1導電型のソース領域(6)と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように形成された第2導電型の第2ゲート領域(4)と、
前記ソース領域(6)に電気的に接続されたソース電極(9)と、
前記第1ゲート領域(3)に電気的に接続された第1ゲート電極(10)と、
前記第2ゲート領域(4)に電気的に接続された第2ゲート電極(11)と、
前記半導体基板(1)の裏面側に形成されたドレイン電極(13)とを有し、
前記第2ゲート領域(4)は、前記チャネル層(5)及び前記半導体層(2)の深さ方向に延設され、この深さ方向に延設された部分(4a、4c)と前記第1ゲート領域(3)との間に挟まれた前記半導体層(2)にチャネルが形成されるように構成され、
前記第2ゲート領域(4)は、前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように形成された第2導電型の第1領域(4b)と、前記第1領域から前記半導体層(2)に向けて延設された第2領域(4c)とを有して構成されており、
前記第2領域(4c)は、前記第1ゲート領域(3)よりも深くされていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductive type semiconductor layer (2) formed on the main surface of the semiconductor substrate (1) and made of silicon carbide having a higher resistance than the semiconductor substrate (1);
A first gate region (3) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer (2) and having a predetermined depth;
A channel layer (5) of a first conductivity type formed on the semiconductor layer (2) and the first gate region (3);
A source region (6) of a first conductivity type formed in a portion of the channel layer (5) located on the first gate region (3);
A second conductivity type second gate region (4) formed so as to include a portion facing the first gate region (3) on the channel layer (5) or in a surface layer portion of the channel layer (5). )When,
A source electrode (9) electrically connected to the source region (6);
A first gate electrode (10) electrically connected to the first gate region (3);
A second gate electrode (11) electrically connected to the second gate region (4);
A drain electrode (13) formed on the back side of the semiconductor substrate (1),
The second gate region (4) extends in the depth direction of the channel layer (5) and the semiconductor layer (2), and the portions (4a, 4c) extending in the depth direction and the first gate region (4). is configured such that the channel is formed in the semiconductor layer sandwiched between the first gate region (3) (2),
The second gate region (4) is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). A first region (4b) of two conductivity types, and a second region (4c) extending from the first region toward the semiconductor layer (2),
The silicon carbide semiconductor device, wherein the second region (4c) is deeper than the first gate region (3) .
前記半導体基板(1)の主表面上に形成され、該半導体基板(1)よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、
前記半導体層(2)の表層部の所定領域に形成され、所定深さを有する第2導電型の第1ゲート領域(3)と、
前記半導体層(2)及び前記第1ゲート領域(3)の上に形成された第1導電型のチャネル層(5)と、
前記チャネル層(5)のうち前記第1ゲート領域(3)の上に位置する部位に形成された第1導電型のソース領域(6)と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように形成された第2導電型の第2ゲート領域(4)と、
前記ソース領域(6)に電気的に接続されたソース電極(9)と、
前記第1ゲート領域(3)に電気的に接続された第1ゲート電極(10)と、
前記第2ゲート領域(4)に電気的に接続された第2ゲート電極(11)と、
前記半導体基板(1)の裏面側に形成されたドレイン電極(13)とを有し、
前記半導体層(2)の表層部のうち前記第2ゲート領域(4)の下方に位置する部位には、前記第1ゲート領域(3)から前記半導体基板(1)の平面方向に所定間隔離間して第2導電型の第3ゲート領域(15)が形成されており、
前記第3ゲート領域(15)は、前記第1ゲート領域(3)よりも深くされていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductive type semiconductor layer (2) formed on the main surface of the semiconductor substrate (1) and made of silicon carbide having a higher resistance than the semiconductor substrate (1);
A first gate region (3) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer (2) and having a predetermined depth;
A channel layer (5) of a first conductivity type formed on the semiconductor layer (2) and the first gate region (3);
A source region (6) of a first conductivity type formed in a portion of the channel layer (5) located on the first gate region (3);
A second conductivity type second gate region (4) formed so as to include a portion facing the first gate region (3) on the channel layer (5) or in a surface layer portion of the channel layer (5). )When,
A source electrode (9) electrically connected to the source region (6);
A first gate electrode (10) electrically connected to the first gate region (3);
A second gate electrode (11) electrically connected to the second gate region (4);
A drain electrode (13) formed on the back side of the semiconductor substrate (1),
A portion of the surface layer portion of the semiconductor layer (2) located below the second gate region (4) is spaced from the first gate region (3) by a predetermined distance in the plane direction of the semiconductor substrate (1). A third gate region (15) of the second conductivity type is formed ,
The silicon carbide semiconductor device, wherein the third gate region (15) is deeper than the first gate region (3) .
前記半導体層(2)の表層部の所定領域に、所定深さを有する第2導電型の第1ゲート領域(3)を形成する工程と、
前記第1ゲート領域(3)および前記半導体層(2)の上に第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)のうち前記第1ゲート領域(3)の上に位置する部位に、第1導電型のソース領域(6)を形成する工程と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように、第2導電型の第2ゲート領域(4)を形成する工程と、
前記ソース領域(5)に電気的に接続されるソース電極(9)、前記第1ゲート領域(3)に電気的に接続される第1ゲート電極(10)、前記第2ゲート領域(4)に電気的に接続される第2ゲート電極(11)を形成する工程と、
前記半導体基板(1)の裏面側にドレイン電極(13)を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第2ゲート領域を形成する工程は、
前記半導体層(2)の表層部のうち前記第1ゲート領域とは異なる部位に、前記第1ゲート領域(3)から所定間隔離間した第2導電型の第1領域(4a)を形成する工程と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように、第2導電型の第2領域(4b)を形成する工程と、
前記第2領域(4b)と前記第1領域(4a)とをつなぐ第2導電型の第3領域(4c)を形成する工程とを有し、前記第1、第2、第3領域(4a〜4c)にて前記第2ゲート領域(4)を形成するようになっていることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide; ,
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2);
Forming a first conductivity type channel layer (5) on the first gate region (3) and the semiconductor layer (2);
Forming a first conductivity type source region (6) in a portion of the channel layer (5) located on the first gate region (3);
A second gate region (4) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). Forming, and
A source electrode (9) electrically connected to the source region (5), a first gate electrode (10) electrically connected to the first gate region (3), and the second gate region (4) Forming a second gate electrode (11) electrically connected to
Forming a drain electrode (13) on the back side of the semiconductor substrate (1), and a method for manufacturing a silicon carbide semiconductor device,
Forming the second gate region comprises:
Forming a second conductivity type first region (4a) spaced apart from the first gate region (3) by a predetermined distance in a portion of the surface layer portion of the semiconductor layer (2) different from the first gate region; When,
A second region (4b) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). And a process of
Forming a third region (4c) of the second conductivity type connecting the second region (4b) and the first region (4a), and the first, second and third regions (4a). To 4c), the second gate region (4) is formed. A method for manufacturing a silicon carbide semiconductor device, comprising:
前記半導体層(2)の表層部の所定領域に、所定深さを有する第2導電型の第1ゲート領域(3)を形成する工程と、
前記第1ゲート領域(3)および前記半導体層(2)の上に第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)のうち前記第1ゲート領域(3)の上に位置する部位に、第1導電型のソース領域(6)を形成する工程と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように、第2導電型の第2ゲート領域(4)を形成する工程と、
前記ソース領域(5)に電気的に接続されるソース電極(9)、前記第1ゲート領域(3)に電気的に接続される第1ゲート電極(10)、前記第2ゲート領域(4)に電気的に接続される第2ゲート電極(11)を形成する工程と、
前記半導体基板(1)の裏面側にドレイン電極(13)を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第2ゲート領域を形成する工程は、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように、第2導電型の第1領域(4b)を形成する工程と、
前記第1領域(4b)から前記半導体層(2)に向けて第2領域(4c)を延設する工程とを有し、前記第1、第2領域(4b、4c)にて前記第2ゲート領域(4)を形成するようになっており、
さらに、前記第2領域(4c)を形成する工程では、前記第2領域(4c)が前記第1ゲート領域(3)よりも深くなるようにすることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide; ,
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2);
Forming a first conductivity type channel layer (5) on the first gate region (3) and the semiconductor layer (2);
Forming a first conductivity type source region (6) in a portion of the channel layer (5) located on the first gate region (3);
A second gate region (4) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). Forming, and
A source electrode (9) electrically connected to the source region (5), a first gate electrode (10) electrically connected to the first gate region (3), and the second gate region (4) Forming a second gate electrode (11) electrically connected to
Forming a drain electrode (13) on the back side of the semiconductor substrate (1), and a method for manufacturing a silicon carbide semiconductor device,
Forming the second gate region comprises:
The second conductivity type first region (4b) is formed on the channel layer (5) or in the surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). And a process of
A second region (4c) extending from the first region (4b) toward the semiconductor layer (2), and the second region (4b, 4c) includes the second region (4c). Forming a gate region (4) ,
Further, in the step of forming the second region (4c), the second region (4c) is made deeper than the first gate region (3). .
前記半導体層(2)の表層部の所定領域に、所定深さを有する第2導電型の第1ゲート領域(3)を形成する工程と、
前記第1ゲート領域(3)および前記半導体層(2)の上に第1導電型のチャネル層(5)を形成する工程と、
前記チャネル層(5)のうち前記第1ゲート領域(3)の上に位置する部位に、第1導電型のソース領域(6)を形成する工程と、
前記チャネル層(5)の上又は前記チャネル層(5)の表層部において、前記第1ゲート領域(3)と対向する部位を含むように、第2導電型の第2ゲート領域(4)を形成する工程と、
前記ソース領域(5)に電気的に接続されるソース電極(9)、前記第1ゲート領域(3)に電気的に接続される第1ゲート電極(10)、前記第2ゲート領域(4)に電気的に接続される第2ゲート電極(11)を形成する工程と、
前記半導体基板(1)の裏面側にドレイン電極(13)を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記半導体層(2)の表層部のうち前記第2ゲート領域(4)の下方に位置する部位に、前記第1ゲート領域(3)から前記半導体基板(1)の平面方向に所定間隔離間して第2導電型の第3ゲート領域(15)を形成する工程を有しており、
さらに、前記第3ゲート領域(15)を形成する工程では、前記第3ゲート領域(15)が前記第1ゲート領域(3)よりも深くなるようにすることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate (1) on a main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide; ,
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer (2);
Forming a first conductivity type channel layer (5) on the first gate region (3) and the semiconductor layer (2);
Forming a first conductivity type source region (6) in a portion of the channel layer (5) located on the first gate region (3);
A second gate region (4) of the second conductivity type is formed on the channel layer (5) or in a surface layer portion of the channel layer (5) so as to include a portion facing the first gate region (3). Forming, and
A source electrode (9) electrically connected to the source region (5), a first gate electrode (10) electrically connected to the first gate region (3), and the second gate region (4) Forming a second gate electrode (11) electrically connected to
Forming a drain electrode (13) on the back side of the semiconductor substrate (1), and a method for manufacturing a silicon carbide semiconductor device,
In the surface layer portion of the semiconductor layer (2), a portion located below the second gate region (4) is spaced from the first gate region (3) by a predetermined distance in the plane direction of the semiconductor substrate (1). And forming a second conductivity type third gate region (15) ,
Further, in the step of forming the third gate region (15), the third gate region (15) is made deeper than the first gate region (3) . Production method.
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