JP4847163B2 - Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス - Google Patents
Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス Download PDFInfo
- Publication number
- JP4847163B2 JP4847163B2 JP2006061615A JP2006061615A JP4847163B2 JP 4847163 B2 JP4847163 B2 JP 4847163B2 JP 2006061615 A JP2006061615 A JP 2006061615A JP 2006061615 A JP2006061615 A JP 2006061615A JP 4847163 B2 JP4847163 B2 JP 4847163B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- emitter
- base
- bipolar
- bipolar device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000005516 engineering process Methods 0.000 title description 8
- 238000005192 partition Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims 4
- 239000004065 semiconductor Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、一般的には相補型金属酸化膜半導体（ＣＭＯＳ）の製造技術に関するものであり、特に、改善された性能を有し、標準的なＣＭＯＳ製造法により作製されるバイポーラデバイスに関するものである。
ＣＭＯＳデバイスは、消費電力が低く、ノイズに対する許容度が高い、という長所を有しているが、高電圧信号から保護するために、何等かの特別に設計された入出力（Ｉ／Ｏ）デバイスおよび回路を必要とする。これらの入出力デバイスおよび回路は、半導体製造工程において、特別なマスクを通常は必要とする。このような半導体製造工程を簡略化する一つの方法は、バイポーラトランジスタのようなバイポーラデバイスを、入出力デバイスとして使用することである。バイポーラデバイスは、高電圧に耐えることが可能であり、従来のＣＭＯＳ製造技術と十分に両立性がある一方で、容易に製造可能である。さらに、バイポーラデバイスは、アナログ回路を構築する場合に、ＣＭＯＳよりも多くの利点を有している。追加コストなしでより優れた性能を達成するために、一部の回路においては、ＣＭＯＳデバイスと共にバイポーラデバイスを使用することが望ましい。
図１および図２は、ＣＭＯＳ製造技術と両立可能な従来のＰＮＰバイポーラトランジスタ10を示している。シリコン局部酸化（ＬＯＣＯＳ）分離11が、半導体基板におけるＮウェル15上の３つの活性領域12，13，14を規定している。Ｐ型不純物でドープされた活性領域12，13は、それぞれエミッタ16とコレクタ17を形成している。エミッタ16とコレクタ17との間にあるＬＯＣＯＳ分離11は、Ｎウェル15内において、その下部に内部ベース18を規定している。外部ベース19は、Ｎウェル15の本体を経由して、内部ベース18に電気的に接続されている。外部ベース19は、導電性を向上するためにＮ型不純物がドープされている。エミッタ16，コレクタ17および外部ベース19が適正にバイアスされた場合は、エミッタ16とコレクタ17間にキャリアが流れて、増幅が行われる。
ＰＮＰバイポーラトランジスタ10の性能は、内部ベース18の幅と外部ベース19に対する空間の電気的特性に大きく依存する。一般的に、バイポーラトランジスタ10の電流利得βの値は約４から１０であるが、この値は小さ過ぎて、バイポーラトランジスタ10を実用できない。さらに、ＬＯＣＯＳ分離の代わりに浅溝分離（ＳＴＩ）を用いる場合は、ＳＴＩ上でエミッタとコレクタ間をキャリアが移動するのは殆ど不可能である。この結果、バイポーラトランジスタの性能は、さらに低下する。
必要なのは、性能が向上したＣＭＯＳ技術と両立可能なバイポーラデバイスである。ベースの幅が、ＳＴＩまたはＬＯＣＯＳによって離間されるよりもむしろ、ポリゲートによって規定される場合は、今日の非常に深遠なサブミクロン技術において、電流利得を非常に高く取ることができる。さらに、浅溝によってコレクタと内部ベースが分離されない場合は、いかなる遮断作用（ｂｌｏｃｋａｇｅ）も無く、外部ベースからコレクタへと電流が貫流してしまう。
本発明は、基板の活性領域に形成されるバイポーラデバイスを開示するものであって、前記基板に形成される第１のエミッタと、前記第１のエミッタから横方向に空間を置いて、前記基板に設けられる第１のコレクタと、前記第１のエミッタと前記第１のコレクタ間の空間上に配置される第１のゲート端子と、前記第１のゲート端子の下部に規定され、前記第１のエミッタおよび前記第１のコレクタと第１のバイポーラ接合部を形成する第１の内部ベースと、前記基板に形成される第２のエミッタと、前記第２のエミッタから横方向に空間を置いて、前記基板に設けられる第２のコレクタと、前記第２のエミッタと前記第２のコレクタ間の空間上に配置される第２のゲート端子と、前記第２のゲート端子の下部に規定され、前記第２のエミッタおよび前記第２のコレクタと第２のバイポーラ接合部を形成する第２の内部ベースと、前記第１のコレクタおよび前記第２のコレクタに隣接し、前記第１のコレクタおよび前記第２のコレクタから隔離されると共に、前記基板を経由して前記第１の内部ベースと前記第２の内部ベースに接続される共通の外部ベースと、前記共通の外部ベースから、前記第１のコレクタと前記第２のコレクタをそれぞれ隔離する第１の仕切部と第２の仕切部と、からなることを特徴とする。
このように、改善された性能と、ＣＭＯＳ技術との両立性と、コンパクトなレイアウトと、製造方法の簡略化と、デバイスを調整するための付属端子と、からなる利点を有する新規なバイポーラデバイスを、本発明は提供する。
横型バイポーラトランジスタの性能に寄与する重要な要因は、ベース幅とベース抵抗を減少することにある。一方では、同一の活性領域にベースとコレクタを形成することが望ましく、それにより、ＳＴＩやＬＯＣＯＳなどの分離による電流遮断が回避される。他方、ベースとコレクタは、それらのＰ−Ｎ接合部において、望ましくない容量が生じるほど接近してはならない。さらに、コレクタと外部ベースは、今日の自己整合シリサイド工程において、表面に形成されるシリサイドにより、お互いが短絡するのを防止する必要がある。本発明は、バイポーラデバイスの性能向上のために、ベースとコレクタの相対的な位置を適正に均衡させる横型バイポーラデバイスを開示するものである。
図３Ａ，図３Ｂおよび図４は、本発明の好ましい実施例による横型ＰＮＰバイポーラデバイス30を示している。図３Ａは、ＰＭＯＳバージョンを示すもので、図３Ｂは、ＮＭＯＳ型ＮＰＮバイポーラデバイスを示す。説明のために、同一素子は、同一数字で参照される。図３Ａに示すように、ＳＴＩ31で囲まれる穴は活性領域32を規定するもので（ここでのＳＴＩは、２次元的な視野でリングを形成する）、この活性領域32において、半導体基板のＮウェル36上に、エミッタ33，コレクタ34，および外部ベース35が形成される。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を隔てて、半導体基板上に形成される。内部ベース37は、ゲート38の下部と、エミッタ33とコレクタ34との間を規定している。外部ベース35とＮウェル36を経由して、外部バイアスを内部ベース37に加えてもよい。ゲート38は、Ｎウェル36からポリゲート381を隔離するゲート酸化物382を有する。このゲート38は、内部ベース37の電圧レベルを調整するために、制御電圧が印加される付属端子として機能する。本実施例は、電圧制御された発振器回路のような多くの回路アプリケーションを有する。要するに、このデバイスは、自身のエミッタ，内部ベースおよびコレクタを、ＰＭＯＳのソース，ゲートおよびドレインとそれぞれ共有するバイポーラである。
外部ベース35とコレクタ34は、同一の活性領域32に配置され、ＬＯＣＯＳやＳＴＩなどの分離は何も存在せずに、外因性ベース35とコレクタ34との間の電流を遮断する。この結果、ベース抵抗は著しく減少して、バイポーラデバイス30の性能は向上する。
上述したように、外部ベース35とコレクタ34の距離が近すぎると、この外部ベース35とコレクタ34との間の容量が増加し、それらのＰ−Ｎ接合に悪影響を及ぼす。このような望ましくない容量増加を回避するために、外部ベース35とコレクタ34は十分な距離をとることが望ましい。この外部ベース35とコレクタ34による２つの端子の空乏領域が、互いに重畳するのを避けるために、この最小距離は十分に確保すべきと考えるが、少なくとも約０．２μｍから０．３μｍであることを推奨する。また、コレクタと外部ベースは、上部のシリサイドによってお互いが短絡するのを防止するために、分離する必要がある。外部ベース35とコレクタ34間の距離を規定するために、仕切部39をＮウェル36上に設ける。仕切部39は、レジスト保護酸化物（ＲＰＯ）の層、或いはダミーゲートとすることができる。ＲＰＯは、ポリゲートまたは活性領域の上部に、形成されたサリサイドを防ぐマスクである。ダミーゲートは、従来のゲートと同じ構造を有するが、チャネルをオンまたはオフする機能はない。本実施例における仕切部39は、外部ベース35とコレクタ34の空乏領域間の重畳を回避し、かつ、外部ベース35とコレクタ34間のシリサイドの形成を遮断するのに十分な幅を有するＲＰＯである。
図４は、図３Ａに対応するデバイスのレイアウトの平面図である。図３Ａと同じく、図３Ｂは、ＮＭＯＳ型ＮＰＮバイポーラデバイスを示す。この両者の相違は、Ｎウェル36の代わりに、デバイスを提供するＰ型基板（Ｐ−ｓｕｂ）36’が存在することである。ベースが上部に構築される箇所に位置するＰ領域は、両側のＮウェルリング310により囲まれており、非常に深いＮウェル311の上部に設けられる。Ｎウェル311は、さらにＰ型基板の上に構築されている。ＰＮＰと同様に、活性領域はＳＴＩにより囲まれている穴で規定される。
図５と図６は、本発明の別な実施例による横型バイポーラデバイス40である。このバイポーラデバイス40は、Ｐ型エミッタ41，Ｐ型コレクタ42，Ｎ型内部ベース43およびＮ型外部ベース44を有し、これらは周囲を囲むＳＴＩ47によって規定された活性領域46内に形成される。制御ゲート48は、Ｎウェル45において、エミッタ41とコレクタ42間に形成される内部ベース43の幅を規定する。ゲート酸化物482は、Ｎウェル45からポリゲート481を隔離するものである。外部ベース44とＮウェル45を経由して、外部バイアスを内部ベース43に印加してもよい。
ダミーポリゲート49は、外部ベース44とコレクタ42間の空間を規定するものである。上述のように、ベース44とコレクタ42の空乏領域が重畳するのを避けるために、この空間は十分に狭いことを推奨する。さらにダミーポリゲートは、コレクタ42から外部ベース44へかけてのいかなるシリサイドの形成をも防止する。図３Ｂに示したものと同様に、当業者ならば、ここでの説明と同じ原理を利用して、ＮＰＮバイポーラデバイスが同様に実装可能であることを理解するであろう。
上記実施例に説明したように、このバイポーラデバイスは、現行のＣＭＯＳ技術と両立可能である。余分な数のマスクを付加することなく、ゲートやサリサイドを形成する通常の工程で、前記仕切部を形成できる。その上、本発明のバイポーラデバイスは、従来のＣＭＯＳデバイスよりも高電圧レベルで動作可能であるため、高耐電圧の入出力デバイスとして利用するのに好適である。上述したように、従来のＣＭＯＳ系の入出力デバイスは、製造工程において、幾つもの余分なマスクを必要とする。従って、本発明のバイポーラデバイスは、入出力デバイスとして利用する場合でも、より少ないマスクを使用して製造工程を簡略化することが可能である。バイポーラデバイスは、アナログ回路において、多くの利点を有することが理解されるであろう。
本発明のバイポーラデバイスはまた、チャネル漏洩とゲート酸化膜破壊の問題を解決する。従来、集積回路のゲート幅が狭くなるに従って、チャネル漏洩とゲート酸化膜の破壊が、ＭＯＳデバイスにとって次第に大きな問題となっている。ＭＯＳデバイスがバイポーラ回路と同じ待機電流を消費するならば、バイポーラデバイスは、領域とコストがＭＯＳデバイスに匹敵すれば、より好ましいものとなる。
さらに、従来の３端子バイポーラデバイスに代わって、前記ポリゲートが、本発明のバイポーラデバイスに対する付属端子としての役目を果たす。エミッタ，コレクタおよびベース間を流れる電流が調整可能なように、ゲート端子の電圧レベルを調整できる。こうして、ＭＯＳデバイスとバイポーラデバイスを結合する４端子デバイスが形成される。この特徴は、ゲート電圧の制御により、バイポーラデバイスの性能を変更できるという点で、重要な意味を有する。当該バイポーラデバイスが、ある種の回路設計（例えば、ＶＣＯ回路）に適用される場合は、この回路中のあるノードにおける電圧値を容易に制御することが可能である。
図７〜図１２は、本発明におけるバイポーラデバイスの種々な実施例を示している。これらの各実施例では仕切部の形状が変わっているが、仕切部がベースとコレクタを隔離する機能は同一である。仕切部は、ＲＰＯまたはダミーゲートの何れか一方とすることができ、以下の各実施例では、仕切部について簡単に言及することに注目されたい。
図７を参照すると、本発明の一つの実施例によるバイポーラデバイスが、Ｎウェル51上に形成される。ポリゲート52が、エミッタ53とコレクタ54とを隔離する。内部ベース（本図では図示せず）は、エミッタ53とコレクタ54間のポリゲート52下で動作する。仕切部55は、コレクタ54と外部ベース56を隔離するもので、外部ベース56の端部562が、外部ベース56の中間にある「凹」部564よりもポリゲート52に近くなるように、仕切部55が「鞍型」形状を有している。仕切部は、その中間に一乃至複数のコレクタ接点58と、両端に外部ベース接点59を置くことにより、それ自体の幅を最小にしている。
図８は、本発明の別な実施例によるバイポーラデバイス60を示している。バイポーラデバイス60は、仕切部61の形状が仕切部55と異なる以外は、図７に示すバイポーラデバイスとほぼ同一である。ここでは、外部ベース62の中間部622が、外部ベース62の端部624よりもポリゲート63に近い位置にある。この「鞍型」仕切部は、その中間に外部ベース接点64と、両端にコレクタ接点66を置くことにより、それ自体の幅を最小にしている。
図９は、本発明のさらに別な実施例を示しており、２個のバイポーラデバイスを単一のデバイスとして結合している。バイポーラデバイス70は、第１のバイポーラデバイス71および第２のバイポーラデバイス72を有している。第１のポリゲート711は、第１のエミッタ712と第１のコレクタ713とを隔離する。第２のポリゲート721は、第２のエミッタ722と第２のコレクタ723とを隔離する。第１のトランジスタ71と第２のトランジスタ72は、同一の外部ベース73を共有しており、外部ベース73は、第１の仕切部714と第２の仕切部724とにより規定される。外部ベース73の中間部732は、外部ベース73の端部734よりも、第１のポリゲート711と第２のポリゲート721に近い。ここでの好ましい実施例によれば、外部ベースが共有されているので、バイポーラデバイスをより小型にできる。この「鞍型」仕切部により、コレクタ／ベース接点が、より良好に配置される。こうしたいわゆる二重のベース構造は、さらにベース抵抗を減少し、エミッタの効率を向上することが可能になる。
図１０は、本発明のさらに別な実施例によるバイポーラデバイス80を示している。ポリゲート81，82と２つの仕切部83，84は、第１のエミッタ85と、第２のエミッタ86と、第１のコレクタ87と、第２のコレクタ88と、共有する外部ベース89とを規定している。バイポーラデバイス80は図９に示すバイポーラデバイス70とは異なり、共有外部ベース89の端部892が、その中間部894よりもポリゲート81，82の近くに位置しており、それによって外部ベースとコレクタの各接点が、外部ベース89の両端部と中央部に、それぞれ位置することができるようになっている。この実施例もまた、ベース抵抗が低く、エミッタの効率が向上し、構成がコンパクトになる利点を有する。
図１１を参照すると、本発明のさらに別な実施例による２つのバイポーラデバイスは、エミッタとエミッタが互いに一体化された（または、共通エミッタ）構造である。ポリゲート91，92と仕切部93，94は、第１の外部ベース95と、第２の外部ベース96と、第１のコレクタ97と、第２のコレクタ98と、共有するエミッタ99とを規定している。外部ベース95，96の各端部952，962は、その中間部954，964よりもポリゲート91，92にそれぞれ近い位置にある。
図１２は、本発明のさらに別の実施例を示している。外部ベース101，102の中間部1010，1020が、外部ベース101，102の縁部1012，1022よりも、ポリゲート103，104の近くに位置している点を除いて、ここでのバイポーラデバイス100の構造は、図１１に示すバイポーラデバイスとほぼ同一である。図１１と図１２に示すバイポーラデバイスは、何れもベース抵抗が低く、エミッタの効率が向上し、構成がコンパクトになる利点を有する。
上記各実施例は、ＰＮＰバイポーラデバイスを用いて本発明の精神を説明したが、同様な考えはＮＰＮバイポーラデバイスにも適用可能であり、さらに、ＣＭＯＳ技術との両立性や、改善されたデバイス性能や、製造の簡略化や、コンパクトな構造や、付属の調整用端子といった好ましい利点を実現するものである。
上記発明は、本発明の種々の特徴を達成する多くの異なった実施形態や実施例を提供するものである。構成部品や製造方法の詳細な例は、本発明を明確にするためのものである。これらは、勿論、単に例に過ぎず、請求項に記載された内容から本発明を限定する意図はない。
本発明の実施例を示し、説明を行なって来たが、その他の修正，変更および置換が、前述の発明に意図されているのである。従って、添付の請求項は、幅広く解釈されるべきであり、前記の請求項に述べたごとく、本発明の範囲と一致するように解釈すべきである。
30 バイポーラデバイス
31 ＳＴＩ（分離構造）
32 活性領域
33 エミッタ
34 コレクタ
35 外部ベース
36 Ｎウェル（半導体基板）
36’ Ｐ型基板
37 内部ベース
38 ゲート（ゲート端子）
39 仕切部
40 バイポーラデバイス
41 エミッタ
42 コレクタ
43 内部ベース
44 外部ベース
45 Ｎウェル（半導体基板）
46 活性領域
47 ＳＴＩ（分離構造）
48 制御ゲート（ゲート）
49 ダミーポリゲート
50 バイポーラデバイス
53 エミッタ
54 コレクタ
55 仕切部
56 外部ベース
61 仕切部
62 外部ベース
70 バイポーラデバイス
73 外部ベース
80 バイポーラデバイス
85 第１のエミッタ
86 第２のエミッタ
87 第１のコレクタ
88 第２のコレクタ
89 共有する外部ベース
90 バイポーラデバイス
91 第１のゲート端子
92 第２のゲート端子
93 第１の仕切部
94 第２の仕切部
95 第１の外部ベース
96 第２の外部ベース
97 第１のコレクタ
98 第２のコレクタ
99 共有するエミッタ
100 バイポーラデバイス
101 外部ベース
102 外部ベース
711 第１のゲート端子
712 第１のエミッタ
713 第１のコレクタ
714 第１の仕切部
721 第２のゲート端子
722 第２のエミッタ
723 第２のコレクタ
724 第２の仕切部
31 ＳＴＩ（分離構造）
32 活性領域
33 エミッタ
34 コレクタ
35 外部ベース
36 Ｎウェル（半導体基板）
36’ Ｐ型基板
37 内部ベース
38 ゲート（ゲート端子）
39 仕切部
40 バイポーラデバイス
41 エミッタ
42 コレクタ
43 内部ベース
44 外部ベース
45 Ｎウェル（半導体基板）
46 活性領域
47 ＳＴＩ（分離構造）
48 制御ゲート（ゲート）
49 ダミーポリゲート
50 バイポーラデバイス
53 エミッタ
54 コレクタ
55 仕切部
56 外部ベース
61 仕切部
62 外部ベース
70 バイポーラデバイス
73 外部ベース
80 バイポーラデバイス
85 第１のエミッタ
86 第２のエミッタ
87 第１のコレクタ
88 第２のコレクタ
89 共有する外部ベース
90 バイポーラデバイス
91 第１のゲート端子
92 第２のゲート端子
93 第１の仕切部
94 第２の仕切部
95 第１の外部ベース
96 第２の外部ベース
97 第１のコレクタ
98 第２のコレクタ
99 共有するエミッタ
100 バイポーラデバイス
101 外部ベース
102 外部ベース
711 第１のゲート端子
712 第１のエミッタ
713 第１のコレクタ
714 第１の仕切部
721 第２のゲート端子
722 第２のエミッタ
723 第２のコレクタ
724 第２の仕切部
Claims (6)
- 基板の活性領域に形成されるバイポーラデバイスであって、
前記基板に形成される第１のエミッタと、
前記第１のエミッタから横方向に空間を置いて、前記基板に設けられる第１のコレクタと、
前記第１のエミッタと前記第１のコレクタ間の空間上に配置される第１のゲート端子と、
前記第１のゲート端子の下部に規定され、前記第１のエミッタおよび前記第１のコレクタと第１のバイポーラ接合部を形成する第１の内部ベースと、
前記基板に形成される第２のエミッタと、
前記第２のエミッタから横方向に空間を置いて、前記基板に設けられる第２のコレクタと、
前記第２のエミッタと前記第２のコレクタ間の空間上に配置される第２のゲート端子と、
前記第２のゲート端子の下部に規定され、前記第２のエミッタおよび前記第２のコレクタと第２のバイポーラ接合部を形成する第２の内部ベースと、
前記第１のコレクタおよび前記第２のコレクタに隣接し、前記第１のコレクタおよび前記第２のコレクタから隔離されると共に、前記基板を経由して前記第１の内部ベースと前記第２の内部ベースに接続される共通の外部ベースと、
前記共通の外部ベースから、前記第１のコレクタと前記第２のコレクタをそれぞれ隔離する第１の仕切部と第２の仕切部と、
からなることを特徴とするバイポーラデバイス。 - 前記第１の仕切部と前記第２の仕切部は、シリサイド形成を遮断するための遮断層であることを特徴とする請求項１記載のバイポーラデバイス。
- 前記第１の仕切部と前記第２の仕切部は、ダミーゲートであることを特徴とする請求項１記載のバイポーラデバイス。
- ＣＭＯＳ製造工程を利用して、基板の活性領域に形成されるバイポーラデバイスであって、
共通のエミッタと、
前記共通のエミッタから横方向に空間を置いて、前記基板に設けられる第１のコレクタと、
前記共通のエミッタと前記第１のコレクタ間の空間上に配置される第１のゲート端子と、
前記第１のゲート端子の下部に規定され、前記共通のエミッタおよび前記第１のコレクタと第１のバイポーラ接合部を形成する第１の内部ベースと、
前記第１のコレクタと隣接し、前記第１のコレクタから隔離されると共に、前記基板を経由して前記第１の内部ベースに接続される前記第１の外部ベースと
前記共通のエミッタから横方向に空間を置いて、前記基板に設けられる第２のコレクタと、
前記共通のエミッタと前記第２のコレクタ間の空間上に配置される第２のゲート端子と、
前記第２のゲート端子の下部に規定され、前記共通のエミッタおよび前記第２のコレクタと第２のバイポーラ接合部を形成する第２の内部ベースと、
前記第２のコレクタに隣接し、前記第２のコレクタから隔離されると共に、前記基板を経由して前記第２の内部ベースに接続される第２の外部ベースと、
前記第１の外部ベースと前記第２の外部ベースから、前記第１のコレクタと前記第２のコレクタをそれぞれ隔離する第１の仕切部と第２の仕切部と、
からなることを特徴とするバイポーラデバイス。 - 前記第１の仕切部と前記第２の仕切部は、シリサイド形成を遮断するための遮断層であることを特徴とする請求項４記載のバイポーラデバイス。
- 前記第１の仕切部と前記第２の仕切部は、ダミーゲートであることを特徴とする請求項４記載のバイポーラデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/075,141 | 2005-03-07 | ||
| US11/075,141 US7723803B2 (en) | 2005-03-07 | 2005-03-07 | Bipolar device compatible with CMOS process technology |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006253686A JP2006253686A (ja) | 2006-09-21 |
| JP4847163B2 true JP4847163B2 (ja) | 2011-12-28 |
Family
ID=36943340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006061615A Active JP4847163B2 (ja) | 2005-03-07 | 2006-03-07 | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7723803B2 (ja) |
| JP (1) | JP4847163B2 (ja) |
| CN (2) | CN101599490B (ja) |
| TW (1) | TWI358124B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8089129B2 (en) * | 2002-08-14 | 2012-01-03 | Advanced Analogic Technologies, Inc. | Isolated CMOS transistors |
| US8115280B2 (en) * | 2005-10-31 | 2012-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Four-terminal gate-controlled LVBJTs |
| US8324713B2 (en) * | 2005-10-31 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Profile design for lateral-vertical bipolar junction transistor |
| US20100213507A1 (en) * | 2009-02-20 | 2010-08-26 | Ching-Chung Ko | Lateral bipolar junction transistor |
| US8674454B2 (en) | 2009-02-20 | 2014-03-18 | Mediatek Inc. | Lateral bipolar junction transistor |
| US8415764B2 (en) * | 2009-06-02 | 2013-04-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-voltage BJT formed using CMOS HV processes |
| CN101930983A (zh) * | 2009-06-17 | 2010-12-29 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
| US7968971B2 (en) * | 2009-06-22 | 2011-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Thin-body bipolar device |
| US8450672B2 (en) * | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| WO2011161795A1 (ja) * | 2010-06-24 | 2011-12-29 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US8916446B2 (en) | 2011-11-11 | 2014-12-23 | International Business Machines Corporation | Bipolar junction transistor with multiple emitter fingers |
| US8921194B2 (en) | 2011-11-11 | 2014-12-30 | International Business Machines Corporation | PNP bipolar junction transistor fabrication using selective epitaxy |
| US9269609B2 (en) | 2012-06-01 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor isolation structure with air gaps in deep trenches |
| CN104157684B (zh) * | 2014-08-25 | 2017-02-08 | 株洲南车时代电气股份有限公司 | 一种沟槽栅igbt芯片 |
| CN114784094A (zh) * | 2017-05-05 | 2022-07-22 | 联华电子股份有限公司 | 双极性晶体管 |
| US10600894B2 (en) * | 2018-07-03 | 2020-03-24 | Qualcomm Incorporated | Bipolar junction transistor and method of fabricating the same |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016594A (en) * | 1971-06-08 | 1977-04-05 | U.S. Philips Corporation | Semiconductor device and method of manufacturing the device |
| US4120707A (en) * | 1977-03-30 | 1978-10-17 | Harris Corporation | Process of fabricating junction isolated IGFET and bipolar transistor integrated circuit by diffusion |
| US4996626A (en) * | 1988-10-14 | 1991-02-26 | National Semiconductor Corp. | Resistorless electrostatic discharge protection device for high speed integrated circuits |
| JPH02294063A (ja) | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2720574B2 (ja) * | 1990-05-11 | 1998-03-04 | 富士電機株式会社 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
| JPH04225238A (ja) | 1990-12-26 | 1992-08-14 | Sony Corp | ラテラルトランジスタ及びそれを用いたカレントミラー回路 |
| US5376816A (en) * | 1992-06-24 | 1994-12-27 | Nec Corporation | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors |
| JPH06120431A (ja) | 1992-09-30 | 1994-04-28 | Sony Corp | バイポーラトランジスタ及び半導体装置の製造方法 |
| US5416031A (en) | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
| JP3246807B2 (ja) * | 1993-07-07 | 2002-01-15 | 株式会社東芝 | 半導体集積回路装置 |
| GB9321819D0 (en) * | 1993-10-22 | 1993-12-15 | Zetex Plc | Mos/bipolar device |
| US5717241A (en) | 1993-12-09 | 1998-02-10 | Northern Telecom Limited | Gate controlled lateral bipolar junction transistor |
| JP2654540B2 (ja) * | 1994-06-21 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE69428894T2 (de) * | 1994-08-02 | 2002-04-25 | St Microelectronics Srl | Bipolartransistor mit isolierter Steuerelektrode |
| US5614424A (en) * | 1996-01-16 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for fabricating an accumulated-base bipolar junction transistor |
| JPH09213708A (ja) | 1996-01-30 | 1997-08-15 | Nec Yamagata Ltd | ラテラル・バイポーラトランジスタおよびその製造方法 |
| US5843814A (en) * | 1996-02-15 | 1998-12-01 | Micron Technology, Inc. | Method of forming BiCMOS circuitry |
| US6093613A (en) * | 1998-02-09 | 2000-07-25 | Chartered Semiconductor Manufacturing, Ltd | Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits |
| US5994177A (en) * | 1999-02-05 | 1999-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dynamic threshold MOSFET using accumulated base BJT level shifter for low voltage sub-quarter micron transistor |
| US6429491B1 (en) * | 1999-10-20 | 2002-08-06 | Transmeta Corporation | Electrostatic discharge protection for MOSFETs |
| US6399990B1 (en) * | 2000-03-21 | 2002-06-04 | International Business Machines Corporation | Isolated well ESD device |
| TW447129B (en) * | 2000-06-30 | 2001-07-21 | United Microelectronics Corp | Array type SOI transistor layout |
| US6455902B1 (en) * | 2000-12-06 | 2002-09-24 | International Business Machines Corporation | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications |
| JP2002305304A (ja) * | 2001-04-05 | 2002-10-18 | Toshiba Corp | 電力用半導体装置 |
| TW536802B (en) * | 2002-04-22 | 2003-06-11 | United Microelectronics Corp | Structure and fabrication method of electrostatic discharge protection circuit |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| US20100032766A1 (en) * | 2006-06-02 | 2010-02-11 | Agere Systems Inc. | Bipolar Junction Transistor with a Reduced Collector-Substrate Capacitance |
-
2005
- 2005-03-07 US US11/075,141 patent/US7723803B2/en not_active Expired - Fee Related
-
2006
- 2006-03-07 CN CN2009101423549A patent/CN101599490B/zh not_active Expired - Fee Related
- 2006-03-07 CN CNA2006100568424A patent/CN1838431A/zh active Pending
- 2006-03-07 TW TW095107533A patent/TWI358124B/zh not_active IP Right Cessation
- 2006-03-07 JP JP2006061615A patent/JP4847163B2/ja active Active
-
2010
- 2010-04-01 US US12/752,431 patent/US8049284B2/en active Active
-
2011
- 2011-09-16 US US13/234,184 patent/US8445970B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7723803B2 (en) | 2010-05-25 |
| CN101599490B (zh) | 2012-03-21 |
| CN1838431A (zh) | 2006-09-27 |
| JP2006253686A (ja) | 2006-09-21 |
| US20100187637A1 (en) | 2010-07-29 |
| US8445970B2 (en) | 2013-05-21 |
| TW200633187A (en) | 2006-09-16 |
| CN101599490A (zh) | 2009-12-09 |
| US8049284B2 (en) | 2011-11-01 |
| TWI358124B (en) | 2012-02-11 |
| US20060197185A1 (en) | 2006-09-07 |
| US20120007191A1 (en) | 2012-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4847163B2 (ja) | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス | |
| US8039899B2 (en) | Electrostatic discharge protection device | |
| US8482081B2 (en) | Semiconductor apparatus and manufacturing method thereof | |
| US8735238B2 (en) | Method of fabricating a semiconductor device including high voltage and low voltage MOS devices | |
| US8022480B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6815800B2 (en) | Bipolar junction transistor with reduced parasitic bipolar conduction | |
| US7242071B1 (en) | Semiconductor structure | |
| US7999327B2 (en) | Semiconductor device, and semiconductor manufacturing method | |
| JP2010129893A (ja) | 半導体集積回路 | |
| KR20040081055A (ko) | 반도체 장치 | |
| US10177045B2 (en) | Bulk CMOS RF switch with reduced parasitic capacitance | |
| KR20050011681A (ko) | 반도체 집적회로 | |
| US20080251863A1 (en) | High-voltage radio-frequency power device | |
| US7960796B2 (en) | Semiconductor device having element isolation region | |
| KR20030057391A (ko) | 가변 용량 컨덴서 및 증폭기에 적용되는 반도체 장치 | |
| US10424579B2 (en) | Tunable electrostatic discharge clamp | |
| US6797577B2 (en) | One mask PNP (or NPN) transistor allowing high performance | |
| US6501152B1 (en) | Advanced lateral PNP by implant negation | |
| JP2000049237A (ja) | 半導体装置およびその製造方法 | |
| JPS63304661A (ja) | 半導体集積回路 | |
| JPH08321558A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110606 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110902 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110920 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111013 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4847163 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |