JP4840010B2 - 送信装置、受信装置、伝送システム、および送信方法 - Google Patents

Description

本発明は、デジタル映像信号をシリアル伝送する送信装置、受信装置、伝送システム、および送信方法に関するものである。

たとえばラスタースキャンの映像信号をデジタル化したものは、１８ないし３６ビットのＲＧＢもしくは輝度・色差信号、水平同期信号（Ｈシンク信号）、垂直同期信号（Ｖシンク信号）、画像の表示期間を示すデータイネーブル（ＤＥ）信号などを含む多ビット信号となる。
この多ビット信号は、伝送路のコストや容量を減らすために何ビットかのデータをシリアル信号に多重化して伝送されるのが一般的である。

映像信号を構成する多ビットのデータは、たとえば７ビットをひとつのシリアルＮＲＺ(Non Return-to-Zero)データに多重化して送る伝送路を必要数確保することで、少芯の伝送路による映像伝送を実現する。

シリアルＮＲＺデータは原則として無規則な映像信号のデータをただ時間的にならべて順次送出したものであることから、０や１のいくらでも長い連続が存在しうる。
このようなＮＲＺデータを受信装置が正しい長さの０や１として認識するには、ＮＲＺデータと同期したビットクロック信号が必要であり、さらにシリアルデータを元の７ビットパラレルデータに戻すのに際してシリアルデータのどこがパラレルデータのＭＳＢになるかを指し示すワード同期信号も必要である。
しかし、普通ワード同期信号のみを参照クロックとしてシリアルデータとともに伝送し、ビットクロックは受信装置内で参照クロックからＰＬＬ回路によって再生することで伝送を省略される。

また、他の形式の映像シリアル伝送方式として、たとえば特許文献１に記載された技術に代表される伝送形式が知られている。
この伝送方式では、映像を構成するデータを規則に従ってコード化した後にシリアルに変換して伝送が行われる。
伝送されるシリアルＮＲＺ信号には受信装置がシリアルデータを正しく再生し元のパラレルデータに戻すのに必要なビットクロックとワード同期信号を抽出するための情報がコード化によって付加されている。
したがって、このような信号伝送を行う伝送路をいくつか並列に用いてそれらの遅延に差があったとしても、コード化で付加された情報を元に正しい映像データ再生が可能であることから、シリアルＮＲＺ信号１本あたりのデータ帯域は伝送路の遅延差に縛られることなく拡大することができる。
特許３６６１８９０号公報

上述したワード同期信号のみを伝送する技術の問題は、シリアルＮＲＺデータと参照クロックが伝送路の遅延時間の差によってシリアルデータ１ビット以上ずれてしまうと受信装置が正しくデータを元のパラレルデータに戻すことができなくなることである。
複数の伝送路の遅延時間を完全に一致させることはできないのでこの方法で伝送できるシリアルＮＲＺ信号１本あたりのデータの帯域は遅延時間差で制限され、元の映像信号が広帯域である場合は伝送路の芯数を効果的に減らすことができない欠点がある。

また、特許文献１に開示された技術に代表される伝送方式は、コード化により冗長データが付加されることからシリアル信号の帯域は正味の映像データの帯域よりも２ないし３割増加してしまうという欠点がある。
また、コード化というのは元のデータを何ビットか（例としては８ビット）をひとつの塊としてそれを冗長でより長いデータ（例としては１０ビット）に変換するので、元のデータがコード化の単位の整数倍で無い場合は空データを入れて不要に広帯域化したデータを送る必要がある。
たとえば、３６ビットを８ビット単位のコード化により伝送するとした場合、５コードすなわち４０ビット分のコードを使う必要があるので４ビットの空データをふくむ１割以上無駄に広帯域な伝送になるという欠点がある。

本発明は、不要なデータを送る必要がなく、データ帯域を増加させることなく効率的な伝送を実現できる送信装置、受信装置、伝送システム、および送信方法を提供することにある。

本発明の第１の観点は、シリアルデータを参照クロックと並列に伝送路に送出する送信装置であって、伝送すべきシリアルデータは第１のデータ期間と第２のデータ期間とを含み、上記参照クロックは、上記第１のデータ期間と上記第２のデータ期間とでデューティ比が異なる。

本発明の第２の観点は、並列に伝送されたシリアルデータと参照クロックとを受信する受信装置であって、上記伝送されたシリアルデータは第１のデータ期間と第２のデータ期間とを含み、上記参照クロックは、上記第１のデータ期間と上記第２のデータ期間とでデューティ比が異なり、上記参照クロックに同期したクロックを生成するクロック生成部と、上記クロック生成部で生成したクロックに同期して、シリアルデータをパラレルデータに変換する変換部とを有する。

本発明の第３の観点の伝送システムは、伝送すべきシリアルデータは第１のデータ期間と第２のデータ期間とを含むシリアルデータと、上記第１のデータ期間と上記第２のデータ期間とでデューティ比が異なる参照クロックとを伝送路に並列に送出する送信装置と、上記参照クロックに同期したクロックを生成するクロック生成部と、上記クロック生成部で生成したクロックに同期して、シリアルデータをパラレルデータに変換する変換部とを含む受信装置とを有する。

本発明の第４の観点は、シリアルデータを参照クロックと並列に伝送路に送出する送信方法であって、伝送すべきシリアルデータを第１のデータ期間と第２のデータ期間とを含むように形成し、上記参照クロックのデューティ比を、上記第１のデータ期間と上記第２のデータ期間とで異なるように設定する。

本発明によれば、シリアルデータを参照クロックと並列に伝送路に送出する場合、シリアデータは第１のデータ期間と第２のデータ期間とを含むように処理される。そして、このシリアルデータと並列に伝送される参照クロックのデューティ比は異なるように設定され、シリアルデータの第１のデータ期間と第２のデータ期間とが参照クロック信号のデューティ比で示される。

本発明によれば、不要なデータを送る必要がなく、データ帯域を増加させることなく効率的な伝送を実現できる利点がある。

以下、本発明の実施形態を図面に関連付けて説明する。

図１は、本発明の実施形態に係る伝送システムの構成例を示す図である。
図２（Ａ）〜（Ｄ）は、本実施形態の伝送システムで伝送される信号のタイミングチャートを示す図である。

本伝送システム１は、実施形態に係る伝送信号を送出する送信装置２と、送信装置２から送信された伝送信号を受信し復号する受信装置３と、伝送信号が伝送される伝送路（線）４と、を有する。
本実施形態における伝送信号はデジタル映像信号（画像信号）である。

本実施形態においては、図２に示すように、２４ビットの画素データを８：１でシリアル化した３本のシリアルデータ線４１〜４３と１本の参照クロック線４４で伝送する。
シリアルデータ線４１は図２（Ａ）に示すデータＤＴ１を伝送し、シリアルデータ線４２は図２（Ｂ）に示すデータＤＴ２を伝送し、シリアルデータ線４３は図２（Ｃ）に示すデータＤＴ３を伝送し、参照クロック線４４は参照クロックＲＥＦＣＬＫを伝送する。

送信装置２は、デジタル映像信号の３つのデータＤＴ１〜ＤＴ３を、いわゆる表示部およびパケットデータ部(表示期間)においてはデータを順次並べたエンコードなしのシリアルデータに変換し、いわゆるブランク部（ブランキング期間）では同期信号（シンク信号）をエンコードしたシリアルデータに変換し、シリアルデータのエンコードの有無をシリアルデータと並列に送る参照クロック信号ＲＥＦＣＬＫのデューティ（Ｄｕｔｙ）比で示す。
そして、本実施形態においては、エンコードしたシリアルデータのなかにはシリアルデータの位相を同定するためのいくつかの連続した０または１とそれに続くいくつかの反極性のデータの連続が作るデータの遷移を持つ。

この送信装置２の伝送信号の生成について、さらに具体的に説明する。
画像の伝送は一般にラスタースキャンと呼ばれる順序で選択された画素の濃淡と色相、あるいはＲＧＢ強度のデータが順次送られる。

図３は、横Ｘ画素、縦Ｙ画素の表示領域をもつ画像を模式的に示す図である。

図３において、表示領域の左上を起点の（０、０）とすると、次にスキャンされる画素は右隣に有る（１、０）でそのつぎはさらに右隣の（２、０）である。
表示領域の右端である（Ｘ−１、０）までスキャンが進むとその後しばらく水平ブランク（以下、Ｈブランクという）と呼ばれる表示されることの無いデータが挿入される。
このＨブランクの長さがＭ画素をスキャンする長さであれば、図３のように表示領域の右にあたかもＭ個の架空の画素がありスキャンされていると考えてよい。
スキャンは（Ｘ、０）から（Ｘ＋Ｍ−１、０）まで進んでゆき、ここで1ライン分のスキャンが終わる。次にスキャンは表示領域の上から２行目のラインの先頭である（０、１）に進み、また右隣へと進んでゆき、Ｈブランクの右端まで進むとまた１行下へ進む。
これを表示領域の最も下の行である（０、Ｙ−１）で始まり（Ｘ＋Ｍ−１、Ｙ−１）で終わるラインまで繰り返すと、その後しばらく垂直ブランクという、やはり表示されることの無いデータが挿入される。
垂直ブランク（以下、Ｖブランクという）の長さがＮ行のラインをスキャンする長さであれば、図３のように表示領域の下にＮ行の架空のラインがあるように考えてよい。スキャンはこの架空の領域を（０、Ｙ）から（Ｘ＋Ｍ−１、Ｙ＋Ｍ−１）までスキャンをして１画面のスキャンを終了する。

本実施形態において、画像を伝送しているデータが表示領域の画素データを伝送している時間帯を表示期間（第１のデータ期間）ＴＤＳＰＬと呼び、ＨまたはＶブランクの時間帯をブランク期間（第２のデータ期間）ＴＢＬＮＫと言う。
表示期間ＴＤＳＰＬにおいては、画素データである濃淡と色相あるいはＲＧＢ強度データは画像コンテンツによりあらゆる値をとる可能性があり、画像の同期を確立するための水平同期信号（以下、Ｈシンク信号という）と垂直同期信号（以下、Ｖシンク信号という）は変化することが無い。
逆に、ブランク期間ＴＢＬＮＫでは画素データには意味が無く変化しないと考えて良いが、ＨシンクとＶシンク信号に変化の可能性が有る。

本実施形態において、シリアルデータは、図２（Ａ）〜（Ｄ）に示すように、表示期間ＴＤＳＰＬでは８ビットに分割された画素データＤＴ１，ＤＴ２，ＤＴ３をＭＳＢから順にＬＳＢまで単純に時系列で並べたシリアルデータを送る。
ブランク期間ＴＢＬＮＫでは最初にＨシンク信号（Ｈ）を送り、次に固定のビット列０００１１１を送り最後にＶシンク信号（Ｖ）を送る。
このブランク期間ＴＢＬＮＫにおける伝送ビット列パターンをデータ同期パターンという。

参照クロックＲＥＦＣＬＫは、シリアルデータ８ビットの時間に等しいクロックを送り続けるが、表示期間においてはデューティ（Ｄｕｔｙ）を０．５ではない値とし、ブランク期間ではデューティ（Ｄｕｔｙ）を０．５とする。

具体的には、参照クロックＲＥＦＣＬＫは、表示期間ＴＤＳＰＬにおいて、図２（Ｄ）に示すように、ハイレベルの期間が０．５より長い第１の状態期間ＴＤ１と、０．５より短い第２の状態期間ＴＤ２により形成される。
そして、続く期間においては、ハイレベルの期間が０．５より短い前段の第２の状態期間を反転した第３の状態期間ＴＤ１１と、０．５より長い前段の第１の状態期間を反転した第４の状態期間ＴＤ１２により形成される。
第１の状態期間ＴＤ１と第４の状態期間ＴＤ１２の設定時間は同じであり、第２の状態期間ＴＤ２と第３の状態期間ＴＤ１１の設定時間は同じである。
さらに表示期間が続くシリアルデータの場合に、上記のように状態期間が交互になるように参照クロックＲＥＦＣＬＫの１周期が形成される。
すなわち、３つの目の表示期間が存在する場合には、上記した最初の表示期間と同様に、参照クロックＲＥＦＣＬＫの１周期は、ハイレベルの期間が０．５より長い第１の状態期間ＴＤ１と、０．５より短い第２の状態期間ＴＤ２により形成される。
さらに、４つ目の表示期間が存在する場合には、上記した２番目の表示期間と同様に、参照クロックＲＥＦＣＬＫの１周期は、ハイレベルの期間が０．５より短い前段の第２の状態期間を反転した第３の状態期間ＴＤ１１と、０．５より長い前段の第１の状態期間を反転した第４の状態期間ＴＤ１２により形成される。

また、参照クロックＲＥＦＣＬＫは、ブランク期間ＴＢＬＮＫにおいて、図２（Ｄ）に示すように、ハイレベルの期間が０．５である第１の状態期間ＴＢ１とローレベルの期間が０．５である第２の状態期間ＴＢ２により形成される。
参照クロックＲＥＦＣＬＫは、Ｈシンク信号で立ち上がり、第１の状態期間ＴＢ１が経過すると、データ同期パターンの０００のビット列が１１１のビット列に切り替わるタイミングとなり、これに対応して立ち下がり、第２の状態期間ＴＢ２が経過すると、ビット列１１１が終了してＶシンク信号となるタイミングとなり、これに対応して立ち上がる。

この送信装置２が送信する信号を受信する受信装置３は表示期間においてＨシンクとＶシンクの情報を受け取ることができないが、この両信号は表示期間において変化することが無いので直前のブランク期間で受信した信号値を保持することで正しい値を受信したのと等価になる。
また、ブランク期間には画素データを受け取ることができないが、それは表示されることの無いデータなので受信装置側で一律に固定値、たとえばすべて０を受信したものとして画素データを発生しても問題が無い。

図４は、本実施形態の伝送信号を送出する送信装置の構成例を示すブロック図である。

図４の送信装置２は、バスＲＢＵＳ，ＧＢＵＳ，ＢＢＵＳ，ＣＫＢＵＳ１，ＣＫＢＵＳ２、バスセレクタ２０１〜２０４、パラレルシリアル変換器２０５〜２０８、クロック逓倍器２０９、およびトグルフリップフロップ（Ｔ−Ｆ／Ｆ）２１０を有する。

この例では画素データは各８ビットのＲＧＢデータＲ７〜Ｒ０、Ｇ７〜Ｇ０、Ｂ７〜Ｂ０から形成されている。ＲＢＵＳ、ＧＢＵＳ、ＢＢＵＳはそれらのバス表記である。
バスＳＢＵＳはＭＳＢにＨシンク信号を、ＬＳＢにＶシンク信号を、その間に固定の０００１１１なる６ビットを割り当てた（アサイン）したバスである。

バスセレクタ２０１は、画像の表示期間を示すデータイネーブル信号ＤＥがハイレベル（Ｈｉ）のときバスＲＢＵＳを、ローレベル（Ｌｏ）のときバスＳＢＵＳを選択し、選択したバスのデータをパラレルシリアル変換器２０５に出力する。

バスセレクタ２０２は、バスイネーブル信号ＤＥがハイレベルＨｉのときバスＧＢＵＳを、ローレベルＬｏのときバスＳＢＵＳを選択し、選択したバスのデータをパラレルシリアル変換器２０６に出力する。

バスセレクタ２０３は、バスイネーブル信号ＤＥがハイレベルＨｉのときバスＢＢＵＳを、ローレベルＬｏのときバスＳＢＵＳを選択し、選択したバスのデータをパラレルシリアル変換器２０７に出力する。

バスセレクタ２０４は、データイネーブル信号ＤＥがハイレベルＨｉのときバスＣＫＢＵＳ１を、ローレベルＬｏのときバスＣＫＢＵＳ２を選択し、選択したバスのデータをパラレルシリアル変換器２０８に出力する。

バスＣＫＢＵＳ１は、ＭＳＢ側３ビットに１１１が、ＬＳＢ側３ビットに０００が、その間の２ビットにＲＧＢデータおよびＨシンクとＶシンク信号の同期信号であるクロックＣＬＫをトグルフリップフロップ２１０で２分周したものが割り当てられている。
バスＣＫＢＵＳ２は、ＭＳＢ側４ビットに１１１１が、ＬＳＢ側４ビットに００００が割り当てられた固定バスである。

パラレルシリアル変換器２０５は、クロック逓倍器２０９により生成されたＣＬＫの８倍の周波数を持つクロックＴＣＬＫを用いてバスセレクタ２０１からの８ビットバス出力をシリアル信号ＤＴ１に変換する。
パラレルシリアル変換器２０６は、クロック逓倍器２０９により生成されたＣＬＫの８倍の周波数を持つクロックＴＣＬＫを用いてバスセレクタ２０２からの８ビットバス出力をシリアル信号ＤＴ２に変換する。
パラレルシリアル変換器２０７は、クロック逓倍器２０９により生成されたＣＬＫの８倍の周波数を持つクロックＴＣＬＫを用いてバスセレクタ２０３からの８ビットバス出力をシリアル信号ＤＴ３に変換する。
パラレルシリアル変換器２０８は、クロック逓倍器２０９により生成されたＣＬＫの８倍の周波数を持つクロックＴＣＬＫを用いてバスセレクタ２０４からの８ビットバス出力を参照クロックＲＥＦＣＬＫに変換する。

パラレルシリアル変換器２０５〜２０７の出力ＤＴ１〜ＤＴ３は図２（Ａ）〜（Ｃ）のデータＤＴ１〜ＤＴ３に相当するシリアルデータであり、データイネーブル信号ＤＥがハイレベルＨｉのときはＲＧＢデータを時系列に並べたビット列、データイネーブル信号ＤＥがローレベルＬｏのときはＨシンクとＶシンク信号で挟まれたビット列０００１１１を送出する。
パラレルシリアル変換器２０８の出力は図２(Ｄ)のクロックに相当する参照クロックであり、データイネーブル信号ＤＥがハイレベルＨｉのときは１１１０００００ １１１１１０００のビット列の繰り返し、データイネーブル信号ＤＥがローレベルＬｏのときは１１１１００００の繰り返しが送出される。参照クロックＲＥＦＣＬＫの０から１の立ち上がり周期は常にシリアルデータ８ビット分の周期になり、長時間の平均では０と１の率が等しい。

図５は、本実施形態の伝送信号を受信する受信装置の構成例を示すブロック図である。

図５の受信装置３は、ＰＬＬ回路３０１、ＤＤＬ回路３０２〜３０４、シリアルパラレル変換器３０５〜３０８、ＦＩＦＯ３０９〜３１２、セレクタ３１３〜３１７、Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）３１８，３１９、排他的論理和（ＥＸＯＲ）ゲート３２０、およびインバータ３２１を有する。

ＰＬＬ回路３０１は、受信した参照クロックＲＥＦＣＬＫに位相同期したビットクロックＢＣＬＫおよびワードクロックＷＣＬＫを生成し、ビットクロックＢＣＬＫをＤＬＬ３０２〜３０４に出力し、ワードクロックＷＣＬＫをＤＬＬ３０２〜３０４、およびＦＩＦＯ３０９〜３１２に出力する。

図６は、本実施形態の受信装置におけるＰＬＬ回路の構成例を示す図である。
図７（Ａ）〜（Ｃ）は図６のＰＬＬ回路のタイミングチャートである。

図６のＰＬＬ回路３０１は、クロック生成部として機能し、位相周波数検出器（ＰＦＤ）３０１１、チャージポンプ回路３０１２、ローパスフィルタ３０１３、電圧制御発振器３０１４、および分周器３０１５を有する。

位相周波数検出器３０１１は、受信した参照クロックＲＥＦＣＬＫとワードクロックＷＣＬＫとの立ち上がりのタイミングの位相を比較し、比較結果（ＷＣＬＫの位相がＲＥＦＣＬＫに対して進んでいるか遅れているか）に応じたアップ信号ＵＰ、またはダウン信号ＤＮをチャージポンプ回路３０１２に出力する。

チャージポンプ回路３０１２は、インバータＩＮＶ１、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１、および電流源ＩＳ１，ＩＳ２を有する。
チャージポンプ回路３０１２は、アップ信号ＵＰをハイレベルで受けるとＰＭＯＳトランジスタＰＴ１がオンし、出力ノードＮＤ１に電流（電荷）が供給される。
チャージポンプ回路３０１２は、ダウン信号ＤＮをハイレベルで受けるとＮＭＯＳトランジスタＮＴ１がオンし、出力ノードＮＤ１の電荷が排出（放電）される。

このＰＬＬ回路３０１においては、ＶＣＯ３０１４を参照クロックＲＥＦＣＬＫの８倍の周波数で発振させビットクロックＢＣＬＫを得る。
ビットクロックＢＣＬＫは分周器３０１５で８分周されてワードクロックＷＣＬＫとなり、その立ち上がりと参照クロックＲＥＦＣＬＫの立ち上がりの位相が位相周波数検出器３０１１で比較され、その比較結果がチャージポンプ回路３０１２、ＬＰＦ３０１３を介してＶＣＯ３０１４にフィードバックされる。

ここで、ＰＬＬ回路３０１においてＰＦＤ３０１１は、クロックの立ち上がりの位相だけを検出するので、デューティ比が１：１でない正負非対称なクロックに対しても問題なく動作する。

ＤＬＬ回路３０２〜３０４は、ＰＬＬ回路３０１の出力であるビットクロックＢＣＬＫとワードクロックＷＣＬＫを同じ遅延を持つディレイラインで遅延し、それぞれ対応するシリアルパラレル変換器３０５〜３０７に供給する。
また、ＤＬＬ回路３０２は遅延させたワードクロックＷＣＬＫをＦＩＦＯ３０９に出力する。同様に、ＤＬＬ回路３０３は遅延させたワードクロックＷＣＬＫをＦＩＦＯ３１０に出力し、ＤＬＬ回路３０４は遅延させたワードクロックＷＣＬＫをＦＩＦＯ３１１に出力する。
ＤＬＬ回路３０２〜３０４で遅延されたワードクロックＷＣＬＫの立ち上がりは、シリアルデータビット列中のデータ同期パターンの立ち上がりと比較される。
この比較は表示内容によってシリアルデータの立ち上がりが任意のタイミングで現れる表示期間では意味を成さない。

シリアルデータがブランク期間のデータ同期パターンをもった物か否かはＥＸＯＲゲート３２０により参照クロックＲＥＦＣＬＫをパラレル変換した結果を判定することで分かることから、その出力信号ＢＬＡＮＫをもちいて有効な位相比較結果だけをディレイラインにフィードバックすればよい。
仮にシリアルデータＤＴと参照クロックＲＥＦＣＬＫに伝送時間の差がまったく無かったとしたら、この遅延量はビット周期の４倍にロックする。
なぜならワードクロックＷＣＬＫの立ち上がりは参照クロックＲＥＦＣＬＫの立ち上がりすなわち送信装置２のパラレルシリアル変換器がワードの先頭として出力したビットのはじまりにロックしていて、遅延されたワードクロックの立ち上がりはデータ同期パターンの立ち上がりすなわち送信装置２のパラレルシリアル変換器がワードの５ビット目に出力したビットの始まりにロックするからである。
ディレイラインの遅延量をビット周期の４倍を中心に±２ビット分の範囲で調整できるようにしておけば、参照クロックとシリアルデータの伝送遅延に±２ビット分までの差があってもＤＬＬは遅延ワードクロックの立ち上がりをデータ同期パターンの立ち上がりにロックできる。
このとき、同じ遅延量を与えられた遅延ビットクロックはシリアルデータの各ビットを取り込むのに最適なタイミングになっている。

図８は、本実施形態の受信装置におけるＤＬＬ回路の構成例を示す図である。
図９（Ａ）〜（Ｃ）は遅延されたワードクロックＷＣＬＫの立ち上がりと、シリアルデータビット列中のデータ同期パターンの立ち上がりとの比較動作を示すタイミングチャートである。

図８のＤＬＬ回路３０２（３０３，３０４）は、上述したＤＬＬ回路の機能に応じた回路構成を有している。
具体的には、ＤＬＬ回路３０２（３０３，３０４）は、ディレイライン（ＤＥＬＡＹ）３０２１，３０２２、インバータ３０２３、Ｄ型フリップフロップ３０２４〜３０２６、ＡＮＤゲート３０２７，３０２８、チャージポンプ回路３０２９、およびＬＰＦ３０３０を有する。

ディレイライン３０２１は、ＬＰＦ３０３０の出力信号Ｓ３０３０に応じた遅延量をもってビットクロックＢＣＬＫを遅延する。
ディレイライン３０２２は、ＬＰＦ３０３０の出力信号Ｓ３０３０に応じた遅延量をもってワードクロックＷＣＬＫを遅延する。

インバータ３０２３は、受信したシリアルデータＤＴｎ（本実施形態ではｎは１〜３）を反転してＤ型フリップフロップ３０２４のＤ入力に供給する。
なお、Ｄ型フリップフロップ３０２４〜３０２６は、ディレイライン３０２２で遅延されたワードクロックＷＣＬＫに同期して、データのセット、出力を行う。
Ｄ型フリップフロップ３０２４のＱ出力は、ＡＮＤゲート３０２７の第１入力およびＡＮＤゲート３０２８の負入力に供給する。
そして、ＡＮＤゲート３０２７の第２入力およびＡＮＤゲート３０２８の正入力には、シリアルデータがブランク期間のデータ同期パターンをもったデータであることを示すＥＸＯＲゲート３２０の出力信号ＢＬＡＮＫが供給される。これにより、信号ＢＬＡＮＫをもちいて有効な位相比較結果だけをディレイライン３０２１，３０２２にフィードバックできるように構成されている。
そして、一旦フリップフロップ３０２４で保持されたデータが、ブランク期間のデータ同期パターンをもったデータである場合に、ＡＮＤゲート３２０７，３０２８を介してＤ型フリップフロップ３０２５，３０２６のＤ入力に供給される。遅延されたワードクロックＷＣＬＫに同期したフリップフロップ３０２５，３０２６の出力がアップ信号ＵＰ、ダウン信号ＤＮとしてチャージポンプ回路３０２９に供給される。

チャージポンプ回路３０２９は、インバータＩＮＶ１１、ＰＭＯＳトランジスタＰＴ１１、ＮＭＯＳトランジスタＮＴ１１、および電流源ＩＳ１１，ＩＳ１２を有する。
チャージポンプ回路３０２９は、アップ信号ＵＰをハイレベルで受けるとＰＭＯＳトランジスタＰＴ１１がオンし、出力ノードＮＤ１１に電流（電荷）が供給される。
チャージポンプ回路３０２９は、ダウン信号ＤＮをハイレベルで受けるとＮＭＯＳトランジスタＮＴ１１がオンし、出力ノードＮＤ１１の電荷が排出（放電）される。
ノードＮＤ１１から出力される信号がＬＰＦ３０３０により信号Ｓ３０３０としてディレイライン３０２１，３０２２に供給される。
そして、図９（Ａ）〜（Ｃ）に示すように、ＤＬＬ回路３０２〜３０４で遅延されたワードクロックＷＣＬＫの立ち上がりは、シリアルデータビット列中のデータ同期パターンの立ち上がりと比較される。

シリアルパラレル変換器３０５は、ＰＬＬ回路３０１およびＤＬＬ回路３０２で得た参照信号と各シリアルデータに位相ロックしたビットクロックＢＣＬＫとワードクロックＷＣＬＫに同期して動作する。
シリアルパラレル変換器３０６は、ＰＬＬ回路３０１およびＤＬＬ回路３０３で得た参照信号と各シリアルデータに位相ロックしたビットクロックＢＣＬＫとワードクロックＷＣＬＫに同期して動作する。
シリアルパラレル変換器３０７は、ＰＬＬ回路３０１およびＤＬＬ回路３０４で得た参照信号と各シリアルデータに位相ロックしたビットクロックＢＣＬＫとワードクロックＷＣＬＫに同期して動作する。
シリアルパラレル変換器３０８は、ＰＬＬ回路３０１で得た参照信号と各シリアルデータに位相ロックしたビットクロックＢＣＬＫとワードクロックＷＣＬＫに同期して動作する。

これらシリアルパラレル変換器３０５〜３０８の出力は、各々のワードクロックＣＬＫに同期して出力されるが、それらはＦＩＦＯ３０９、３１０、３１１、３１２によって参照クロックに同期したワードクロックに同期した信号に変換される。

データセレクタ３１３、３１４、３１５は、参照クロックＲＥＦＣＬＫのシリアルパラレル変換結果により決定されたデータイネーブル信号ＤＥによって表示期間においてシリアルパラレル変換結果をピクセルデータとしてそのまま出力し、ブランク期間においては固定値０を出力する。
ここでの、データイネーブル信号ＤＥは、ＦＩＦＯ３１２の出力の反転信号となる。
データセレクタ３１６，３１７は、ブランク期間においては参照クロックのシリアルパラレル変換結果をＤ型フリップフロップ３１８，３１９にとりこみ出力に反映させ、表示期間においてはＤ型フリップフロップ３１８，３１９の値をフィードバックしてそのまま保持する。

次に、上記構成による動作を説明する。

送信装置２において、たとえば画素データである各８ビットのＲＧＢデータＲ７〜０、Ｇ７〜０、Ｂ７〜０がバスＲＢＵＳ、ＧＢＵＳ、ＢＢＵＳにそれぞれ割り当てられる。また、バスＳＢＵＳに、ＭＳＢがＨシンク信号、ＬＳＢがＶシンク信号、その間に固定の０００１１１なる６ビットが設定された信号が割り当てられる。
バスセレクタ２０１においては、画像の表示期間を示すデータイネーブル信号ＤＥがハイレベルＨｉのときバスＲＢＵＳのデータが選択され、ローレベルＬｏのときバスＳＢＵＳのデータが選択されてパラレルシリアル変換器２０５に供給される。
同様に、バスセレクタ２０２と２０４においては、データイネーブル信号ＤＥがハイレベルＨｉのときバスＧＢＵＳとバスＢＢＵＳのデータが選択され、ローレベルＬｏのときバスＳＢＵＳのデータが選択されてパラレルシリアル変換器３０６，３０７にそれぞれ供給される。

また、バスＣＫＢＵＳ１にはＭＳＢ側３ビットに１１１が、ＬＳＢ側３ビットに０００が、その間の２ビットにＲＧＢデータおよびＨシンクとＶシンク信号の同期信号であるＣＬＫをトグルフリップフロップ１０で２分周した信号が割り当てられる。
バスＣＫＢＵＳ２にはＭＳＢ側４ビットに１１１１が、ＬＳＢ側４ビットに００００が割り当てられ、バスＣＫＢＵＳ２は固定バスとして機能する。
バスセレクタ２０４においては、データイネーブル信号ＤＥがハイレベルＨｉのときバスＣＫＢＵＳ１のデータが選択され、ローレベルＬｏのときバスＣＫＢＵＳ２のデータが選択されてパラレルシリアル変換器２０８に出力される。
パラレルシリアル変換器２０８においては、クロック逓倍器２０９により生成されたＣＬＫの８倍の周波数を持つクロックＴＣＬＫを用いてバスセレクタ２０４からの８ビットバス出力がシリアル信号に変換される。
そして、パラレルシリアル変換器２０５〜２０７からは、データイネーブル信号ＤＥがハイレベルＨｉのときはＲＧＢデータを時系列に並べたビット列が伝送線４１〜４３に伝送される。
一方、データイネーブル信号ＤＥがローレベルＬｏのときはＨシンクとＶシンク信号で挟まれたビット列０００１１１が送出される。
また、パラレルシリアル変換器２０８の出力は参照クロックＲＥＦＣＬＫであり、データイネーブル信号ＤＥがハイレベルＨｉのときは１１１０００００ １１１１１０００のビット列の繰り返し、データイネーブル信号ＤＥがローレベルＬｏのときは１１１１００００の繰り返しが送出される。参照クロックＲＥＦＣＬＫの０から１の立ち上がり周期は常にシリアルデータ８ビット分の周期になり、長時間の平均では０と１の率が等しい。

送信装置２から伝送される信号は、デジタル映像信号の３つのデータＤＴ１〜ＤＴ３が、表示期間においてはデータを順次並べたエンコードなしのシリアルデータに変換され、ブランク期間）では同期信号（シンク信号）をエンコードしたシリアルデータに変換され、シリアルデータのエンコードの有無をシリアルデータと並列に送る参照クロック信号ＲＥＦＣＬＫのデューティ（Ｄｕｔｙ）比で示されている。
具体的には、シリアルデータ８ビットの時間に等しいクロックを送り続けるが、表示期間においてはデューティ（Ｄｕｔｙ）を０．５ではない値とし、ブランク期間ではデューティ（Ｄｕｔｙ）を０．５とされる。
そして、本実施形態においては、エンコードしたシリアルデータのなかにはシリアルデータの位相を同定するためのいくつかの連続した０または１とそれに続くいくつかの反極性のデータの連続が作るデータの遷移を持つ。

送信装置２から送出され伝送線４を伝送された伝送信号は受信装置３で受信される。
受信装置３においては、ＰＬＬ回路３でＶＣＯ３０１４を参照クロックＲＥＦＣＬＫの８倍の周波数で発振させビットクロックＢＣＬＫが得られる。
ビットクロックＢＣＬＫは分周器３０１５で８分周されてワードクロックＷＣＬＫとなり、その立ち上がりと参照クロックの立ち上がりの位相が位相周波数検出器３０１１で比較されＶＣＯ３０１４にフィードバックされる。
ＤＬＬ回路３０２〜３０４においては、ＰＬＬ回路３０１の出力であるビットクロックＢＣＬＫとワードクロックＷＣＬＫが同じ遅延を持つディレイライン３０２１，３０２２で遅延される。
遅延されたワードクロックＷＣＬＫの立ち上がりはシリアルデータビット列中のデータ同期パターンの立ち上がりと比較される。この比較は表示内容によってシリアルデータの立ち上がりが任意のタイミングで現れる表示期間では意味を成さない。
また、ＥＸＯＲ３２０において、シリアルデータがブランク期間のデータ同期パターンをもったデータか否かが、参照クロックＲＥＦＣＬＫをパラレル変換した結果で判定される、その出力信号ＢＬＡＮＫはＤＬＬ回路３０２〜３０５に供給される。そして、ＤＬＬ回路３０２〜３０４においては信号ＢＬＡＮＫをもちいて有効な位相比較結果だけがディレイライン３０２１，３０２２にフィードバックされる。

シリアルパラレル変換器３０５〜３０８においては、ＰＬＬ回路３０１およびＤＬＬ回路３０２〜３０４で得た参照信号と各シリアルデータに位相ロックしたビットクロックＢＣＬＫとワードクロックＷＣＬＫに同期してシリアルパラレル変換動作が行われる。
これらシリアルパラレル変換器３０５〜３０８のパラレル出力は、各々のワードクロックＷＣＬＫに同期して出力されるが、それらはＦＩＦＯ３０９〜３１２によって参照クロックに同期したワードクロックに同期した信号に変換される。
そして、データセレクタ３１３〜３１５においては、参照クロックのシリアルパラレル変換結果により決定されたデータイネーブル信号ＤＥによって表示期間においてシリアルパラレル変換器３０５〜３０８のパラレル出力がピクセルデータとしてそのまま出力される。一方、ブランク期間においては固定値０が出力される。
データセレクタ３１６，３１７においては、ブランク期間においては参照クロックのシリパラ変換結果がＤ型フリップフロップ３１８，３１９に取り込まれて出力に反映される。一方、表示期間においてはＤ型フリップフロップ３１８，３１９の値がフィードバックされてそのまま保持される。

以上説明したように、本実施形態によれば、画像信号を冗長コーディングでデータ帯域を水増しすることなく効率的に伝送できる。
冗長コードを用いないのでいかなるビット幅のデータでも自由にシリアルデータに多重化でき、無用な空データを送る必要が無い。
シリアルデータ相互および参照クロックとのあいだに伝送遅延の差があってもシリアルデータ各々の正しい位相を検出しデータ再生のためのクロックをロックすることができるのでデータ化けの無い正しいデータ伝送が高速でも可能になる。

本発明の実施形態に係る伝送システムの構成例を示す図である。 本実施形態の伝送システムで伝送される信号のタイミングチャートを示す図である。 横Ｘ画素、縦Ｙ画素の表示領域をもつ画像を模式的に示す図である。 本実施形態の伝送信号を送出する送信装置の構成例を示すブロック図である。 本実施形態の伝送信号を受信する受信装置の構成例を示すブロック図である。 本実施形態の受信装置におけるＰＬＬ回路の構成例を示す図である。 図６のＰＬＬ回路のタイミングチャートである。 本実施形態の受信装置におけるＤＬＬ回路の構成例を示す図である。 遅延されたワードクロックＷＣＬＫの立ち上がりと、シリアルデータビット列中のデータ同期パターンの立ち上がりとの比較動作を示すタイミングチャートである。

符号の説明

１・・・伝送システム、２・・・送信装置、ＲＢＵＳ，ＧＢＵＳ，ＢＢＵＳ，ＣＫＢＵＳ１，ＣＫＢＵＳ２・・・バス、２０１〜２０４・・・バスセレクタ、２０５〜２０８・・・パラレルシリアル変換器、２０９・・・クロック逓倍器、２１０・・・トグルフリップフロップ（Ｔ−Ｆ／Ｆ）、３・・・受信装置、３０１・・・ＰＬＬ回路、３０２〜３０４・・・ＤＤＬ回路、３０５〜３０８・・・シリアルパラレル変換器、３０９〜３１２・・・ＦＩＦＯ、３１３〜３１７・・・セレクタ、３１８，３１９・・・Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）、３２０・・・排他的論理和（ＥＸＯＲ）ゲート、３２１・・・インバータ。

Claims (13)

1. シリアルデータを参照クロックと並列に伝送路に送出する送信装置であって、
   伝送すべきシリアルデータは第１のデータ期間と第２のデータ期間とを含み、
   上記参照クロックは、上記第１のデータ期間と上記第２のデータ期間とでデューティ比が異なる
   送信装置。
2. 上記参照クロックは、デューティ比が上記第１のデータ期間と上記第２のデータ期間のいずれか一方が０．５に設定されている
   請求項１記載の送信装置。
3. 上記シリアルデータは複数の第１のデータ期間が続いた後に上記第２のデータ期間が配置され、
   上記参照クロックは、上記第１のデータ期間のデューティ比が０．５と異なり、
   所定の第１のデータ期間の参照クロックは第１の状態期間と第２の状態期間により１周期を形成し、続く第１のデータ期間では、前段の上記第２の状態期間の反転した第３の状態期間と上記第１の状態期間が反転した第４の状態期間により１周期を形成する
   請求項１記載の送信装置。
4. 上記第２のデータ期間は、シリアルデータの位相を同定するためのデータ同期パターンを含む
   請求項１記載の送信装置。
5. 上記参照クロックは、上記第２のデータ期間のデューティ比が０．５に設定されている
   請求項４記載の送信装置。
6. 上記シリアルデータはデジタル映像信号を変換して形成され、
   上記第１のデータ期間は映像信号の表示期間に相当し、上記第２のデータ期間はブランク期間に相当する
   請求項５記載の送信装置。
7. 上記第２のデータ期間は、水平同期信号と、上記データ同期パターンと、垂直同期信号とが当該表記順に配列されている
   請求項６記載の送信装置。
8. デジタル映像信号を上記表示期間においてはデータを順次並べたエンコードなしのシリアルデータに変換し、上記ブランク期間では同期信号をエンコードしたシリアルデータに変換する変換部を有し、シリアルデータのエンコードの有無をシリアルデータと並列に送る参照クロック信号のデューティ比で示す
   請求項６記載の送信装置。
9. エンコードしたシリアルデータのなかにはシリアルデータの位相を同定するためのいくつかの連続した０または１とそれに続くいくつかの反極性のデータの連続が作るデータの遷移を持つ
   請求項１記載の送信装置。
10. 並列に伝送されたシリアルデータと参照クロックとを受信する受信装置であって、
    上記伝送されたシリアルデータは第１のデータ期間と第２のデータ期間とを含み、
    上記参照クロックは、上記第１のデータ期間と上記第２のデータ期間とでデューティ比が異なり、
    上記参照クロックに同期したクロックを生成するクロック生成部と、
    上記クロック生成部で生成したクロックに同期して、シリアルデータをパラレルデータに変換する変換部と
    を有する受信装置。
11. 上記第２のデータ期間は、シリアルデータの位相を同定するためのデータ同期パターンを含み、
    上記変換部は、上記データ同期パターンの遷移部分と上記生成したクロックの位相比較に応じた変換処理を行う
    請求項１０記載の受信装置。
12. 伝送すべきシリアルデータは第１のデータ期間と第２のデータ期間とを含むシリアルデータと、上記第１のデータ期間と上記第２のデータ期間とでデューティ比が異なる参照クロックとを伝送路に並列に送出する送信装置と、
    上記参照クロックに同期したクロックを生成するクロック生成部と、上記クロック生成部で生成したクロックに同期して、シリアルデータをパラレルデータに変換する変換部とを含む受信装置と
    を有する伝送システム。
13. シリアルデータを参照クロックと並列に伝送路に送出する送信方法であって、
    伝送すべきシリアルデータを第１のデータ期間と第２のデータ期間とを含むように形成し、
    上記参照クロックのデューティ比を、上記第１のデータ期間と上記第２のデータ期間とで異なるように設定する
    送信方法。
    
    
    
    

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