JP2012065094A - 位相調整回路、受信装置、および通信システム - Google Patents

Abstract

【課題】回路構成の複雑化、消費電力の増大を抑止しつつ、複数チャネル間の同期化が可能となり、高速シリアル通信に適用することが可能な位相調整回路、受信装置、および通信システムを提供する。
【解決手段】位相調整回路３１０は、クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部３１３と、シリアルパラレル変換部３１３によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部３１６と、同期パターン位置検出部３１６で検出された同期パターン位置情報により、同期パターン位置に合わせてパラレルデータおよびクロックの位相を調整する調整部３１５とを有する。
【選択図】図３

Description

本発明は、たとえばデジタル信号を受信するシリアル通信に適用される位相調整回路、受信装置、および通信システムに関するものである。

近年、データ帯域幅拡大のため、シリアル伝送方式が採用され、信号線数を大幅に削減するシステムが出現してきている。
そして、さらにデータ帯域幅の２倍、４倍といった要求にこたえるため、一つのシリアル伝送システムを複数チャネル並列に動作させる方式がとられるようになってきている。

その際、後段のシステムの制約上、複数のチャネル間のデータ、クロックのスキューを小さくする必要がある。
複数チャネル間で同一クロックを用いれば、複数チャネル間の同期化は可能である。
また、送信側から伝送されるシリアルデータには、所定の位置にコンマパターン等の同期用パターンが挿入されており、受信側でそのコンマパターン（同期パターン）を検出して同期を確保することも可能である。

図１は、同期パターンを検出してクロックの位相を乗り換える位相乗り換え回路の構成を示すブロック図である（特許文献１参照）。

この位相乗り換え回路１は、可変遅延回路２、同期回路３、およびデータホールド部４を有している。
位相乗り換え回路１において、入力シリアルデータＤ１は可変遅延回路２で所定の遅延量だけ遅延された装置内データＤ２として出力される。可変遅延回路２には、位相乗り換え処理部２ａが設けられている。
また、入力シリアルデータＤＴ１は同期回路３に入力される。同期回路３は、入力シリアルデータＤ１の特定の信号位置を検出し、その位置に対応する信号を入力データ位置信号Ｐとしてデータホールド部４に出力する。
データホールド部４は、入力データ位置信号Ｐを一時的に保持する。
データホールド部４に保持された入力データ位置信号Ｐは、装置内タイミング信号Ｓ１の入力により取り出され、遅延量ＤＬとして位相乗り換え処理部２ａに出力される。
なお、位相乗り換え処理部２ａ、同期回路３、およびデータホールド部４には、装置内クロックＩＣＫが供給される。

このような構成を有する位相乗り換え回路１は、シリアルデータのまま、同期パターン（コンマパターン）位置を検出し、検出結果に応じてクロックの位相を乗り換える。

特開平１１−１８６９９６号公報

ところで、上述したように、複数チャネル間で同一クロックを用いれば、複数チャネル間の同期化は可能であるが、別ＩＣなどの複数チャネル間の同期化には、ＩＣ同士を同一クロックでつなぐなどの処置が必要である。
しかし、これではＩＣの多ピン化はもちろんのこと、複雑化した構成となり、面積や、消費電力の増大等につながる。

また、上述したように、特許文献１に開示された位相乗り換え回路１は、シリアルデータのまま、コンマパターン位置を検出し、クロックの位相を乗り換えることから、別ＩＣでも複数チャネル間の同期化は可能となる。
しかしながら、この技術においては、同期回路部に高速カウンタ等が必要となり、ギガオーダーの高速シリアル通信での実現は困難である。

本発明は、回路構成の複雑化、消費電力の増大を抑止しつつ、複数チャネル間の同期化が可能となり、高速シリアル通信に適用することが可能な位相調整回路、受信装置、および通信システムを提供することにある。

本発明の第１の観点の位相調整回路は、クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部と、上記シリアルパラレル変換部によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部と、上記同期パターン位置検出部で検出された同期パターン位置情報により、同期パターン位置に合わせて上記パラレルデータおよびクロックの位相を調整する調整部とを有する。

本発明の第２の観点の受信装置は、データ線を伝播された同期パターンが挿入されたシリアルデータを受信し、受信したシリアルデータをパラレルデータに変換し、当該パラレルデータから取得した上記同期パターンの位置情報に応じてクロックおよびパラレルデータの位相を調整する位相調整回路を有し、上記位相調整回路は、クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部と、上記シリアルパラレル変換部によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部と、上記同期パターン位置検出部で検出された同期パターン位置情報により、同期パターン位置に合わせて上記パラレルデータおよびクロックの位相を調整する調整部と、を含む。

本発明の第３の観点の通信システムは、所定の位置に同期パターンが挿入されたシリアルデータをデータ線に送信する送信装置と、上記データ線を伝播された上記同期パターンが挿入されたシリアルデータを受信する受信装置と、を有し、上記受信装置は、受信したシリアルデータをパラレルデータに変換し、当該パラレルデータから取得した上記同期パターンの位置情報に応じてクロックおよびパラレルデータの位相を調整する位相調整回路を含み、上記位相調整回路は、クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部と、上記シリアルパラレル変換部によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部と、上記同期パターン位置検出部で検出された同期パターン位置情報により、上記パラレルデータおよびクロックの位相を調整する調整部と、を含む。

本発明によれば、回路構成の複雑化、消費電力の増大を抑止しつつ、複数チャネル間の同期化が可能となり、高速シリアル通信に適用することができる。

同期パターンを検出してクロックの位相を乗り換える位相乗り換え回路の構成を示すブロック図である。 本発明の実施形態に係る通信システムの基本的な構成を示す図である。 本発明の実施形態に係る受信装置おける位相調整回路の構成を示す図である。 本実施形態に係る位相調整回路におけるスキュー生成部の構成例を示す図である。 コンマ（同期パターン）の位置情報により、クロックの位相情報を検出する原理を説明するための図であって、１：２シリアルパラレル変換回路の構成を示す図である。 図５の１：２シリアルパラレル変換回路において出力データを確定させるための第２のクロックの位相について説明するための図である。 １：Ｎシリアルパラレル変換回路の構成を示す図である。 図７の１：Ｎシリアルパラレル変換回路のＮ個のパラレルデータとクロック位相の遅れ進みの関係を模式的に示す図である。 図７のＮ＝３６として、１２相クロックを用いた場合のタイミング例を示す図である。 本実施形態に係る多相クロック生成部の構成例を示す回路図である。 図１０の多相クロック生成部でＮ＝６とした場合のタイミング関係を示す図である。

以下に、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．通信システムの基本構成
２．位相調整回路の構成
３．コンマの位置情報によりクロックの位相情報を検出する原理を説明

＜１．通信システムの基本構成＞
図２は、本発明の実施形態に係る通信システムの基本的な構成を示す図である。

本通信システム１００は、送信装置２００と、受信装置３００、送信装置２００と受信装置３００間に接続されたデータ線４００を含んで構成されている。

送信装置２００は、複数の位相同期したシリアルデータＳＤＴを受信装置３００にデータ線４００を通して受信装置３００に送信する。
送信装置２００は、シリアルデータＳＤＴの所定の位置に同期パターン（コンマパターン）を挿入して送信する。

受信装置３００は、データ線４００を伝播したシリアルデータＳＤＴを受信するシリアル通信の受信機として機能する。
受信装置３００は、シリアルデータをパラレルデータに変換するシリアルパラレル変換回路を含む位相調整回路３１０が搭載されている。
位相調整回路３１０は、コンマパターン（同期パターン）等を含むシリアルデータＳＤＴをパラレルデータに処理後、パラレルデータのコンマパターンの位置情報により、データおよびクロックの位相を調整する。
位相調整回路３１０における位相調整によれば、入力シリアルデータのコンマパターン（同期パターン）の位置を用いるため、入力されるシリアルデータのコンマパターン位置が同じである複数チャネル間のスキュー調整が可能となる。
位相調整回路３１０は、多相に準備されたクロックのうち最適な位相のクロックを選択することによって位相を調整する。

以下、本実施形態の特徴的な構成を有する受信装置３００における位相調整回路３１０の構成および機能について具体的に説明する。
ここでは例として基準データ遷移間隔を４ビットにとって説明する。

＜２．位相調整回路の構成＞
図３は、本発明の実施形態に係る受信装置おける位相調整回路の構成を示す図である。

図３の位相調整回路３１０は、入力バッファ３１１、ＣＤＲ（クロック・データ・リカバリ回路）３１２、およびシリアルパラレル変換回路３１３を有する。
位相調整回路３１０は、多相クロック生成部３１４、スキュー生成部（Skew Generator）３１５、コンマ位置検出部(Comma Position Detector)３１６、並びにデコーダおよびデスクランブラ３１７を有する。
スキュー生成部３１５は、パラレルデータおよびクロックに位相を調整する調整部として機能する。

入力バッファ３１１は、データ線４００を伝送されたシリアルデータＳＤＴをシリアルパラレル変換回路３１３に入力する。
入力するシリアルデータＳＤＴは、所定の位置、図３の例ではシリアルデータＳＤＴの先頭から３フィールド目に、同期パターンとしてのコンマパターンＣＰＴＮが挿入されている。

ＣＤＲ回路３１２は、たとえばデータ線４００を伝送された定期的に信号遷移の挿入されたシリアルデータ入力をトリガとしてクロックを抽出し、そのクロックを用いて信号のデータ信号のラッチを行う。
ＣＤＲ回路３１２は、抽出したクロックを変換用クロックＳＰＣＬＫとして、シリアルパラレル変換回路３１３、多相クロック生成部３１４、およびコンマ位置検出部３１６に出力する。

シリアルパラレル変換回路３１３は、変換用クロックＳＰＣＬＫに同期して、入力されたシリアルデータＳＤＴをＮビットのパラレルデータに変換する。
シリアルパラレル変換回路３１３は、変換（１：Ｎ変換）して得られたパラレルデータＰＤＴ（１〜Ｎ）をスキュー生成部３１５およびコンマ位置検出部３１６に出力する。

多相クロック生成部３１４は、基本的に、ＣＤＲ回路３１２により出力される変換用クロックＳＰＣＬＫに同期して、クロックＳＰＣＬＫより周波数が低く、それぞれ位相が異なる多相のクロックＰ０〜Ｐ（Ｎ−１）を生成する。
多相クロック生成部３１４は、生成した多相のクロックＰ０〜Ｐ（Ｎ−１）をスキュー生成部３１５に出力する。

スキュー生成部３１５は、コンマ位置検出部３１６により供給されるコンマ位置情報ＣＰＩを基に、多相のクロックＰ０〜Ｐ（Ｎ−１）のうちスキュー量が最適となるクロックを選択する。
スキュー生成部３１５は、選択したクロックにパラレルデータＰＤＴを同期させて、クロックにデータを載せ換え、このパラレルデータＰＤＴと選択したクロックを後段のデコーダおよびデスクランブラ３１７に出力する。

図４は、本実施形態に係る位相調整回路におけるスキュー生成部の構成例を示す図である。

図４のスキュー生成部３１５は、セレクタＳＬ３０１およびＤ型フリップフロップＦＦ３０１を含んで構成されている。
セレクタＳＬ３０１は、コンマ位置検出部３１６により供給されるコンマ位置情報ＣＰＩを基に、多相クロック生成部３１４にて生成された多相のクロックＰ０〜Ｐ（Ｎ−１）のうちスキュー量が最適となるクロックＣＬＫを選択する。
セレクタＳＬ３０１は、選択したクロックＣＬＫをフリップフロップＦＦ３０１のクロック入力端および後段のデコーダおよびデスクランブラ３１７に供給する。
フリップフロップＦＦ３０１は、データ入力端Ｄに入力するシリアルパラレル変換回路３１３にて得られたパラレルデータＰＤＴを、セレクタＳＬ３０１で選択されたクロックＣＬＫに同期してラッチし、ラッチデータをデータ出力端Ｑから後段に出力する。

コンマ位置検出部３１６は、ＣＤＲ回路３１２による変換用クロックＳＰＣＬＫを受けてパラレルデータＰＤＴにおけるコンマパターン位置を検出し、コンマがデータのどこに位置していたかを示すコンマ位置情報ＣＰＩを生成する。
コンマ位置検出部３１６は、生成したコンマ位置情報ＣＰＩをスキュー生成部３１５にフィードバックし、また、デコーダおよびデスクランブラ３１７に出力する。
なお、コンマ位置情報ＣＰＩは、クロック位相の遅れ進みを示す情報である。

デコーダおよびデスクランブラ３１７は、スキュー量が最適であると選択されたクロックに同期して、このクロックに乗せ換えられたパラレルデータのデコード処理、デスクランブル処理を行う。

このような構成を有する位相調整回路３１０におけるより具体的な位相調整について、スキュー生成部３１５、シリアルパラレル変換回路３１３、多相クロック生成部３１４の構成例に関連付けて説明する。

まず、位相調整回路３１０における動作概要を説明する。
位相調整回路３１０において、シリアルデータＳＤＴは、シリアルパラレル変換回路３１３にて、パラレルデータＰＤＴに変換される。
その後、コンマ位置検出部３１６にて、パラレルデータＰＤＴのコンマ位置が検出され、コンマがどこに位置していたかを示すコンマ位置情報（これをＣＬＫ遅れ進み情報と呼ぶ場合もある）が、スキュー生成部３１５にフィードバックされる。
スキュー生成部３１５においては、コンマ位置情報ＣＰＩを基に、多相のクロックＰ０〜Ｐ（Ｎ−１）のうちスキュー量が最適となるクロックが選択され、この選択したクロックにパラレルデータＰＤＴを同期させて、クロックＣＬＫにデータを載せ換えられる。
そして、このパラレルデータＰＤＴと選択したクロックを後段のデコーダおよびデスクランブラ３１７に出力される。

＜３．コンマの位置情報によりクロックの位相情報を検出する原理を説明＞
次に、コンマパターン（同期パターン）の位置情報により、クロックＣＬＫの位相情報を検出する原理を説明する。
ここでは説明を簡略化するため、図５に示す１：２シリアルパラレル変換回路を用いる。
図５は、コンマパターン（同期パターン）の位置情報により、クロックの位相情報を検出する原理を説明するための図であって、１：２シリアルパラレル変換回路の構成を示す図である。
図６（Ａ）および（Ｂ）は、図５の１：２シリアルパラレル変換回路において出力データを確定させるための第２のクロックの位相について説明するための図である。

図５の１：２シリアルパラレル変換回路３１３Ａは、データシフト用のＤ型フリップフロップＦＦ３１１〜ＦＦ３１３、およびパラレルデータラッチ出力用のフリップフロップＦＦ３２１，ＦＦ３２２を含んで構成されている。
データシフト用のＤ型フリップフロップＦＦ３１１〜ＦＦ３１３は、第１のクロックＣＫ１に同期して入力するシリアルデータＳＤＴをラッチしてシフトする複数のラッチとして機能する。そして、データシフト用のラッチであるＤ型フリップフロップＦＦ３１１〜ＦＦ３１３により第１のラッチ部３１３−１が形成されている。
パラレルデータ出力用のフリップフロップＦＦ３２１，ＦＦ３２２は、第２のクロックＣＫ２に同期して、第１のラッチ部３１３−１の各ラッチにラッチされたデータをラッチしてＮ個のパラレルデータを出力する複数のラッチとして機能する。そして、パラレルデータ出力用のラッチであるフリップフロップＦＦ３２１，ＦＦ３２２により第２のラッチ部３１３−２が形成されている。

フリップフロップＦＦ３１１〜ＦＦ３１３のクロック入力端には周波数ｆの第１のクロック（シフトクロック）ＣＫ１が供給される。このシフトクロックＣＫ１は、ＣＤＲ回路３１２による変換用クロックＳＰＣＬＫに同期したクロックであり、変換用クロックＳＰＣＬＫである場合もある。
フリップフロップＦＦ３１１のデータ入力端ＤはシリアルデータＳＤＴの供給ラインに接続され、データ出力端ＱがフリップフロップＦＦ３１２およびＦＦ３２１のデータ入力端Ｄに接続されている。
フリップフロップＦＦ３１２のデータ出力端ＱがフリップフロップＦＦ３１３およびＦＦ３２２のデータ入力端Ｄに接続されている。
そして、フリップフロップＦＦ３２１およびＦＦ３２２のクロック入力端には周波数ｆ／２の第２のクロックＣＫ２が供給される。この第２のクロックＣＫ２は、第１のクロック（シフトクロック）ＣＫ１を分周して生成される。

この１：２シリアルパラレル変換回路３１３Ａは、第１のクロックＣＫ１にて入力データをシフトさせる。そして、１：２シリアルパラレル変換回路３１３Ａは、第１のクロックＣＫ１から１／２分周された第２のクロックＣＫ２によって、パラレル出力データＤＱ２、ＤＱ１を確定していき、１：２のシリアル-パラレル変換を行う。
ところが、第２のクロックＣＫ２は、第１のクロックＣＫ１を１／２分周することで生成されるため、図６（Ａ）および（Ｂ）に示すように、第２のクロックＣＫ２の位相は第１ケース（Case1）と第２ケース（Case2）の２通り存在する。
第２のクロックＣＫ２の位相がどちらの位相になるかは、分周器カウンタの初期値により変わるため、一様にならない。

ここで、図６（Ａ）中に符号“Ａ１”で示す位置にコンマパターンがあるとすると、コンマパターン“Ａ１”がパラレル処理後のデータＤＱ１，ＤＱ２のどちらから出力されるかで、第２のクロックＣＫ２の位相の進み遅れが判別可能である。
図６（Ｂ）の第２ケース（Case2）では、図６（Ａ）の第１ケース（Case1）に対し、第２のクロックＣＫ２の位相が進んでいる。このため、まだデータＤＱ１を出力するフリップフロップＦＦ３２１までコンマパターン“Ａ１”がシフトしていないため、コンマパターン“Ａ１”はフリップフロップＦＦ３２１の出力データＤＱ２として出力される。
よってこの場合を例に取ると、データＤＱ２からコンマポジションが得られたことから、コンマ位置検出部３１６は、“クロック（ＣＬＫ）進み”と判定し、第２のクロックＣＫ２の位相を遅らせればよい。
つまり、２相準備したクロックの遅れ位相側のクロックを選択するようにすればよい。

ここまで１：２シリアルパラレル変換の場合を例に取って説明したが、１：Ｎの場合も同様に考えればよい。
図７は、１：Ｎシリアルパラレル変換回路の構成を示す図である。
図８は、図７の１：Ｎシリアルパラレル変換回路のＮ個のパラレルデータとクロック位相の遅れ進みの関係を模式的に示す図である。

図７の１：Ｎシリアルパラレル変換回路３１３Ｂは、データシフト用のＤ型フリップフロップＦＦ３１１〜ＦＦ３１（Ｎ＋１）、およびパラレルデータ出力用のフリップフロップＦＦ３２１，ＦＦ３２Ｎを含んで構成されている。
データシフト用のＤ型フリップフロップＦＦ３１１〜ＦＦ３１（Ｎ＋１）は、第１のクロックＣＫ１に同期して入力するシリアルデータＳＤＴをラッチしてシフトする複数のラッチとして機能する。そして、データシフト用のラッチであるＤ型フリップフロップＦＦ３１１〜ＦＦ３１（Ｎ＋１）により第１のラッチ部３１３−１が形成されている。
パラレルデータ出力用のフリップフロップＦＦ３２１〜ＦＦ３２Ｎは、第２のクロックＣＫ２に同期して、第１のラッチ部３１３−１の各ラッチにラッチされたデータをラッチしてＮ個のパラレルデータを出力する複数のラッチとして機能する。そして、パラレルデータ出力用のラッチであるフリップフロップＦＦ３２１〜ＦＦ３２Ｎにより第２のラッチ部３１３−２が形成されている。
接続形態は基本的に図５の１：２シリアルパラレル変換回路３１３Ａと同様である。したがって、ここではその詳細な説明は省略する。
また、図８中において、Ｎ個のパラレルデータにハッチングを付して示しているデータ位置が、コンマパターンが位置するコンマ位置を示している。

この場合、第２のクロックＣＫ２の位相はＮ通りあるため、コンマパターンが位置するコンマ位置はＮ通りあるが、その分、クロックをＮ相持つ。したがって、スキュー生成部３１５は、コンマ位置検出部３１６によるコンマ位置情報ＣＰＩに応じて、多相のクロックＰ０〜Ｐ（Ｎ−１）から最適なクロックＣＬＫを選択すればよい。
スキュー生成部３１５は、たとえば一番遅れていると検出されれば一番進んでいる位相のクロックＣＬＫを選択（つまりＳＫＥＷ量は最小に）し、一番進んでいると検出されれば一番遅れている位相のクロックＣＬＫを選択(つまりＳＫＥＷ量は最大に)すればよい。
スキュー生成部３１５が受け取るコンマ位置情報ＣＰＩについては、Ｎビットのパラレルデータとし、検出ビットのみ“１”とし、他ビットを“０”とするのが最も単純な例である。
もちろん１：Ｎのシリアルパラレル変換回路については図７に示した構成に限定するわけではなく、１：Ｎを何段かに分けても良い。

ここまで説明したように、本実施形態においては、シリアルデータＳＤＴのコンマパターン位置に合わせて、多相のクロックＰ０〜Ｐ（Ｎ−１）のうち最適な位相のクロックを選択してスキュー調整を行う。
ただし、後段のシステムの許容スキューによっては、前に説明したようにクロックをＮ相持つ必要はなく、Ｎ／２相、Ｎ／３相・・・などとすることが可能であり、仕様に合わせて回路規模を縮小することが可能となる。

以下に図７のＮ＝３６として、１２相クロックを用いた場合のタイミング例を示す。
図９（Ａ）〜（Ｄ）は、図７のＮ＝３６として、１２相クロックを用いた場合のタイミング例を示す図である。

シリアルデータＳＤＴでのコンマ位置は一定であるが、シリアルパラレル変換回路３１３でデータラッチする第２のクロックＣＫ２は、第１のクロックＣＫ１から分周して生成され、図９（Ｂ）に示すように、Ｃ０〜Ｃ３５の３６パターン存在する。
よって、図９（Ｃ）に示すように、データラッチされるタイミングは３６通りあり、コンマパターンがパラレルデータＤＱ３６〜ＤＱ１のどこに位置するかは３６通り存在することになる。
データラッチする第２のクロックＣＫ２が遅いほど、シフト（Shift）量が増えるため、コンマ位置はＤＱ*の*（数）が小さくなる。
そこで、図９（Ｄ）に示すように、３６パラレルデータＤＱ３６〜ＤＱ１を３パラレルデータずつ１２個のグループＧＲＰ１〜ＧＲＰ１２に区切り、それぞれに、１２通りの異なるスキュー（SKEW）量をもたせるようにする。
スキュー調整後は、図９（Ｃ）の後半部(SKEW調整後と表示)のようになり、残留スキューは、最大でも２／３６＊ＣＫ２＝１／１８＊ＣＫ２分となる。
この量が後段のシステムの許容スペック内に対し、十分小さければ、この例のように３６相のクロックを持たなくとも、その１／３の１２相のクロックでよいことになる。

次に、多相クロック生成部３１４の構成例を示す。
図１０は、本実施形態に係る多相クロック生成部の構成例を示す回路図である。

図１０の多相クロック生成部３１４Ａは、正相側のＤ型フリップフロップＦＦ３３１〜ＦＦ３３Ｎおよび逆相側のＤ型フリップフロップＦＦ３４１〜ＦＦ３４Ｎ、Ｎ分周器（Ａ／Ｎ）ＤＶＤ３１１、およびインバータＩＮＶ３１１を含んで構成されている。
分周器ＤＶＤ３１１は、ＣＤＲ回路３１２による変換用クロックＳＰＣＬＫをＮ分周する。
フリップフロップＦＦ３３１〜ＦＦ３３Ｎは、分周器ＤＶＤ３１１の出力に対して、データ入力端Ｄ、データ出力端Ｑが縦続接続されており、クロック入力端には、正相のクロックＳＰＣＬＫが共通に入力される。
フリップフロップＦＦ３４１〜ＦＦ３４Ｎは、分周器ＤＶＤ３１１の出力に対して、データ入力端Ｄ、データ出力端Ｑが縦続接続されており、クロック入力端には、インバータＩＮＶ３１１を介してクロックＳＰＣＬＫと逆相のクロックが共通に入力される。

このように、図１０の多相クロック生成部３１４Ａは、Ｎ分周したクロックを分周前クロックＣＫの正相、逆相を使ってシフトさせる構成となっている。

図１１は、図１０の多相クロック生成部でＮ＝６とした場合のタイミング関係を示す図である。
この例では、フリップフロップＦＦ３３１〜ＦＦ３３６により多相クロックＰ０，Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０が得られる。
また、フリップフロップＦＦ３４１〜ＦＦ３４６により多相クロックＰ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９，Ｐ１１が得られる。
結果、多相クロック生成部では、Ｐ０〜Ｐ１１の１２相クロックが生成できる。

なお、この例では、シフトレジスタを使った多相クロック生成法について述べたが、この方法に限定するものではない。

以上説明したように、本実施形態によれば、入力されるシリアルデータのコンマ位置のタイミングが同じであれば、複数チャネル間のスキュー量を調整することが可能であり、同一ＩＣ間のみならず別ＩＣに亘るチャネル間でも、スキュー調整が可能となる。
また、同一ＩＣ間であれば、本発明の実施形態によりチャネル間スキューは小さくできるので、いずれかのチャネルのクロックで、他チャネルと同期を取ることが非常に簡単な回路（逆相クロックでリタイミングする）で実現可能となる。
すなわち、本実施形態によれば、回路構成の複雑化、消費電力の増大を抑止しつつ、複数チャネル間の同期化が可能となり、高速シリアル通信に適用することができる。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

１００・・・通信システム、２００・・・送信装置、３００・・・受信装置、３１０・・・位相調整回路、３１１・・・入力バッファ、３１２・・・ＣＤＲ回路、３１３・・・シリアルパラレル変換回路、３１３−１・・・第１のラッチ部、３１３−２・・・第２のラッチ部、３１４・・・多相クロック生成部、３１５・・・スキュー生成部、３１６・・・コンマ位置検出部、３１７・・・デコーダおよびデスクランブラ。

Claims (11)

1. クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部と、
   上記シリアルパラレル変換部によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部と、
   上記同期パターン位置検出部で検出された同期パターン位置情報により、同期パターン位置に合わせて上記パラレルデータおよびクロックの位相を調整する調整部と
   を有する位相調整回路。
2. 上記シリアルパラレル変換部へのクロックを基に、位相の異なる複数のクロックを生成する多相クロック生成部を有し、
   上記調整部は、
   上記同期パターン位置検出部による上記同期パターン位置情報により、同期パターン位置に合わせて上記多相のクロックから最適となる位相のクロックを選択し、上記パラレルデータを選択したクロックに同期させたデータおよび選択したクロックを出力する
   請求項１記載の位相調整回路。
3. 上記シリアルパラレル変換部は、
   第１のクロックに同期して入力するシリアルデータをラッチしてシフトする複数のラッチを含む第１のラッチ部と、
   上記第１のクロックを分周した第２のクロックに同期して、上記第１のラッチ部の各ラッチにラッチされたデータをラッチしてＮ個のパラレルデータを出力する第２のラッチ部と、を含み、
   上記同期パターン位置検出部は、
   上記第２のラッチ部により出力されるＮ個のパラレルデータのいずれに上記同期パターンが含まれているかを検出して、上記第２のクロックの位相の進み遅れを判別し、当該クロックの位相の進み遅れを示す情報である同期パターン位置情報を上記調整部に出力する
   請求項２記載の位相調整回路。
4. 上記調整部は、
   上記同期パターン位置情報により上記第２のクロックが所定量だけ位相が進んでいると、当該位相進み量に相当する量遅れている位相のクロックを選択し、
   上記同期パターン位置情報により上記第２のクロックが所定量だけ位相が遅れていると、当該位相遅れ量に相当する量進んでいる位相のクロックを選択する
   請求項３記載の位相調整回路。
5. 上記Ｎ個のパラレルデータを連続するように、データを複数のグループに区切り、
   上記多相クロック生成部は、
   上記複数のグループに対応して、各グループごとに位相が異なる複数のクロックを生成する
   請求項３または４記載の位相調整回路。
6. データ線を伝播された同期パターンが挿入されたシリアルデータを受信し、受信したシリアルデータをパラレルデータに変換し、当該パラレルデータから取得した上記同期パターンの位置情報に応じてクロックおよびパラレルデータの位相を調整する位相調整回路を有し、
   上記位相調整回路は、
   クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部と、
   上記シリアルパラレル変換部によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部と、
   上記同期パターン位置検出部で検出された同期パターン位置情報により、同期パターン位置に合わせて上記パラレルデータおよびクロックの位相を調整する調整部と、を含む
   受信装置。
7. 上記位相調整回路は、
   上記シリアルパラレル変換部へのクロックを基に、位相の異なる複数のクロックを生成する多相クロック生成部を有し、
   上記調整部は、
   上記同期パターン位置検出部による上記同期パターン位置情報により、同期パターン位置に合わせて上記多相のクロックから最適となる位相のクロックを選択し、上記パラレルデータを選択したクロックに同期させたデータおよび選択したクロックを出力する
   請求項６記載の受信装置。
8. 上記シリアルパラレル変換部は、
   第１のクロックに同期して入力するシリアルデータをラッチしてシフトする複数のラッチを含む第１のラッチ部と、
   上記第１のクロックを分周した第２のクロックに同期して、上記第１のラッチ部の各ラッチにラッチされたデータをラッチしてＮ個のパラレルデータを出力する第２のラッチ部と、を含み、
   上記同期パターン位置検出部は、
   上記第２のラッチ部により出力されるＮ個のパラレルデータのいずれに上記同期パターンが含まれているかを検出して、上記第２のクロックの位相の進み遅れを判別し、当該クロックの位相の進み遅れを示す情報である同期パターン位置情報を上記調整部に出力する
   請求項７記載の受信装置。
9. 上記調整部は、
   上記同期パターン位置情報により上記第２のクロックが所定量だけ位相が進んでいると、当該位相進み量に相当する量遅れている位相のクロックを選択し、
   上記同期パターン位置情報により上記第２のクロックが所定量だけ位相が遅れていると、当該位相遅れ量に相当する量進んでいる位相のクロックを選択する
   請求項８記載の受信装置。
10. 上記位相調整回路は、
    上記Ｎ個のパラレルデータを連続するように、データを複数のグループに区切り、
    上記多相クロック生成部は、
    上記複数のグループに対応して、各グループごとに位相が異なる複数のクロックを生成する
    請求項８または９記載の受信装置。
11. 所定の位置に同期パターンが挿入されたシリアルデータをデータ線に送信する送信装置と、
    上記データ線を伝播された上記同期パターンが挿入されたシリアルデータを受信する受信装置と、を有し、
    上記受信装置は、
    受信したシリアルデータをパラレルデータに変換し、当該パラレルデータから取得した上記同期パターンの位置情報に応じてクロックおよびパラレルデータの位相を調整する位相調整回路を含み、
    上記位相調整回路は、
    クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部と、
    上記シリアルパラレル変換部によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部と、
    上記同期パターン位置検出部で検出された同期パターン位置情報により、上記パラレルデータおよびクロックの位相を調整する調整部と、を含む
    通信システム。

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