JP4834876B2 - 画像表示装置 - Google Patents

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Description

本発明は、画像表示装置に関するものであり、特に、１画素あたりの面積の制約を受けることなく、黒レベルの表示におけるデータ書き込み時の応答速度を改善することができる画像表示装置に関するものである。
従来より、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する有機ＥＬ（Electronic Luminescent）素子を用いた画像表示装置が提案されている。
図１４は、従来の画像表示装置における１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、有機ＥＬ素子１、スイッチング素子２、ドライバ素子３、スイッチング素子４、スイッチング素子５、ゲート信号線６、ゲート信号線７、ソース信号線８、ＥＬ電源線９および蓄積容量１Ｃｓを備えている。なお、従来における最初の説明では、容量１Ｃt（破線内）は設けられていないものとする。
有機ＥＬ素子１は、閾値電圧以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子１は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
スイッチング素子２、ドライバ素子３、スイッチング素子４およびスイッチング素子５は、薄膜トランジスタである。
上記構成において、データ書き込み期間では、スイッチング素子４およびスイッチング素子５がオン、スイッチング素子２がオフとされる。これにより、ソース信号線８よりプログラム電流（ｉd）を流した際に、ＥＬ電源線９→ドライバ素子３→スイッチング素子４→ソース信号線８という経路で電流ｉdが流れる。また、ソース信号線８を流れる電流ｉdの値に応じて、ドライバ素子３のゲート電位ＶGが決められる。すなわち、蓄積容量１Ｃsには、ゲート電位ＶGに応じた電荷が蓄積される。
つぎの発光期間では、スイッチング素子４およびスイッチング素子５がオフとされ、スイッチング素子２がオンとされる。すなわち、上記データ書き込み期間にプログラムされた電流と同一の電流ｉdが有機ＥＬ素子１に流れる。ここで、データ書き込み期間でソース信号線８に流す電流ｉdを変化させることにより、蓄積容量１Ｃｓに蓄積される電荷量が変化し、発光期間で電流ｉOLが変化し、有機ＥＬ素子１の輝度が変化する。
例えば、有機ＥＬ素子１を黒レベルで表示させる場合、ソース信号線８を流れる電流ｉd（黒レベル電流）は、１．５ｎＡから２９ｎＡである。また、有機ＥＬ素子１を白レベルで表示させる場合、ソース信号線８を流れる電流ｉd（白レベル電流）は、有機ＥＬ素子１の効率やパネル輝度、解像度に依存するが、およそ数１００ｎＡ〜数μＡである。
従って、プログラム電流（ｉd）が小さい黒レベルの表示では、ドライバ素子３の抵抗値とソース信号線８に寄生する浮遊容量との時定数により波形のなまりが生じ、所定値の電流ｉdにまで変化するのに時間がかかる。これにより、従来の画像表示装置では、データ書き込み期間を長くしなければならず、応答速度が遅いという問題あった。
そこで、従来では、図１４に示したドライバ素子３のゲートとスイッチング素子４のゲートとを容量１Ｃｔ（破線内）を介して接続（容量結合）し、応答速度の改善を図る応答改善方法が提案されている。
この応答改善方法において、データ書き込み期間では、スイッチング素子４およびスイッチング素子５がオン、スイッチング素子２がオフとされる。これにより、ソース信号線８を電流ｉdが流れる。すなわち、ＥＬ電源線９→ドライバ素子３→スイッチング素子４→ソース信号線８という経路で電流ｉdが流れる。
つぎの発光期間では、スイッチング素子４およびスイッチング素子５がオフとされ、スイッチング素子２がオンとされる。この場合、容量１Ｃｔがあるため、ゲート信号線６の電位変化に応じて、ドライバ素子３のゲート電位ＶGが変化する。
この場合のゲート電位ＶGの変化量ΔＶGは、スイッチング素子５のゲートソース間容量をＣgsとすると、ΔＶG＝ΔＶgg×（Ｃgs＋Ｃt）／（Ｃgs＋Ｃt＋Ｃｓ）で表される。ここで、Ｃtは、容量１Ｃｔの容量値である。Ｃｓは、蓄積容量１Ｃｓの容量値である。ΔＶggは、ゲート信号線６の電位変化量である。
また、データ書き込み期間と発光期間との切り替わり時点においては、ゲート信号線６の電位が高くなるため、ドライバ素子３のゲート電位ＶGが上昇する。上昇値は３つの容量の値により変化し、Ｃgsは、スイッチング素子５のサイズ、構成により決められるため、実際には、容量１Ｃtと蓄積容量１Ｃｓとにより、変化量を制御する。
また、ドライバ素子３のゲート電位の上昇はドレイン電流の低下を引き起こす。変化量ΔＶGに相当する分だけ、ドライバ素子３のドレイン電流が低下する。従って、スイッチング素子２をオンとして、有機ＥＬ素子１に流れる電流ｉOLは、所定の電流値に比べ小さくなる。
このことは逆に、発光期間において有機ＥＬ素子１に所定の電流値の電流を流すためには、データ書き込み期間においてトランジスタ３に所定の電流値よりも大きな電流ｉdを流すことになることを示し、蓄積容量１Ｃsが小さいかまたは容量１Ｃｔが大きくなれば流す電流ｉdをより大きくすることができる。
蓄積容量１Ｃsを小さくすると電荷の保持能力が小さくなるため、発光期間でのドライバ素子３のゲート電位ＶGが変化しやすくなるので、現実には小さくできない。そこで容量１Ｃｔを大きくすることで、実現することが望ましい。
このようにソース信号線８に流す電流ｉdを大きくすれば、ドライバ素子３の見かけの抵抗値を小さくすることが可能となる。これにより抵抗とソース信号線８の浮遊容量との積による時定数が小さくなることから、データ書き込み期間において、電流ｉdを所定電流値へ変化する時間を短くすることができ、応答速度を改善することができる。
ここで、ゲート信号線６の振幅が１４Ｖの場合について、容量１Ｃｔの値を変化させた時のソース信号線８に流す電流ｉdと有機ＥＬ素子１に流れる電流ｉOLとの関係を図１５に示す。容量比（（Ｃgs＋Ｃt）／（Ｃgs＋Ｃt＋Ｃs））が０．０３のとき、ソース信号線８に流すべき電流ｉdは、有機ＥＬ素子１に流れる電流ｉOLの５倍程度となる。更に容量１Ｃtを大きくすると有機ＥＬ素子１に流れる電流ｉOLに対して、ソース信号線８に流す電流ｉdの割合が増加する。容量比が０．８となると２００倍となる。更に０．９まで大きくすると５００倍となる。
ソース信号線８に流れる電流ｉdが大きくなるほど、ドライバ素子３の抵抗値が下がり、所定電流値に変化するのに要する時間が短くなるため、黒レベルの表示においては、容量１Ｃｔの値が大きいほど、データ書き込み時の応答速度の改善に効果が高い。
特開２００３−１４０６１２号公報
ところで、従来の画像表示装置においては、容量１Ｃtを大きくするほど、黒レベル表示におけるデータ書き込み時の応答速度の改善に効果が高いことを述べた。ここで、容量１Ｃtを大きくするためには、容量１Ｃtの面積を大きくすればよい。
しかしながら、従来の画像表示装置においては、１画素あたりの面積に制約があるため、おのずと、容量１Ｃtを大きくするにも限界がある。従って、従来の画像表示装置は、理論上の応答速度の改善が望めるが、実際には、製造上の制約により、黒レベルの表示におけるデータ書き込み時の応答速度がさほど期待できないという問題があった。
本発明は、上記に鑑みてなされたものであって、１画素あたりの面積の制約を受けることなく、黒レベルの表示におけるデータ書き込み時の応答速度を改善することができる画像表示装置を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、電流注入により発光する発光手段と、前記発光手段に第１端子が接続され、ゲート端子と前記第２端子との間に印加される、所定の駆動閾値電圧よりも高い電位差に応じて前記第２端子と前記第１端子の間に電流を流すトランジスタ素子と、前記ゲート端子に接続された単一の蓄積容量手段と、前記蓄積容量手段を介して前記ゲート端子に接続された書き込み制御線と、前記ゲート端子と前記第１端子の間に接続された第１のスイッチング素子と、電流源と、前記第１端子と前記電流源の間に接続された第２のスイッチング素子と、前記発光手段を発光させる発光期間と、該発光期間の前のデータ書き込み期間とで、前記書き込み制御線の電位、前記第１および第２のスイッチング素子の接続状態、および前記電流源の電流を切り替える制御手段と、を備え、前記発光手段と、前記トランジスタ素子と、前記蓄積容量手段と、前記第１および第２のスイッチング素子は画素毎に設けられており、前記制御手段は、前記データ書き込み期間には、前記第１および第２のスイッチング素子をオンとし、前記電流源に、前記発光期間に前記発光手段に流す電流に応じた電流を流すことにより、前記単一の蓄積容量手段のみに電荷を蓄積させて、前記ゲート端子を前記電流源に流れる電流に応じた電位にし、前記発光期間には、前記第１および第２のスイッチング素子をオフとして、前記トランジスタ素子を介して前記発光手段に電流を流し、この際、前記書き込み制御線の電位を、前記データ書き込み期間における前記書き込み制御線の電位から変化させることにより、前記ゲート端子と前記第２端子との間の電位差と前記駆動閾値電圧の差が、前記データ書き込み期間におけるよりもより小さくなるようにし、前記書き込み制御線は、画素毎に設けられ、前記制御手段は、前記書き込み制御線の、前記発光期間における電位と前記データ書き込み期間における電位との電位差を、各画素に対して個別の値にすることを特徴とする。
本発明によれば、黒レベルの表示に対応する電流のデータを書き込む際に、蓄積容量手段を介してゲート端子の電位を変化させることとしたので、データ書き込み電流が増加し、従来の容量のように、１画素あたりの面積の制約を受けることなく、黒レベルの表示におけるデータ書き込み時の応答速度を改善することができるという効果を奏する。
以下に、本発明にかかる画像表示装置の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
図１は、本発明にかかる実施例１による画像表示装置の１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、有機ＥＬ素子１０、スイッチング素子１１、ドライバ素子１２、スイッチング素子１３、スイッチング素子１４、ゲート信号線１５、ゲート信号線１６、ソース信号線１７、書き込み制御線１８、ＥＬ電源線１９および蓄積容量１０Ｃsを備えている。なお、以下で参照される各図面においては、スイッチング素子、ドライバ素子等の各トランジスタについてチャネル（ｎ型またはｐ型）を明示していないが、ｎ型またはｐ型のいずれかであり、本明細書中の記載に従うものとする。
ここで、同図において、有機ＥＬ素子１０、スイッチング素子１１、ドライバ素子１２、スイッチング素子１３、スイッチング素子１４、ゲート信号線１５、ゲート信号線１６、ソース信号線１７、ＥＬ電源線１９および蓄積容量１０Ｃsは、図１４に示した有機ＥＬ素子１、スイッチング素子２、ドライバ素子３、スイッチング素子４、スイッチング素子５、ゲート信号線６、ゲート信号線７、ソース信号線８、ＥＬ電源線９および蓄積容量１Ｃｓに対応している。また、スイッチング素子１１、ドライバ素子１２、スイッチング素子１３およびスイッチング素子１４は、ｐ型のトランジスタである。
また、同図においては、蓄積容量１０Ｃsに接続された書き込み制御線１８が新たに設けられている点が、従来の画像表示装置と異なる。
つぎに、黒レベルを表示する場合について説明する。以下の動作は、制御手段（図示略）の制御の下で実行される。はじめに、黒レベルの表示にあたって、図２のデータ書き込み期間（１）に対応するデータ書き込み動作が行われる。すなわち、データ書き込み期間（１）では、ゲート信号線１５の電位がハイレベル、ゲート信号線１６の電位がローレベル、書き込み制御線１８の電位がローレベル（ＶＬ）とされる。
この場合、スイッチング素子１１がオフ、スイッチング素子１３およびスイッチング素子１４がそれぞれオンとされる。この場合、ドライバ素子１２のゲート電位Ｖgは、同図に示した（１）式で表される。（１）式において、ＶDDは、ＥＬ電源線１９に印加される電源電位である。ＶTは、ドライバ素子１２の駆動閾値に対応する閾値電圧である。ｉdataは、後述する（２）式で表されるデータ電流である。βLは、ドライバ素子１２におけるキャリアの移動度に比例した値（以下、移動度パラメータと称する）である。
この移動度パラメータβLは、ドライバ素子１２（例えば、ＭＯＳ ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor等のトランジスタ）のチャネル幅をＷ、チャネル長をＬ、キャリアの移動度をμeff、ゲート絶縁膜の容量をＣoxとすると、つぎの（Ａ）式で示される。
βL＝（Ｗ×Ｌ）×μeff×Ｃox ・・・（Ａ）
また、ＥＬ電源線１９→ドライバ素子１２→スイッチング素子１３→ソース信号線１７→電流源２０という経路で同図に示した（１）式で表されるデータ電流ｉdataが流れる。このデータ電流ｉdataは、（２）式で表される。（２）式において、αは係数であり、ｉbaseは、黒レベル電流である。
ここで、データ書き込み時、書き込み制御線１８の電位が、前工程におけて有機ＥＬ素子１０が発光する際の書き込み制御線１８の電位よりもδＶr（後に詳述）低い値になっているため、データ電流ｉdataを大きくしても、発光時において有機ＥＬ素子１０に流れるｉOLEDの電流値を、黒レベルを維持できる値とすることができる。本実施例１においては、例えば、図８に示したように、ｉdataを１０μＡに設定しても、黒レベルを維持できており、応答速度を従来の画像表示装置（id=1μＡ前後、図１５参照）に比べ約１０倍に高めることができていることが判る。
つぎに、図３の発光期間（２）に対応する発光動作が行われる。すなわち、発光期間（２）では、ゲート信号線１５の信号がローレベル、ゲート信号線１６の電位がハイレベル、ソース信号線１７の電位がハイレベル、書き込み制御線１８の電位がハイレベル（ＶＨ）とされる。ここで、書き込み制御線１８の電位差δＶrは、（３）式で表される。（３）式において、平均移動度パラメータβaveは、上述した移動度パラメータβL（（２）式：図２参照）の平均値である。ｉbaseは、上述した黒レベル電流である。
δＶrの値は、次のように求められる。すなわち、発光時におけるドライバ素子１２のゲート電位Ｖgは、（５）式の通りである。黒レベルを維持するには、ゲート電位ＶgはＶDD−ＶTである必要がある。従って、δＶr＝（２×ｉdata／βL）1/2となる。
ここで、黒レベルを表示する際に書き込むデータ電流ｉdataをｉbaseと定義しているため、δＶr＝（２×ｉbase／βL）1/2となる。移動度パラメータβLは、個々のドライバ素子によって値が異なるため、δＶrの最適値も個々の画素によって異なる。従って、理論的には各画素に個別に書き込み制御線１８を接続し、各画素に異なるδＶrを個別に付与することが好ましいように思えるが、この場合、制御線１８の回路構成が非常に複雑になる上に、駆動の仕方も複雑化する。従って、制御線１８を画素ライン毎に共通に接続するか、あるいは、全画素に共通に接続するとともに、全ての画素に共通のδＶrの値を付与することが好ましい。
全ての画素に共通のδＶrの値を付与する場合、βLを各画素共通の値とする必要があるため、各画素における移動度パラメータβLをβxに置き換える。その結果、（２×ｉbase／βx）1/2である。βxは全ての画素における移動度パラメータβの平均値であるβaveが良く、その場合が（３）式であるが、βxは０．５βave≦βx≦１．５βaveの範囲であっても良い。更に好ましくは、０．９βave≦βx≦１．１βaveに設定する。
この場合、スイッチング素子１１がオン、スイッチング素子１３およびスイッチング素子１４がそれぞれオフとされる。これにより、ＥＬ電源線１９→ドライバ素子１２→スイッチング素子１１→有機ＥＬ素子１０という経路で同図に示した（４）式で表される電流ｉOLEDが流れる。
（４）式において、電圧Ｖsgは、ドライバ素子１２のソース−ゲート間の電圧である。ＶTは、ドライバ素子１２の駆動閾値に対応する閾値電圧である。（４）式において、αが１、βaveがβLであるとすると、これらを一番下の式に代入すると、電流ｉOLEDが０となり、完全な黒レベルの表示とされる。
ここで、平均移動度パラメータβaveは、図４に示したように、画像表示装置における全画素回路に対してテスト電流ｉtestを書き込み、有機ＥＬ素子１０を発光状態にして、書き込み制御線１８の電位を時間的に変化させ、各画素回路における移動度パラメータを算出した後、求められる。
具体的には、図５に示したように、スイッチング素子１３およびスイッチング素子１４
がオンとされ、スイッチング素子１１がオフとされると、ソース信号線１７には、テスト電流ｉtestが流れる。この場合、ドライバ素子１２のゲート電位Ｖgは、（６）式で表される。
つぎに、図６に示したように、スイッチング素子１３およびスイッチング素子１４がオフとされ、スイッチング素子１１がオンとされると、有機ＥＬ素子１０にテスト電流ｉtest(t)が流れ、有機ＥＬ素子１０が発光する。この場合、ドライバ素子１２のゲート電位Ｖgは、（７）式で表される。（７）式において、ｉtestは、図５に示したテスト電流ｉtestである。
この発光時に、書き込み制御線１８の電位差δＶrを変化させ、電位差δＶr(t)（（８）式参照）で黒レベルになった場合、すなわち、（９）式で表されるテスト電流ｉtest(t)が、０（（１０）式参照）であって有機ＥＬ素子１０が発光しない場合、当該画素回路の移動度パラメータβLは、黒になった瞬間のδＶr(t)を用いて（１１）式で表される。
実際には、図７の左側に示したように、全画素回路について、黒レベルとなった際の電位差δＶr(t)の分布（電位差Ｖ１，１〜Ｖｎ，ｍ）が求められる。つぎに（１１）式のδＶr（ｔ）に各電位差（電位差Ｖ１，１〜Ｖｎ，ｍ）と、既知のテスト電流ｉtestの値を代入して、各画素回路の移動度パラメータβLを求める。これにより、図７の右側に示したように、全画素回路の移動度パラメータβLの分布が求められる。
つぎに、移動度パラメータβLの分布より、平均移動度パラメータβaveが求められる。具体的には、移動度パラメータβLの分布（β１，１〜βｎ，ｍ）の各値を加算し、加算結果を全画素回路の数（サンプル数）で除算したものが平均移動度パラメータβaveとして求められる。
以上説明したように、実施例１によれば、黒レベルの表示に対応する電流のデータを書き込む際に、蓄積容量１０Ｃsを介してドライバ素子１２のゲート電位Ｖgを変化させ、データ書き込み用の電流ｉdataを増加させることとしたので、従来の容量のように、１画素あたりの面積の制約を受けることなく、黒レベルの表示におけるデータ書き込み時の応答速度を改善することができる。
さて、前述した実施例１においては、図１に示した回路の構成例について説明したが、図９に示した回路の構成例としてもよい。以下では、この構成例を実施例２として説明する。図９は、本発明にかかる実施例２による画像表示装置の１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、有機ＥＬ素子４０、スイッチング素子４１、ドライバ素子４２、スイッチング素子４３、スイッチング素子４４、ゲート信号線４５、ゲート信号線４６、ソース信号線４７、書き込み制御線４８、ＥＬ電源線４９および蓄積容量４０Ｃsを備えている。
ここで、同図において、有機ＥＬ素子４０、スイッチング素子４１、ドライバ素子４２、スイッチング素子４３、スイッチング素子４４、ゲート信号線４５、ゲート信号線４６、ソース信号線４７、書き込み制御線４８、ＥＬ電源線４９および蓄積容量４０Ｃsは、図１に示した有機ＥＬ素子１０、スイッチング素子１１、ドライバ素子１２、スイッチング素子１３、スイッチング素子１４、ゲート信号線１５、ゲート信号線１６、ソース信号線１７、書き込み制御線１８、ＥＬ電源線１９および蓄積容量１０Ｃsに対応している。また、スイッチング素子４１、ドライバ素子４２、スイッチング素子４３およびスイッチング素子４４は、ｎ型のトランジスタである。
さて、前述した実施例２においては、図９に示した回路の構成例について説明したが、図１０に示したように、スイッチング素子４１およびゲート信号線４６を設けない構成例（実施例３）としてもよい。
さて、前述した実施例１においては、図１に示した回路の構成例について説明したが、図１１に示したカレントミラー型の回路の構成例としてもよい。以下では、この構成例を実施例４として説明する。図１１は、本発明にかかる実施例４による画像表示装置の１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、有機ＥＬ素子６０、ドライバ素子６１、スイッチング素子６２、スイッチング素子６３、ドライバ素子６４、ゲート信号線６５、ゲート信号線６６、ソース信号線６７、書き込み制御線６８、ＥＬ電源線６９、電流源７０および蓄積容量６０Ｃsを備えている。ドライバ素子６１とドライバ素子６４とはカレントミラー回路を構成している。また、ドライバ素子６１、スイッチング素子６２、スイッチング素子６３およびドライバ素子６４は、ｐ型のトランジスタである。
つぎに、黒レベルを表示する場合について説明する。はじめに、黒レベルの表示にあたって、図１２のデータ書き込み期間（１）に対応するデータ書き込み動作が行われる。すなわち、データ書き込み期間（１）では、ゲート信号線６６の電位がローレベル、ゲート信号線６５の電位がローレベル、書き込み制御線６８の電位がローレベル（ＶＬ）とされる。
この場合、ドライバ素子６４のゲート電位Ｖgは、前述した（１）式で表される。このとき流れるデータ電流ｉdataは、前述した（２）式で表される。ここで、データ書き込み時に流れるデータ電流ｉdataは、実施例１と同様にして、図８に示したように、１０μＡも流れる。
つぎに、図１３の発光期間（２）に対応する発光動作が行われる。すなわち、発光期間（２）では、ゲート信号線６６の信号がハイレベル、ゲート信号線６５の電位がハイレベル、ソース信号線６７の電位がハイレベル、書き込み制御線６８の電位がハイレベル（ＶＨ）とされる。ここで、書き込み制御線６８の電位差δＶrは、前述したように（３）式で表される。また、有機ＥＬ素子６０を流れる電流ｉOLEDは、（４’）式で表される。ここで、κは、ドライバ素子６１とドライバ素子６４のそれぞれのチャネル幅をＷａ、Ｗｂおよびチャネル長をＬａ、Ｌｂとしたときに、κ＝（Ｗｂ／Ｌｂ）／（Ｗａ／Ｌａ）で表される。また、ドライバ素子６１のゲート電位Ｖgは、前述したように、（５）式で表される。
以上のように、本発明にかかる画像表示装置は、黒レベルの表示における応答速度の改善に対して有用である。
本発明にかかる実施例１による画像表示装置の１画素に対応する画素回路の構成を示す図である。 同実施例１におけるデータ書き込み動作を説明する図である。 同実施例１における発光動作を説明する図である。 同実施例１における平均移動度パラメータβaveの求め方を説明する図である。 同実施例１における平均移動度パラメータβaveの求め方を説明する図である。 同実施例１における平均移動度パラメータβaveの求め方を説明する図である。 同実施例１における平均移動度パラメータβaveの求め方を説明する図である。 同実施例１におけるデータ電流ｉdataと電流ｉOLEDとの関係を示す図である。 本発明にかかる実施例２による画像表示装置の１画素に対応する画素回路の構成を示す図である。 本発明にかかる実施例３による画像表示装置の１画素に対応する画素回路の構成を示す図である。 本発明にかかる実施例４による画像表示装置の１画素に対応する画素回路の構成を示す図である。 同実施例４におけるデータ書き込み動作を説明する図である。 同実施例４における発光動作を説明する図である。 従来の画像表示装置の１画素に対応する画素回路の構成を示す図である。 従来の画像表示装置におけるソース信号線に流す電流と有機ＥＬ素子に流れる電流との関係を示す図である。
符号の説明
１０ 有機ＥＬ素子
１２ ドライバ素子
１８ 書き込み制御線
１０Ｃs 蓄積容量
４０ 有機ＥＬ素子
４２ ドライバ素子
４０Ｃs 蓄積容量
６０ 有機ＥＬ素子
６１ ドライバ素子
６４ ドライバ素子
６０Ｃs 蓄積容量

Claims (7)

  1. 電流注入により発光する発光手段と、
    ゲート端子、ソース端子及びドレイン端子のうちの一方である第１端子、ソース端子及びドレイン端子のうちの他方である第２端子を有し、前記発光手段に前記第１端子が接続され、前記ゲート端子と前記第２端子との間に印加される、所定の駆動閾値電圧よりも高い電位差に応じて前記第２端子と前記第１端子の間に電流を流すトランジスタ素子と、
    前記ゲート端子に接続された単一の蓄積容量手段と、
    前記蓄積容量手段を介して前記ゲート端子に接続された書き込み制御線と、
    前記ゲート端子と前記第１端子の間に接続された第１のスイッチング素子と、
    電流源と、
    前記第１端子と前記電流源の間に接続された第２のスイッチング素子と、
    前記発光手段を発光させる発光期間と、該発光期間の前のデータ書き込み期間とで、前記書き込み制御線の電位、前記第１および第２のスイッチング素子の接続状態、および前記電流源の電流を切り替える制御手段と、
    を備え、
    前記発光手段と、前記トランジスタ素子と、前記蓄積容量手段と、前記第１および第２のスイッチング素子は画素毎に設けられており、
    前記制御手段は、前記データ書き込み期間には、前記第１および第２のスイッチング素子をオンとし、前記電流源に、前記発光期間に前記発光手段に流す電流に応じた電流を流すことにより、前記単一の蓄積容量手段のみに電荷を蓄積させて、前記ゲート端子を前記電流源に流れる電流に応じた電位にし、前記発光期間には、前記第１および第２のスイッチング素子をオフとして、前記トランジスタ素子を介して前記発光手段に電流を流し、この際、前記書き込み制御線の電位を、前記データ書き込み期間における前記書き込み制御線の電位から変化させることにより、前記ゲート端子と前記第２端子との間の電位差と前記駆動閾値電圧の差が、前記データ書き込み期間におけるよりもより小さくなるようにし、
    前記書き込み制御線は、画素毎に設けられ、前記制御手段は、前記書き込み制御線の、前記発光期間における電位と前記データ書き込み期間における電位との電位差を、各画素に対して個別の値にすることを特徴とする画像表示装置。
  2. 前記トランジスタ素子はｎ型トランジスタであり、前記発光期間における前記書き込み制御線の電位を、前記データ書き込み期間における前記書き込み制御線の電位よりも低くすることを特徴とする請求項１に記載の画像表示装置。
  3. 前記トランジスタ素子はｐ型トランジスタであり、前記発光期間における前記書き込み制御線の電位を、前記データ書き込み期間における前記書き込み制御線の電位よりも高くすることを特徴とする請求項１に記載の画像表示装置。
  4. 前記発光期間に前記発光素子に流れる電流が０になるようにして黒レベルの表示を行わせる際に、前記データ書き込み期間に前記電流源に流す電流をｉbaseとし、
    前記トランジスタ素子の前記駆動閾値をＶ Ｔ とし、前記第１端子の電位をＶ ＤＤ 、前記ゲート端子の電位をＶ ｇ とした時に前記第２端子と前記第１端子の間に流れる電流をｉとして、前記トランジスタ素子がｐ型トランジスタの時にはＶ ｇ =Ｖ ＤＤ −Ｖ Ｔ −（２ｉ／βL） １／２ 、前記トランジスタ素子がん型トランジスタの時にはＶ ｇ =Ｖ ＤＤ ＋Ｖ Ｔ ＋（２ｉ／βL） １／２ を成立させるパラメータβLを用いて、
    前記書き込み制御線の、前記発光期間における電位と前記データ書き込み期間における電位との電位差δＶrを、（２ｉbase／０．５βL）１／２≦δＶr≦（２ｉbase／１．５βL）１／２ とすることを特徴とする請求項１乃至請求項３のいずれか一つに記載の画像表示装置。
  5. 前記電位差δＶrを、（２ｉbase／０．９βL）１／２≦δＶr≦（２ｉbase／１．１βL）１／２ とすることを特徴とする請求項４に記載の画像表示装置。
  6. 前記発光手段は、有機ＥＬ素子であることを特徴とする請求項１乃至請求項５のいずれか一つに記載の画像表示装置。
  7. 電流注入により発光する発光手段と、
    前記発光手段に第１端子が接続され、ゲート端子と前記第２端子との間に印加される、所定の駆動閾値電圧よりも高い電位差に応じて前記第２端子と前記第１端子の間に電流を流す第１のトランジスタ素子と、
    前記第１のトランジスタ素子とカレントミラー回路を構成する第２のトランジスタ素子と、
    前記ゲート端子に接続された単一の蓄積容量手段と、
    前記蓄積容量手段を介して前記第１のトランジスタ素子の前記ゲート端子に接続された書き込み制御線と、
    前記第２のトランジスタ素子のゲート端子と第１端子の間に接続された第１のスイッチング素子と、
    電流源と、
    前記第２のトランジスタ素子の前記第１端子と前記電流源の間に接続された第２のスイッチング素子と、
    前記発光手段を発光させる発光期間と、該発光期間の前のデータ書き込み期間とで、前記書き込み制御線の電位、前記第１および第２のスイッチング素子の接続状態、および前記電流源の電流を切り替える制御手段と、
    を備え、
    前記発光手段と、前記トランジスタ素子と、前記蓄積容量手段と、前記第１および第２のスイッチング素子は画素毎に設けられており、
    前記制御手段は、前記データ書き込み期間には、前記第１および第２のスイッチング素子をオンとし、前記電流源に、前記発光期間に前記発光手段に流す電流に応じた電流を流すことにより、前記単一の蓄積容量手段のみに電荷を蓄積させて、前記ゲート端子を前記電流源に流れる電流に応じた電位にし、前記発光期間には、前記第１および第２のスイッチング素子をオフとして、前記第１のトランジスタ素子を介して前記発光手段に電流を流し、この際、前記書き込み制御線の電位を、前記データ書き込み期間における前記書き込み制御線の電位から変化させることにより、前記第１のトランジスタ素子の前記ゲート端子と前記第２端子との間の電位差と前記駆動閾値電圧の差が、前記データ書き込み期間における前記第２のトランジスタの前記ゲート端子と第２端子との間の電位差と前記駆動閾値電圧の差よりも小さくなるようにし、
    前記書き込み制御線は、画素毎に設けられ、前記制御手段は、前記書き込み制御線の、前記発光期間における電位と前記データ書き込み期間における電位との電位差を、各画素に対して個別の値にすることを特徴とする画像表示装置。
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