JP4830367B2 - 階調表現デバイスの駆動方法 - Google Patents

Description

本発明は、複数段階の動作状態をとることで画像の明るさや色の濃淡を表現する階調表現デバイスの駆動回路、この階調表現デバイスを備えた画像出力装置（光で画像を形成する表示装置やインクで画像を形成するプリンタ等）、および階調表現デバイスの駆動方法に関する。

階調表現デバイスとして例えば液晶を例に挙げると、液晶は外部電圧がかかると分子配列の並び方が変わり、これにより光の透過率が制御されて階調（画像の明暗）が表現される。

液晶の駆動回路としては、電圧サンプルホールド回路を有する回路が公知である（特許文献１参照）。図２６に示すように、スイッチＳＷがオンのときにコンバータ１００の出力電圧がキャパシタＣに印加され、スイッチＳＷをオフするとその出力電圧に対応した電荷がキャパシタＣにホールドされる。このホールドされた電圧を所望のタイミングでバッファアンプ１０１及びアンプ１０２を介して出力する。バッファアンプ１０１の出力レンジは例えば０〜３.３Ｖであり、アンプ１０２はその電圧を例えば０〜１５Ｖのレンジで増幅して出力する。

コンバータ１００はデジタル画像データをこれに対応したアナログ電圧に変換して出力し、各スイッチＳＷ及び各キャパシタＣは、シリアルでコンバータ１００より出力される電圧を順次サンプルホールドしていき、例えば線順次駆動方式の場合には、１ライン分の画素に対応した電圧を同時に出力する。

特開平１０−３０７５６４号公報

画質の向上には高解像度（画素数の多い）画像をフレームレート（画面の切り替わり速度）を速くして表示させる必要があるが、これを実現するためには階調表現デバイスへ与える信号の更新速度を速くして階調表現デバイスの動作状態を高速で変化させていく必要がある。この階調表現デバイスの高速動作には高電圧が必要となる。ところが、電圧サンプルホールド回路ではアンプ１０２の出力電圧が高いとその出力電圧を高速に変化させることが困難であり、結果として画質向上を図れない。特に、最近、例えばSilicon Light Machines社開発のＧＬＶ（Grating Light Valve）デバイスのような高電圧且つ高速動作が要求される階調表現デバイスを利用したプロジェクタ型表示装置の開発が進められ、従来の電圧サンプルホールド回路に代わる駆動回路が求められていた。

本発明は上述の問題に鑑みてなされ、その目的とするところは、階調表現デバイスの駆動回路や駆動方法を工夫することで画質向上を実現する階調表現デバイスの駆動回路、画像出力装置、階調表現デバイスの駆動方法を提供することにある。

本発明は前記課題を解決するため以下の構成を採用した。
すなわち、本発明の階調表現デバイスの駆動回路は、デジタル画像データを該画像データに応じたアナログ電流に変換して出力するコンバータと、このコンバータの出力電流をサンプルホールドする電流サンプルホールド回路と、一端が階調表現デバイスへの出力線に接続され、電流サンプルホールド回路から電流の供給を受けて電流サンプルホールド回路でサンプルホールドされた電流に応じた電圧を一端に生じさせる抵抗とを備える。

ここで、階調表現デバイスとは、画像の明るさや色の変化といった階調を表現するデバイスであり、液晶、ＧＬＶ（Grating Light Valve）、Texas Instruments社開発のＤＭＤ（Digital Micro-Mirror Device）、エレクトロルミネッセンス素子、発光ダイオード等が一例として挙げられる。さらには、印刷画像においては、例えばあるドットの集まりの中で何個のドットを印刷するかや、ドットの濃淡で印刷画像の階調が表現されるので、それらを表現する例えばサーマル式や圧電式のプリンタデバイスも本発明の階調表現デバイスに含む。したがって、本発明の画像出力装置は表示装置に限らずプリンタも含む。

上記電流サンプルホールド回路によって上記抵抗に流れる電流が制御される。電流サンプルホールド回路から抵抗に供給される電流は、画像データに応じた電流である。その画像データに応じた電流が抵抗に流れることで、抵抗の一端に画像データに応じた電圧が生じ、この電圧が階調表現デバイスに出力される。このように本発明では、アンプを用いずに、電流サンプルホールド回路の出力電流を抵抗に流すことで電圧に変換して出力するので、高電圧であっても高速に出力電圧を次々と更新していくことができる。

また、本発明の階調表現デバイスの駆動回路は、デジタル画像データを該画像データに応じたアナログ電流に変換して出力するコンバータと、このコンバータの出力電流を順次サンプルホールドする、直列接続された複数段の電流サンプルホールド回路とを備える。

この発明では、複数段の電流サンプルホールド回路を直列接続させているため、後段のサンプルホールド回路が階調表現デバイスへと出力しているときに、同時に、次のサンプリング対象の電流を前段の電流サンプリング回路に入力させてサンプリングする処理が可能になる。いわゆるパイプライン動作のように時間間隔を短くして次々と階調表現デバイスへの出力を行うことができる。

また、本発明の階調表現デバイスの駆動方法では、各コンバータからの出力信号を同時にそれぞれ対応するサンプルホールド回路群に入力させ、同じサンプルホールド回路群に属する複数のサンプルホールド回路は時分割で順次動作させ、各サンプルホールド回路群どうしで、各サンプルホールド回路を順次動作させる方向が、階調表現デバイスの配列方向に沿って同一方向に揃わないようにしている。

これにより、各サンプルホールド回路群間において同じ順序で同期して動作される各サンプルホールド回路の動作時にノイズが混入してしまっても、そのノイズに起因する不良画素が、ある１ライン方向に等間隔で現れずに目立ちにくい。

また、本発明の階調表現デバイスの駆動方法では、各コンバータからの出力信号を同時にそれぞれ対応するサンプルホールド回路群に入力させ、同じサンプルホールド回路群に属する複数のサンプルホールド回路は時分割で順次動作させ、同じサンプルホールド回路群に属する各サンプルホールド回路を順次動作させる方向を前回の動作時の方向と逆向きにしている。

一般に、画像において位置が近い画素間では階調の変化が小さくサンプリング対象電流の値も近い。したがって、同じサンプルホールド回路群に属する各サンプルホールド回路を順次動作させる方向を前回の動作時の方向と逆向きにして、各サンプルホールド回路の動作順序を示す経路が隣り合う画素間をつなぐように、各サンプルホールド回路の動作順序を制御すれば、各サンプルホールド回路の一連の動作を通じて、同じサンプルホールド回路群に属する各サンプルホールド回路に共通な寄生容量の充放電に要する時間を短くできる。これにより、電流のサンプリング周期を短くして電流サンプルホールド回路を高速に動作させることができる。

本発明によれば、電流サンプルホールド回路の出力電流を抵抗に流すことで電圧に変換して出力するので、階調表現デバイスに与える電圧の更新速度の高速化が図れる。これにより、特に画素数が多く高解像度の画像であっても、画像を次々と切り替えていく速度（フレームレート）を高めて、画質を向上できる。

また、本発明によれば、複数段の電流サンプルホールド回路を直列接続させているため、いわゆるパイプライン動作のように時間間隔を短くして次々と階調表現デバイスへの出力を行うことができ、これにより、特に画素数が多く高解像度の画像であっても、画像を次々と切り替えていく速度（フレームレート）を高めて、画質を向上できる。

また、本発明によれば、各サンプルホールド回路群どうしで、各サンプルホールド回路を順次動作させる方向が、階調表現デバイスの配列方向に沿って同一方向に揃わないようにしているため、各サンプルホールド回路群間において同じ順序で同期して動作される各サンプルホールド回路の動作時にノイズが混入してしまっても、そのノイズに起因する不良画素を目立ちにくくでき、画質を向上できる。

また、本発明によれば、各サンプルホールド回路の一連の動作を通じて、同じサンプルホールド回路群に属する各サンプルホールド回路に共通な寄生容量の充放電に要する時間を短くでき、電流のサンプリング周期を短くして電流サンプルホールド回路を高速に動作させることができる。これにより、特に画素数が多く高解像度の画像であっても、画像を次々と切り替えていく速度（フレームレート）を高めて、画質を向上できる。

以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。なお、本発明は以下の実施形態に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

［第１の実施形態］
図１は本発明の一実施形態に係る画像出力装置の主要な構成を示すブロック図である。本実施形態では、画像出力装置は、例えばＧＬＶ（Grating Light Valve）デバイスを階調表現デバイスとして用いて画像を投影するプロジェクター型表示装置である。ＧＬＶデバイスは、シリコン基板上に一列に形成された例えば１０８０画素分のリボン状の光回折素子を有し、この光回折素子は電圧印加により微細に動かすことができ、画像データに応じて印加する電圧を制御して動かす量を制御することで光源からの光の回折量を変化させ画像の明暗（階調）を作り出す。

この表示装置では、ＲＧＢレーザ光をそれぞれに対応したＧＬＶデバイスに照射し、垂直画素である１０８０画素分の１次元像を走査ミラーで水平方向に走査することで２次元画像を作り出す。例えば、１９２０画素相当の水平走査を行うことで、１９２０画素（水平）×１０８０画素（垂直）の画像を実現する。

図１において、デジタル画像データ（以下、単に画像データとも称する）は画像データ処理回路１に入力される。ここで、画像データは各画素の明るさ（階調）を示すデータであり、例えば最も明るい画素または最も暗い画素は、画像データ”０”で表される。画像データ処理回路１では、画像データの各種補正やデータの配列処理等が行われる。メモリ４は、データ処理における一時的なデータの保存に使われる。

画像データ処理回路１から出力される画像データは、階調表現デバイス（ＧＬＶデバイス）の駆動回路（以下、単に駆動回路とも称する）２に入力する。駆動回路２からは、画像データに応じたアナログ電圧が出力され、この電圧は階調表現デバイス（ＧＬＶデバイス）に供給される。

駆動回路２は、図２に示すように、デジタルデータインタフェース５と、データストレージ６と、複数のコンバータ７−１〜７−ｎと、各コンバータ７−１〜７−ｎに接続された複数のサンプルホールド回路群ＳＨ１〜ＳＨｎを有する。各コンバータ７−１〜７−ｎは、ＤＡ（Digital-to-Analog）コンバータである。各コンバータ７−１〜７−ｎと、各サンプルホールド回路群ＳＨ１〜ＳＨｎとは１対１で対応し、各サンプルホールド回路群ＳＨ１〜ＳＨｎは、対応するコンバータ７−１〜７−ｎに対して並列に接続された複数のサンプルホールド回路からなる。例えば、サンプルホールド回路群ＳＨ１は、コンバータ７−１に対して並列に接続された複数のサンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍからなる。

デジタル画像データはデジタルデータインタフェース５を介してデータストレジ６に格納される。データストレージ６から各コンバータ７−１〜７−ｎへの画像データの出力タイミングは、各コンバータ７−１〜７−ｎ間で同時である。各コンバータ７−１〜７−ｎは、入力された画像データを、該画像データに応じたアナログ電流に変換して、対応する各サンプルホールド回路群ＳＨ１〜ＳＨｎに出力する。

例えばコンバータ７−１とこれに対応するサンプルホールド回路群ＳＨ１の動作について図３を参照して説明する。

コンバータ７−１は、入力デジタル画像データを、この画像データに応じたアナログ電流Ｉdataに変換して出力する。この電流Ｉdataにバイアス電流Ｉbiasが加算された（Ｉdata＋Ｉbias）がサンプルホールド回路群ＳＨ１に入力する。バイアス電流Ｉbiasを加えるのは、電流Ｉdataがゼロに近い値であっても各サンプルホールド回路ＳＨ１−１〜１−ｍにおける適切な動作速度を確保するためである。

画像データはコンバータ７−１に次々に入力され、コンバータ７−１はその画像データに対応したアナログ電流Ｉdataをシリアルでサンプルホールド回路群ＳＨに出力する。サンプルホールド回路群ＳＨ１に属する複数のサンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍは、タイミング制御回路８からの制御信号に基づいて何れか１つがコンバータ７−１からの出力電流Ｉdataの入力を受けるように選択され、時分割で順次動作される。例えば、ある電流Ｉdataがサンプルホールド回路ＳＨ１に入力し、次の電流Ｉdataがサンプルホールド回路ＳＨ１−２に入力し、そのまた次の電流Ｉdataがサンプルホールド回路ＳＨ１−３に入力するというように各サンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍに次々と電流Ｉdataが取り込まれていく。

各サンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍに入力された電流Ｉdataは各サンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍでサンプルホールドされて、電流Ｉdataに対応するアナログ電圧を、各サンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍに対応して設けられた各階調表現デバイスに出力する。すべてのサンプルホールド回路ＳＨ１−１〜ＳＨ１−ｍが同時に対応する各階調表現デバイスに上記電圧を出力する。このタイミングもタイミング制御回路８からの制御信号に基づいて行われる。

他のコンバータ７−２〜７−ｎ及びサンプルホールド回路群ＳＨ２〜ＳＨｎについても、上述したコンバータ７−１とサンプルホールド回路群ＳＨ１と同様のことが言える。

すべてのコンバータ７−１〜７−ｎ及びサンプルホールド回路群ＳＨ１〜ＳＨｎについてまとめてその動作を説明すると、各コンバータ７−１〜７−ｎからの出力信号はタイミング制御回路８からの制御信号に基づいて、それぞれ対応するサンプルホールド回路群ＳＨ１〜ＳＨｎに同時に入力し、各サンプルホールド回路群ＳＨ１〜ＳＨｎでは属する複数のサンプルホールド回路の動作が時分割で順次行われ、すべてのサンプルホールド回路ＳＨ１−１〜ＳＨｎ−ｍからの出力電圧はタイミング制御回路８からの制御信号に基づいて垂直画素に対応した１ライン分の階調表現デバイスに対して同時に出力され、１次元像が形成される。そして、また次の１ライン分の画像データが各コンバータ７−１〜７−ｎに入力すると、上記と同じ動作が繰り返されて、次の列の１次元像が形成される。この１次元像が水平画素数分揃うと１画面（１フレーム）が形成される。そして、また次のフレームについての動作が繰り返されていく。

次に、図４を参照して各サンプルホールド回路ＳＨ１−１〜ＳＨｎ−ｍの詳細について説明する。各サンプルホールド回路ＳＨ１−１〜ＳＨｎ−ｍは、主として、上記（Ｉdata＋Ｉbias）の入力線Ｌinに接続された第１段の電流サンプリング回路と、この第１段の電流サンプリング回路に対して直列に接続された第２段の電流サンプリング回路と、第２段の電流サンプリング回路の出力電流を電圧に変換する抵抗Ｒとを備える。第１段の電流サンプリング回路は、主として、トランジスタＴ１、キャパシタＣ１、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａを有する。第２段の電流サンプリング回路は、主として、トランジスタＴ４、Ｔ５、キャパシタＣ２、スイッチＳＷ２ｂ、ＳＷ２ｄ、ＳＷ２ｃ、ＳＷ３ａを有する。

図４において、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ８、Ｔ９、Ｔ１１は例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。また、各スイッチＳＷ１ａ〜１ｄ、ＳＷ２ａ〜ＳＷ２ｄ、ＳＷ３ａ、ＳＷ３ｅ、ＳＷ４もＭＯＳＦＥＴで構成される。

トランジスタＴ１のドレインはスイッチＳＷ１ａを介して電流入力線Ｌinに接続されている。電流入力線Ｌinは各コンバータ７−１〜７−ｎの出力端子及びバイアス電流供給回路に接続されている。トランジスタＴ１のソースはグランドに接続されている。スイッチＳＷ１ｂの一端はスイッチＳＷ１ａとトランジスタＴ１のドレインとの間に接続され、スイッチＳＷ１ｂの他端はキャパシタＣ１の一端に接続されている。キャパシタＣ１の他端はグランドに接続されている。トランジスタＴ１のゲートはスイッチＳＷ１ｂとキャパシタＣ１との間に接続されている。

トランジスタＴ１のドレインはスイッチＳＷ２ａを介してトランジスタＴ２のドレインと接続されている。トランジスタＴ２及びＴ３のソースは電圧ＡＶＤＤが供給される電源線に接続されている。トランジスタＴ２及びＴ３のゲートは、トランジスタＴ２のドレインとスイッチＳＷ２ａとの間に接続されている。トランジスタＴ２とＴ３は同じ特性（構造及びサイズが同じ）であり、カレントミラーを構成している。

トランジスタＴ３のドレインはスイッチＳＷ２ｂを介してトランジスタＴ４のドレインに接続され、トランジスタＴ４のソースはグランドに接続されている。トランジスタＴ４のゲートはスイッチＳＷ２ｃを介してトランジスタＴ５のゲートに接続されている。トランジスタＴ４とＴ５は同じ特性（構造及びサイズが同じ）であり、カレントミラーを構成している。また、トランジスタＴ３のドレインはスイッチＳＷ２ｄを介して、トランジスタＴ４のゲートとスイッチＳＷ２ｃとの間に接続されている。スイッチＳＷ２ｃとトランジスタＴ５のゲートとの間にはキャパシタＣ２の一端が接続され、キャパシタＣ２の他端はグランドに接続されている。

トランジスタＴ５のソースはグランドに接続され、トランジスタＴ５のドレインはスイッチＳＷ３ａを介してトランジスタＴ１１のソースに接続されている。スイッチＳＷ３ａとトランジスタＴ１１のソースとの間には、スイッチＳＷ３ｅを介して、バイアス電流供給用のトランジスタＴ８のドレインが接続されている。

トランジスタＴ８のソースは電圧ＡＶＤＤが供給される電源線に接続され、トランジスタＴ８のゲートはトランジスタＴ９のゲートと接続されている。トランジスタＴ８とＴ９は同じ特性（構造及びサイズが同じ）であり、カレントミラーを構成している。また、トランジスタＴ８のゲート及びトランジスタＴ９のゲートにはキャパシタＣ３の一端が接続され、キャパシタＣ３の他端は電圧ＡＶＤＤが供給される電源線に接続されている。

トランジスタＴ９のソースは電圧ＡＶＤＤが供給される電源線に接続され、トランジスタＴ９のドレインはスイッチＳＷ１ｄを介してbias電流入力線Ｌbiasに接続されている。トランジスタＴ８及びＴ９の両ゲートはスイッチＳＷ１ｃを介してbias電流入力線Ｌbiasに接続されている。

トランジスタＴ１１のドレインは抵抗Ｒを介して電圧ＨＶＤＤが供給される電源線に接続されている。抵抗Ｒの一端とトランジスタＴ１１のドレインとの間には、スイッチＳＷ４を介して出力線Ｌoutが接続され、この出力線Ｌoutはロードキャパシタ（load capacitor）ＣＬに接続されている。ロードキャパシタＣＬは階調表現デバイスを模している。あるいは、ロードキャパシタＣＬはスイッチＳＷ４と共に、階調表現デバイスへの出力電圧をサンプルホールドするサンプルホールド回路を構成する。

次に、図４に示す回路の動作について、図８のタイミングチャートも参照して説明する。同じサンプルホールド回路群に属する各サンプルホールド回路の各スイッチに対応して、図８では各スイッチのオン／オフタイミングを複数示している。この図８から明らかなように、スイッチＳＷ１ａ〜１ｄは同じサンプルホールド回路内では同時にオン／オフし、他サンプルホールド回路（ＳＨ１−２、ＳＨ１−３、・・・ＳＨ１−ｍ）では時分割で順次オンとされる。

先ず、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオンにされると、電流入力線Ｌinからの入力電流Ｉin（＝Ｉdata＋Ｉbias）がトランジスタＴ１のドレイン−ソース間に流れる。ここで、Ｉdataは画像データに対応した各コンバータ７−１〜７−ｎからの出力電流であり、ＩbiasはトランジスタＴ９及びスイッチＳＷ１ｄを介して供給されるバイアス電流である。

このとき、トランジスタＴ１のゲート電圧Ｖgs１は、トランジスタＴ１のドレイン−ソース間に流れる電流Ｉinに対応した電圧となり、キャパシタＣ１の容量をＣ１とすると、キャパシタＣ１には、Ｑ１＝Ｃ１×Ｖgs１の電荷が充電される。このステップは、第１段の電流サンプルホールド回路における電流サンプリングステップである。

次に、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオフにされると、トランジスタＴ１に電流Ｉinが流れなくなり、キャパシタＣ１にはスイッチＳＷ１ａ、ＳＷ１ｂがオフになる直前の上記電荷Ｑ１が保持される。すなわち、トランジスタＴ１のゲート電圧はスイッチＳＷ１ａ、ＳＷ１ｂがオフになる直前のゲート電圧Ｖgs１にホールドされる。この電流サンプルホールド回路で、直接的にホールドされるのは電流ではなくトランジスタＴ１のゲート電圧Ｖgs１であるが、次のステップにて、トランジスタＴ１のドレイン−ソース間にはホールドされたゲート電圧Ｖgs１に対応する電流、すなわち入力電流Ｉinが流れ、このＩinが第２段の電流サンプリング回路に出力されるので、結果として、所望の電流Ｉinをサンプルホールドしていることになる。

スイッチＳＷ１ａ、１ｂがオンになるごとに、入力電流Ｉinに応じてキャパシタＣ１は充電または放電され、入力電流Ｉinに応じたすなわち画像データに応じた所望の量の電荷が充電される。

スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオフにされた後、スイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄがオンにされる。ＳＷ２ａがオンになることによって、トランジスタＴ２とトランジスタＴ１に電流が流れる。このとき、トランジスタＴ１には、先のステップでホールドされたゲート電圧Ｖgs１に応じた電流が流れる。換言すれば、トランジスタＴ１はゲート電圧Ｖgs１に応じた電流の定電流源として機能する。トランジスタＴ１に対して直列接続されているトランジスタＴ２にもトランジスタＴ１に流れる電流と同じ電流が流れる。また、トランジスタＴ２とＴ３はカレントミラーになっているので、トランジスタＴ３にもトランジスタＴ１及びＴ２に流れる電流と同じ電流が流れる。さらに、この電流はスイッチＳＷ２ｂを介してトランジスタＴ４に流れる。

このとき、トランジスタＴ４のゲート電圧Ｖgs４は、トランジスタＴ４に流れる電流（ドレイン−ソース間に流れる電流）に対応した電圧となり、キャパシタＣ２の容量をＣ２とすると、キャパシタＣ２には、Ｑ２＝Ｃ２×Ｖgs４の電荷が充電される。このステップは、第２段の電流サンプルホールド回路における電流サンプリングステップである。

次に、スイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄがオフにされると、トランジスタＴ４に電流が流れなくなり、キャパシタＣ２にはスイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄがオフになる直前の上記電荷Ｑ２が保持される。すなわち、トランジスタＴ５のゲート電圧が、スイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄがオフになる直前のゲート電圧（＝Ｖgs４）にホールドされる。ここでも、直接的にホールドされるのは電流ではなくトランジスタＴ５のゲート電圧であるが、次のステップにて、トランジスタＴ５のドレイン−ソース間にはホールドされたゲート電圧に対応する電流が流れ、この電流が後段に出力されるので、結果として所望の電流をサンプルホールドしていることになる。

スイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄがオンになるごとに、キャパシタＣ２は充電または放電され、サンプリング電流に応じたすなわち画像データに応じた所望の量の電荷が充電される。

次に、スイッチＳＷ３ａ、ＳＷ３ｅがオンにされると、トランジスタＴ５には、先のステップでホールドされたゲート電圧Ｖgs４に応じた電流が流れる。換言すれば、トランジスタＴ５はゲート電圧Ｖgs４に応じた電流の定電流源として機能する。トランジスタＴ４とＴ５とは同じ特性（同構造及び同サイズ）であるので、トランジスタＴ５には先のステップでサンプリングした電流（トランジスタＴ４に流れる電流と同じ電流）が流れる。このトランジスタＴ５に流れる電流というのは、結局のところ、第１段及び第２段の電流サンプルホールド回路で順次サンプルホールドされてきた入力電流Ｉin（＝Ｉdata＋Ｉbias）である。

トランジスタＴ５には、トランジスタＴ８、スイッチＳＷ３ｅを介してバイアス電流Ｉbiasが供給され、この結果、抵抗Ｒには、電流Ｉin（＝Ｉdata＋Ｉbias）からバイアス電流Ｉbiasがキャンセルされた電流Ｉdata、すなわち画像データに応じた電流が流れる。

ここで減じられるＩbiasについて説明する。スイッチＳＷ１ｃ、ＳＷ１ｄが閉じると、入流電流Ｉbiasに応じた電圧がコンデンサＣ３とトランジスタＴ８、Ｔ９のゲートとの接続点にサンプリング電圧として発生する。スイッチＳＷ１ｃ、ＳＷ１ｄを開くと、以上のサンプリング電圧がホールドされる。ここで、スイッチＳＷ３ｅを閉じるとこのホールドされた電圧に応じた電流Ｉbiasが流れる。これが上述したキャンセルされる電流である。

抵抗Ｒの抵抗値をＲとすると、抵抗Ｒの一端の電圧は、電源線の電圧ＨＶＤＤから電圧（Ｉdata×Ｒ）分だけ降下した電圧（ＨＶＤＤ−Ｉdata×Ｒ）となる。そして、スイッチＳＷ３ａ、ＳＷ３ｅがオンのままＳＷ４がオンにされると、出力線Ｌoutに電圧（ＨＶＤＤ−Ｉdata×Ｒ）が出力され、この電圧は、階調表現デバイスを模したロードキャパシタＣＬに、あるいはロードキャパシタＣＬを介して階調表現デバイスに印加される。すなわち、画像データに対応した電流Ｉdataに応じて、階調表現デバイスに印加されるアナログ電圧が制御される。これにより、階調表現デバイスの動作量が制御され、所望の階調が表現される。

図１１に、スイッチＳＷ３ａ、３ｅ、４のオン／オフタイミングと、抵抗Ｒの一端の電圧ＳＩＧＯ１と、出力線Ｌoutの電圧ＳＩＧＯ２との関係の一例を示す。

スイッチＳＷ３ａ、３ｅがオフのときには、ＳＩＧＯ１は電源電圧ＨＶＤＤであり、スイッチＳＷ３ａ、３ｅがオンにされて抵抗Ｒに電流が流れると、ＳＩＧＯ１はＨＶＤＤから降下していく。そして、スイッチＳＷ４がオンにされると、ＳＩＧＯ１＝ＳＩＧＯ２となり、ロードキャパシタＣＬの充電に伴いＳＩＧＯ２（＝ＳＩＧＯ１）は上昇していく。スイッチＳＷ４がオフにされると、ＳＩＧＯ２はスイッチＳＷ４がオフにされる直前の電圧にホールドされる。このスイッチＳＷ４のオフの後、スイッチＳＷ３ａ、３ｅがオフにされ、ＳＩＧＯ１はＨＶＤＤに戻る。スイッチＳＷ３ａ、３ｅ、４がオンにされるごとに、ロードキャパシタＣＬは充電または放電され、ロードキャパシタＣＬの充電量によりＳＩＧＯ２が決まる。

また、スイッチＳＷ３ａ、３ｅがオンにされた後にスイッチＳＷ４をオンにするようにしているので、出力開始時に高電圧ＨＶＤＤがロードキャパシタＣＬまたは階調表現デバイスに作用するのを防げる。

図１２は、図１１よりもＳＩＧＯ２を所望の電圧にするサイクルが短い、すなわち高速動作の例を示す。あるいは、図１１よりもロードキャパシタＣＬの容量が小さいとも言える。

上述した、図４の回路は、高電圧ＨＶＤＤ（例えば０〜２５Ｖ）が供給される高電圧回路部と、低電圧ＡＶＤＤ（例えば０〜３.３Ｖ）が供給される低電圧回路部に大きく分けられる。低電圧回路部を構成するトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ８、Ｔ９や、スイッチＳＷ１ａ〜１ｄ、ＳＷ２ａ〜２ｄ、ＳＷ３ａ、３ｅ、ＳＷ４（これらスイッチはＭＯＳトランジスタで構成）の耐圧は例えば３.３Ｖである。

トランジスタＴ１１は、低電圧回路部のスイッチＳＷ３ａを高電圧ＨＶＤＤから保護する役割を持つ。トランジスタＴ１１がない場合にはスイッチＳＷ３ａに高電圧ＨＶＤＤが作用してスイッチＳＷ３ａを構成する耐圧３.３Ｖのトランジスタを破壊してしまう。

そこで、高電圧電源と低電圧回路部（スイッチＳＷ３ａ）との間に高耐圧トランジスタＴ１１を介在させている。トランジスタＴ１１においてスイッチＳＷ３ａと接続された側の電圧は、Ｖbias−Ｖ（Ｉdata）で表される。ここで、ＶbiasはトランジスタＴ１１のゲートに印加されるバイアス電圧であり、Ｖ（Ｉdata）は抵抗Ｒに流れる電流Ｉdataによって決まる電圧である。Ｖ（Ｉdata）はＩdataが大きくなるほど大きくなる。したがって、例えばＶbiasを３.３Ｖに設定すれば、スイッチＳＷ３ａに印加される電圧［Ｖbias−Ｖ（Ｉdata）］は、スイッチＳＷ３ａを構成するトランジスタの耐圧３.３Ｖより大きくなることがなく、スイッチＳＷ３ａの破壊を防げる。

以上述べた本実施形態によれば、２段の電流サンプルホールド回路を直列接続させているため、図８のタイミングチャートに示すように、第２段のサンプルホールド回路でサンプルホールドした電流を後段に出力しているとき（スイッチＳＷ３ａ、３ｅ、４がオンのとき）と同時に、スイッチＳＷ１ａ〜１ｄをオンにして、次のサンプリング対象の電流を第１段の電流サンプリング回路に入力させてサンプリングする処理が可能になる。

電流サンプルホールド回路が１段だけしかないと、先にサンプリングした電流を後段に出力しているときに同時に次のサンプリング対象の電流をサンプリングすることはできない。すなわち、電流サンプルホールド回路が１段しかないと、先にサンプリングした電流を後段に出力し終わるのを待ってからでないと、次のサンプリング対象の電流のサンプリングを行うことができない。

これに対して、本実施形態では、先にサンプリングした電流を後段に出力すること（スイッチＳＷ３ａ、３ｅ、４がオン）と同時に次のサンプリング対象の電流のサンプリング（スイッチＳＷ１ａ〜１ｄがオン）を行えるので、いわゆるパイプライン動作のように時間間隔を短くして次々と後段へと出力することができる。

すなわち、階調表現デバイスに与える電圧の更新速度の高速化が図れる。例えば、本実施形態では、１つの階調表現デバイスにつき、１.６μ秒間隔で画像データに応じた電圧が次々と与えられていく。これにより、特に画素数が多く高解像度の画像であっても、画像を次々と切り替えていく速度（フレームレート）を高めて、画質を向上できる。特に動いている表示物の動きを滑らかにできる。

また、従来の電圧サンプルホールド回路を用いた構成では、特に高電圧の場合に出力電圧を高速に変化させることが困難なアンプを用いているので階調表現デバイスに与える電圧の更新速度の高速化が難しかった。これに対して、本実施形態では、アンプを用いずに、電流サンプルホールド回路の出力電流を抵抗Ｒに流すことで電圧に変換して出力するので、高電圧であっても高速に出力電圧を更新することができる。

また、電流サンプルホールド回路は、オペアンプを使わないこともあって、電圧サンプルホールド回路に比べて回路規模が小さいので、その分低コストである。

電流サンプルホールド回路は２段に限らず。３段以上を直列に接続させてもよい。例えば、３段構成の場合には、１段目で、あるサンプリング対象の電流をサンプリングすること、２段目で１つ前に１段目でサンプリングされた電流に何らかの補正処理等を行うこと、および３段目で２つ前に１段目でサンプリングされた電流を後段に出力することを同時に行うといった動作形態が一例として挙げられる。

なお、特開２００４−７７７４３号公報には、図２５に示すように、電流出力型のコンバータに対して並列接続された複数の電流サンプルホールド回路ＣＳＨ１、ＣＳＨ２が開示されている。そして、例えば第２の電流サンプルホールド回路ＣＳＨ２をスイッチＳＷを介して出力側と接続させ、第１の電流サンプルホールド回路ＣＳＨ１で入力電流をサンプリングしているときに同時に第２の電流サンプルホールド回路ＣＳＨ２では出力を行わせ、逆に第１の電流サンプルホールド回路ＣＳＨ１をスイッチＳＷを介して出力側と接続させ、第２の電流サンプルホールド回路ＣＳＨ２で入力電流をサンプリングしているときに同時に第１の電流サンプルホールド回路ＣＳＨ１では出力を行わせるといった動作を交互に行わせることが開示されている。

しかし、同じ構成のサンプルホールド回路ＣＳＨ１、ＣＳＨ２であったとしても製造ばらつき等により同じ入力を受けてもそれぞれの出力に差が生じる場合があるため、サンプリング対象の入力電流がどちらの回路ＣＳＨ１、ＣＳＨ２を通ってきたかによって、換言すればコンバータからシリアルで出力されるサンプリング対象電流が奇数番目か偶数番目かによって入力に対する出力のオフセット量がばらつき、複雑な補正処理を必要とする。

これに対して本実施形態では、図２４に示すように、２つの電流サンプルホールド回路ＣＳＨ１、ＣＳＨ２は直列に接続され、入力電流はすべて同じ経路を通って出力されるため、コンバータからシリアルで出力されるサンプリング対象電流が奇数番目か偶数番目かにかかわらず入力に対する出力のオフセット量は一定である。

また、本実施形態では、抵抗Ｒには常時電流が流れるわけではなく、スイッチＳＷ３ａ、３ｅがオフにされる間は、抵抗Ｒには電流が流れず低消費電力化が図れる。

［第２の実施形態］
次に、本発明の第２の実施形態について図５を参照して説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。

本実施形態では、図４に示す第１の実施形態の回路が有する第２段の電流サンプルホールド回路を有していない。すなわち、本実施形態では、第１段の電流サンプルホールド回路と、高電圧回路部との間に、スイッチＳＷ３ｃ、３ｄを介してカレントミラーの関係にあるトランジスタ（ＭＯＳＦＥＴ）Ｔ６、Ｔ７が接続されている。その他構成は第１の実施形態と同じである。

トランジスタＴ６のドレインはスイッチＳＷ３ｃを介してトランジスタＴ３のドレインに接続され、トランジスタＴ６のソースはグランドに接続されている。トランジスタＴ７のドレインはスイッチＳＷ３ｄを介して高耐圧トランジスタＴ１１のソースに接続され、トランジスタＴ７のソースはグランドに接続されている。トランジスタＴ６、Ｔ７の両ゲートは、トランジスタＴ６のドレインとスイッチＳＷ３ｃとの間に接続されている。

次に、図５に示す回路の動作について、図９のタイミングチャートも参照して説明する。スイッチＳＷ１ａ〜１ｄは同じサンプルホールド回路群内では時分割で順次オンとされ、他のスイッチはオン／オフが同期している。

先ず、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオンにされると、電流入力線Ｌinからの入力電流Ｉin（＝Ｉdata＋Ｉbias）がトランジスタＴ１のドレイン−ソース間に流れる。このとき、トランジスタＴ１のゲート電圧Ｖgs１は、トランジスタＴ１のドレイン−ソース間に流れる電流Ｉinに対応した電圧となり、キャパシタＣ１の容量をＣ１とすると、キャパシタＣ１には、Ｑ１＝Ｃ１×Ｖgs１の電荷が充電される（電流サンプリングステップ）。

次に、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオフにされると、トランジスタＴ１に電流Ｉinが流れなくなり、キャパシタＣ１にはスイッチＳＷ１ａ、ＳＷ１ｂがオフになる直前の上記電荷Ｑ１が保持される。すなわち、トランジスタＴ１のゲート電圧はスイッチＳＷ１ａ、ＳＷ１ｂがオフになる直前のゲート電圧Ｖgs１にホールドされる。

スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオフにされた後、スイッチＳＷ２ａ、ＳＷ３ｃ、ＳＷ３ｄ、ＳＷ３ｅがオンにされる。ＳＷ２ａがオンになることによって、トランジスタＴ２とトランジスタＴ１に電流が流れる。このとき、トランジスタＴ１には、先のステップでホールドされたゲート電圧Ｖgs１に応じた電流が流れ、トランジスタＴ２にもトランジスタＴ１に流れる電流と同じ電流が流れる。また、トランジスタＴ２とＴ３はカレントミラーになっているので、トランジスタＴ３にもトランジスタＴ１及びＴ２に流れる電流と同じ電流が流れる。さらに、この電流はスイッチＳＷ３ｃを介してトランジスタＴ６に流れ、トランジスタＴ６とＴ７はカレントミラーとなっているので、トランジスタＴ７にも同じ電流が流れる。このトランジスタＴ７に流れる電流というのは、結局のところ、入力電流Ｉin（＝Ｉdata＋Ｉbias）である。

トランジスタＴ７には、トランジスタＴ８、スイッチＳＷ３ｅを介してバイアス電流Ｉbiasが供給され、この結果、抵抗Ｒには、電流Ｉin（＝Ｉdata＋Ｉbias）からバイアス電流Ｉbiasがキャンセルされた電流Ｉdata、すなわち画像データに応じた電流が流れる。

抵抗Ｒの抵抗値をＲとすると、抵抗Ｒの一端の電圧は、電源線の電圧ＨＶＤＤから電圧（Ｉdata×Ｒ）分だけ降下した電圧（ＨＶＤＤ−Ｉdata×Ｒ）となる。そして、スイッチＳＷ３ｄ、ＳＷ３ｅがオンのままＳＷ４がオンにされると、出力線Ｌoutに電圧（ＨＶＤＤ−Ｉdata×Ｒ）が出力され、この電圧は、階調表現デバイスを模したロードキャパシタＣＬに、あるいはロードキャパシタＣＬを介して階調表現デバイスに印加される。すなわち、画像データに対応した電流Ｉdataに応じて、階調表現デバイスに印加されるアナログ電圧が制御される。これにより、階調表現デバイスの動作量が制御され、所望の階調が表現される。

従来の電圧サンプルホールド回路を用いた構成では、特に高電圧の場合に出力電圧を高速に変化させることが困難なアンプを用いているので階調表現デバイスに与える電圧の更新速度の高速化が難しかった。これに対して、本実施形態では、アンプを用いずに、電流サンプルホールド回路の出力電流を抵抗Ｒに流すことで電圧に変換して出力するので、高電圧であっても高速に出力電圧を更新することができる。すなわち、階調表現デバイスに与える電圧の更新速度の高速化が図れ、特に画素数が多く高解像度の画像であっても、画像を次々と切り替えていく速度（フレームレート）を高めて、画質を向上できる。特に動いている表示物の動きを滑らかにできる。

また、電流サンプルホールド回路は、オペアンプを使わないこともあって、電圧サンプルホールド回路に比べて回路規模が小さいので、その分低コストである。

また、抵抗Ｒには常時電流が流れるわけではなく、スイッチＳＷ３ｄ、３ｅがオフにされている間は、抵抗Ｒには電流が流れず低消費電力化が図れる。

さらに、第２の実施形態の回路は、第１の実施形態の回路（図４）に対して以下に述べるような有利な点を有する。

図４において、第１段の電流サンプルホールド回路を経て、トランジスタＴ４に流れる電流ｉ１と、画像データとの間には図１３に示すような線形性がある。そして、トランジスタＴ４とＴ５とはカレントミラーの関係となっているので、トランジスタＴ４に流れる電流ｉ１とトランジスタＴ５に流れる電流ｉ２は等しい。したがって、電流ｉ２と画像データとの間にも図１４において実線で示すような線形性がある。

ここで、図４の回路においては、キャパシタＣ２に充電される電荷量を決める電圧の最大値はあまり小さく設定できない。これは、キャパシタＣ２に充電される電荷に対するノイズの影響を抑えるためである。したがって、トランジスタＴ５のゲート電圧の最大値側のダイナミックレンジが比較的大きくされ、より大きなゲート電圧も許容される。

トランジスタＴ５のゲート電圧が大きくなりトランジスタＴ５に流れる電流が大きくなると、抵抗Ｒに流れる電流も大きくなり、抵抗Ｒに流れる電流が大きくなると、トランジスタＴ１１においてトランジスタＴ５と接続された側に生じる電圧［Ｖbias−（抵抗Ｒに流れる電流が大きくなるほど大きくなる電圧）］が小さくなる。この電圧はトランジスタＴ５のドレインに印加される電圧であるので、この電圧が小さいとトランジスタＴ５に流れる電流ｉ２は小さくなる。

すなわち、トランジスタＴ５のゲート電圧が大きい領域では、上記電圧［Ｖbias−（抵抗Ｒに流れる電流が大きくなるほど大きくなる電圧）］の影響を受けてトランジスタＴ５に流れる電流ｉ２の増大は制限されて図１４において破線で示すように頭打ちになって、画像データに対して線形性を示さない。電流ｉ２と画像データとの線形性がくずれるということは、電流ｉ２によって決まる出力電圧ＳＩＧＯ２と画像データとの線形性も図１５において破線で示すようにくずれる。

これに対して、図５に示す第２の実施形態の回路では、図４のキャパシタＣ２に相当する構成がないので、トランジスタＴ７のゲート電圧を小さめに設定でき、この結果、ゲート電圧の大きい領域における電流ｉ２（図５においてはトランジスタＴ７を流れる電流）の頭打ちを抑制でき画像データとの線形性は損なわれない。この結果、電流ｉ２によって決まる出力電圧ＳＩＧＯ２と画像データとの良好な線形性を確保でき、画質低下を防げる。

［第３の実施形態］
次に、本発明の第３の実施形態について説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。

本実施形態では、図４の回路におけるスイッチＳＷ２ｂ、２ｄ、３ａ、３e、４を常にオンにしている。本実施形態の各スイッチの動作タイミングは図１０に示される。

先ず、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオンにされると、電流入力線Ｌinからの入力電流Ｉin（＝Ｉdata＋Ｉbias）がトランジスタＴ１のドレイン−ソース間に流れる。このとき、トランジスタＴ１のゲート電圧Ｖgs１は、トランジスタＴ１のドレイン−ソース間に流れる電流Ｉinに対応した電圧となり、キャパシタＣ１の容量をＣ１とすると、キャパシタＣ１には、Ｑ１＝Ｃ１×Ｖgs１の電荷が充電される（第１段の電流サンプルホールド回路における電流サンプリングステップ）。

次に、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオフにされると、トランジスタＴ１に電流Ｉinが流れなくなり、キャパシタＣ１にはスイッチＳＷ１ａ、ＳＷ１ｂがオフになる直前の上記電荷Ｑ１が保持される。すなわち、トランジスタＴ１のゲート電圧はスイッチＳＷ１ａ、ＳＷ１ｂがオフになる直前のゲート電圧Ｖgs１にホールドされる。

スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄがオフにされた後、スイッチＳＷ２ａがオンにされ、トランジスタＴ２とトランジスタＴ１に電流が流れる。このとき、トランジスタＴ１には、先のステップでホールドされたゲート電圧Ｖgs１に応じた電流が流れる。トランジスタＴ２にもトランジスタＴ１に流れる電流と同じ電流が流れる。また、トランジスタＴ２とＴ３はカレントミラーになっているので、トランジスタＴ３にもトランジスタＴ１及びＴ２に流れる電流と同じ電流が流れる。さらに、この電流はトランジスタＴ４に流れる。

このとき、トランジスタＴ４のゲート電圧Ｖgs４は、トランジスタＴ４に流れる電流（ドレイン−ソース間に流れる電流）に対応した電圧となる。そして、スイッチＳＷ２ａがオンのままスイッチＳＷ２ｃがオンにされる。キャパシタＣ２の容量をＣ２とすると、キャパシタＣ２には、Ｑ２＝Ｃ２×Ｖgs４の電荷が充電される（第２段の電流サンプルホールド回路における電流サンプリングステップ）。

次に、スイッチＳＷ２ａ、ＳＷ２ｃがオフにされると、トランジスタＴ４に電流が流れなくなり、キャパシタＣ２には上記電荷Ｑ２が保持される。すなわち、トランジスタＴ５のゲート電圧が上記Ｖgs４にホールドされる。

そして、トランジスタＴ５には、ホールドされたゲート電圧Ｖgs４に応じた電流が流れ、抵抗ＲにはトランジスタＴ５に流れる電流からバイアス電流Ｉbiasがキャンセルされた電流Ｉdata、すなわち画像データに応じた電流が流れる。

抵抗Ｒの抵抗値をＲとすると、抵抗Ｒの一端の電圧は、電源線の電圧ＨＶＤＤから電圧（Ｉdata×Ｒ）分だけ降下した電圧（ＨＶＤＤ−Ｉdata×Ｒ）となり、出力線Ｌoutに電圧（ＨＶＤＤ−Ｉdata×Ｒ）が出力され、この電圧は、階調表現デバイスを模したロードキャパシタＣＬに、あるいはロードキャパシタＣＬを介して階調表現デバイスに印加される。すなわち、画像データに対応した電流Ｉdataに応じて、階調表現デバイスに印加されるアナログ電圧が制御される。これにより、階調表現デバイスの動作量が制御され、所望の階調が表現される。

本実施形態においても、２段の電流サンプルホールド回路を直列接続させているため、第２段のサンプルホールド回路でサンプルホールドした電流を後段に出力しているときに同時に、スイッチＳＷ１ａ〜１ｄをオンにして、次のサンプリング対象の電流を第１段の電流サンプリング回路に入力させてサンプリングする処理が可能になる。いわゆるパイプライン動作のように時間間隔を短くして次々と後段へと出力することができる。

また、この第３の実施形態によれば、スイッチＳＷ２ｂ、２ｄ、３ａ、３ｅ、４は常にオンにされているため、それらスイッチのスイッチングに伴うノイズの発生を防げる。

［第４の実施形態］
次に、本発明の第４の実施形態について説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。

第１の実施形態においては階調表現デバイスへの出力は電圧としたが電流出力であってもよい。この回路例を図６、図７に示す。図６の回路では、トランジスタＴ１１のドレインに階調表現デバイス５０を接続させ、この階調表現デバイス５０に、トランジスタＴ５に流れる電流に応じた電流（画像データに応じた電流）を出力している。図７の回路では、トランジスタＴ５に流れる電流に応じた電流を、トランジスタＴ１２、Ｔ１３によって構成されるカレントミラー回路を介して他のラインに接続された階調表現デバイス５０に出力している。

特に、ＥＬ（Electro Luminescence）素子や発光ダイオード等の階調表現デバイスでは、印加する電圧と輝度（階調）との線形性よりも、流す電流と輝度との線形性の方が良いので、流す電流を制御して輝度を制御する方が輝度むらを少なくして良好な画質が得られる。そのようなＥＬ素子や発光ダイオード等の階調表現デバイスの駆動に本実施形態は有効である。

［第５の実施形態］
次に、図１６を参照して、同一のサンプルホールド回路群に属する複数のサンプルホールド回路間におけるサンプリング動作の順序について説明する。図１６に示す例では、各サンプルホールド回路群ＳＨ１〜ＳＨｎはそれぞれ例えば５つのサンプルホールド回路を有する。各サンプルホールド回路ＳＨ１−１〜ＳＨｎ−５の右横に示される○（白丸）は画素を表しており、左横に示される各サンプルホールド回路ＳＨ１−１〜ＳＨｎ−５と対応している。例えば、１行目の画素は、サンプルホールド回路ＳＨ１−１の出力信号によって駆動される階調表現デバイスにより光の明暗や色の濃淡といった階調が表現される。階調表現デバイスは、各サンプルホールド回路ＳＨ１−１〜ＳＨｎ−５及び垂直方向の各画素に対応して複数設けられ、１次元配列されている。

各コンバータ７−１〜７−ｎからの出力電流は、同時にそれぞれ対応する各サンプルホールド回路群ＳＨ１〜ＳＨｎに入力する。同じサンプルホールド回路群に属する複数のサンプルホールド回路は時分割で順次コンバータの出力電流をサンプリングしていく。すなわち、第１段の電流サンプルホールド回路のスイッチＳＷ１ａ、１ｂが、図８に示すように時分割で順次オンにされる。例えば、サンプルホールド回路群ＳＨ１に属するサンプルホールド回路ＳＨ１−１〜ＳＨ１−５は、図１６において数字でその動作順序が示されるように、サンプルホールド回路ＳＨ１−１、ＳＨ１−２、ＳＨ１−３、ＳＨ１−４、ＳＨ１−５の順で、コンバータ７−１からシリアルで出力される電流をサンプリングしていく。他のサンプルホールド回路群７−２〜７−ｎについても同様である。

各サンプルホールド回路群ＳＨ１〜ＳＨｎ間で、サンプルホールド回路の順次動作は同期している。例えば、各サンプルホールド回路群ＳＨ１〜ＳＨｎの中で１番目に動作されるサンプルホールド回路ＳＨ１−１、ＳＨ２−１、・・・、ＳＨｎ−１は同時にスイッチＳＷ１ａ、１ｂがオンにされ電流サンプリングを開始する。これらサンプルホールド回路ＳＨ１−１、ＳＨ２−１、・・・、ＳＨｎ−１の次にサンプルホールド回路ＳＨ１−２、ＳＨ２−２、・・・、ＳＨｎ−２のスイッチＳＷ１ａ、１ｂがオンにされ電流サンプリングを開始する。図１６において画素中に記された矢印は、各画素に対応するサンプルホールド回路の各サンプルホールド回路群の中での順次動作の方向を示す。

そして、すべてのサンプルホールド回路ＳＨ１−１〜ＳＨｎ−５は、同時にそれぞれ対応する階調表現デバイスに信号（電圧または電流）を出力し、ある１列、例えばｋ列目の画素の表示または印刷が行われる。以下、上述の動作を繰り返して、ｋ＋１列目、ｋ＋２列目の画素を順次表示または印刷していき２次元画像が形成される。

図１７は、各サンプルホールド回路の、各サンプルホールド回路群の中での順次動作の方向が図１６の場合と逆方向である例を示す。

［第６の実施形態］
次に、本発明の第６の実施形態について説明する。上記第５の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。

上述した図１６、１７の例では、各サンプルホールド回路群ＳＨ１〜ＳＨｎどうしで、各サンプルホールド回路を順次動作させる方向が階調表現デバイスの配列方向（画素の垂直配列方向）に沿って同一方向に揃っている（図１６の例では下向きに、図１７の例では上向きに揃っている）。このような構成であると、例えば各サンプルホールド回路群において最初に動作されるサンプルホールド回路の動作時にノイズが混入してしまうと、対応する画素もノイズの影響を受けて正確な階調表現が行われないことになる。この画素を不良画素として図１６において斜線で示す。この場合、不良画素が画素の垂直配列方向に等間隔で（周期的に）現れてしまい、目立ちやすい。

そこで、図１８に示す例では、例えば１〜５行目の画素に対応するサンプルホールド回路群ＳＨ１に属するサンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向は下向きになるようにし、１〜５行目の画素に続く６〜１０行目の画素に対応するサンプルホールド回路群ＳＨ２に属するサンプルホールド回路ＳＨ２−１〜ＳＨ２−５の動作順序の方向はサンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向と逆の上向きになるようにし、６〜１０行目の画素に続く１１〜１５行目の画素に対応するサンプルホールド回路群ＳＨ３に属するサンプルホールド回路ＳＨ３−１〜ＳＨ３−５の動作順序の方向はサンプルホールド回路ＳＨ２−１〜ＳＨ２−５の動作順序の方向と逆の下向きになるようにしている。

すなわち、画素の垂直配列方向に沿って隣接する画素グループ間で、これら画素グループに対応するサンプルホールド回路の動作順序の方向が逆になるように（互い違いになるように）することで、各サンプルホールド回路を順次動作させる方向が階調表現デバイスの配列方向（画素の垂直配列方向）に沿って同一方向に揃わないようにしている。

これにより、例えば各サンプルホールド回路群において最初に動作されるサンプルホールド回路の動作時にノイズが混入してしまった場合には、図１８において斜線で示す不良画素は画素の垂直配列方向に等間隔で現れずに目立ちにくい。

図１９は、図１８とは逆に、１〜５行目の画素に対応するサンプルホールド回路群ＳＨ１に属するサンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向は上向きになるようにし、１〜５行目の画素に続く６〜１０行目の画素に対応するサンプルホールド回路群ＳＨ２に属するサンプルホールド回路ＳＨ２−１〜ＳＨ２−５の動作順序の方向は下向きになるようにし、６〜１０行目の画素に続く１１〜１５行目の画素に対応するサンプルホールド回路群ＳＨ３に属するサンプルホールド回路ＳＨ３−１〜ＳＨ３−５の動作順序の方向は上向きになるようにした例を示す。

［第７の実施形態］
次に、本発明の第７の実施形態について説明する。上記第５、６の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。

各サンプルホール回路が入力電流のサンプルホールドを行うときには、各回路が有するサンプルホールド用のキャパシタＣ１、Ｃ２の充放電を行うことに加えて、そのサンプルホールド回路が属するサンプルホールド回路群に共通の寄生容量（図２０において、例えばサンプルホールド回路群ＳＨ１にキャパシタの記号で模式的に示す）に対する充放電も行われる。

動作順序が連続するサンプルホールド回路間で入力するサンプリング対象電流が同じか近いと、それら２つの回路の動作を通してみた場合の寄生容量の充電量の変化は０または小さく、後に動作されるサンプルホールド回路の動作時における寄生容量の充放電時間を０または短くでき、その分、本来の電流サンプリング用のキャパシタＣ１、Ｃ２の充電量を所望の値にするまでの時間を短くできる。すなわち、電流サンプルホールド回路を高速に動作できる。

一般に、画像において位置が近い画素間では階調の変化が小さくサンプリング対象電流の値も近い。そこで、本実施形態では、図２０に示すように、同じサンプルホールド回路群に属する各サンプルホールド回路を順次動作させる方向を前回の動作時（例えばｋ＋１列目にとってはｋ列目の動作時であり、ｋ＋２列目にとってはｋ＋１列目の動作時）の方向と逆向きにして、各サンプルホールド回路の動作順序の方向を示す矢印が隣り合う画素間をつなぐように、各サンプルホールド回路の動作順序を制御している。

例えば、サンプルホールド回路群ＳＨ１を例にして説明すると、ｋ列目では各サンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向が画素の垂直配列方向に沿って下向きになるようにし、ｋ＋１列目では各サンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向が画素の垂直配列方向に沿って上向きになるようにし、ｋ＋２列目では各サンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向が画素の垂直配列方向に沿って下向きになるようにしている。これにより、各サンプルホールド回路は、隣り合う画素間をつなぐような順序でもって動作され、各サンプルホールド回路の一連の動作を通じて寄生容量の充放電に要する時間を短くできる。

この結果、電流のサンプリング周期を短くして電流サンプルホールド回路を高速に動作させることができる。これにより、階調表現デバイスに与える電圧または電流の更新速度を高速化でき、フレームレートを高めて画質を向上できる。

図２１は、図２０とは逆に、例えば、サンプルホールド回路群ＳＨ１を例にして説明すると、ｋ列目では各サンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向が画素の垂直配列方向に沿って上向きになるようにし、ｋ＋１列目では各サンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向が画素の垂直配列方向に沿って下向きになるようにし、ｋ＋２列目では各サンプルホールド回路ＳＨ１−１〜ＳＨ１−５の動作順序の方向が画素の垂直配列方向に沿って上向きになるようにしている。

［第８の実施形態］
図２２は、図１８と図２０を組み合わせた実施形態である。すなわち、画素の垂直配列方向に沿って隣接する画素グループ間で、これら画素グループに対応するサンプルホールド回路の動作順序の方向が逆になるようにし（互い違いになるようにし）、且つ同じサンプルホールド回路群に属する各サンプルホールド回路を順次動作させる方向を前回の動作時の方向と逆向きにしている。これにより、ノイズを目立ちにくくできると共に、動作速度を速めて高フレームレートを実現し、よりいっそうの画質向上を図れる。

図２３は、図１９と図２１を組み合わせた実施形態である。すなわち、画素の垂直配列方向に沿って隣接する画素グループ間で、これら画素グループに対応するサンプルホールド回路の動作順序の方向が逆になるようにし（互い違いになるようにし）、且つ同じサンプルホールド回路群に属する各サンプルホールド回路を順次動作させる方向を前回の動作時の方向と逆向きにしている。これにより、ノイズを目立ちにくくできると共に、動作速度を速めて高フレームレートを実現し、よりいっそうの画質向上を図れる。

上述したような各サンプルホールド回路の動作順序は、タイミング制御回路８（図３）により制御される。また、第６〜８の実施形態に示すサンプルホールド回路の動作順序の工夫は、電流サンプルホールド回路に限らず電圧サンプルホールド回路にも適用できる。

本発明の一実施形態に係る画像出力装置の構成を示すブロック図である。 図１に示す駆動回路の構成を示すブロック図である。 図２の要部の構成を抜き出して示したブロック図である。 第１の実施形態に係るサンプルホールド回路の回路図である。 第２の実施形態に係るサンプルホールド回路の回路図である。 第４の実施形態に係るサンプルホールド回路の回路図である。 図６の変形例を示す回路図である。 図４の回路の動作タイミングチャートである。 図５の回路の動作タイミングチャートである。 第３の実施形態に係る回路のタイミングチャートである。 階調表現デバイスへの出力電圧の変化を示す図（その１）である。 階調表現デバイスへの出力電圧の変化を示す図（その２）である。 サンプリング電流と画像データとの関係を示すグラフである。 抵抗に電流を供給するトランジスタを流れる電流と画像データとの関係を示すグラフである。 階調表現デバイスへの出力電圧と画像データとの関係を示すグラフである。 第５の実施形態に係るサンプルホールド回路の動作順序を示す模式図である。 図１６の変形例を示す図である。 第６の実施形態に係るサンプルホールド回路の動作順序を示す模式図である。 図１８の変形例を示す図である。 第７の実施形態に係るサンプルホールド回路の動作順序を示す模式図である。 図２０の変形例を示す図である。 第８の実施形態に係るサンプルホールド回路の動作順序を示す模式図である。 図２２の変形例を示す図である。 直列接続された２段の電流サンプルホールド回路を示すブロック図である。 並列接続された２段の電流サンプルホールド回路を示すブロック図である。 従来例の階調表現デバイスの駆動回路図である。

符号の説明

２…階調表現デバイスの駆動回路、３…階調表現デバイス、７−１〜７−ｎ…ＤＡコンバータ、ＳＨ１〜ＳＨｎ…サンプルホールド回路群、ＳＨ１−１〜ＳＨｎ−ｍ…サンプルホールド回路、Ｒ…抵抗。

Claims (2)

1. デジタル画像データを複数のコンバータに入力させて、前記画像データに応じたアナログ信号を前記各コンバータから出力させるステップと、
   前記各コンバータの出力信号を、前記各コンバータに対して並列に接続された複数のサンプルホールド回路からなるサンプルホールド回路群でサンプルホールドするステップと、
   前記各サンプルホールド回路に対応して設けられた複数の階調表現デバイスに前記各サンプルホールド回路の出力信号を供給して前記各階調表現デバイスを駆動させるステップと、を有する階調表現デバイスの駆動方法であって、
   前記各サンプルホールド回路は、電流サンプルホールド回路であり、
   前記各コンバータからの出力信号を同時にそれぞれ対応する前記サンプルホールド回路群に入力させ、同じサンプルホールド回路群に属する複数の前記電流サンプルホールド回路は時分割で順次動作させ、
   同じサンプルホールド回路群に属する前記各電流サンプルホールド回路を順次動作させる方向を前回の動作時の方向と逆向きにする
   階調表現デバイスの駆動方法。
2. 請求項１に記載の階調表現デバイスの駆動方法であって、
   前記複数の階調表現デバイスは、前記サンプルホールド回路群に対応する階調表現デバイスグループを有し、
   前記各電流サンプルホールド回路を順次動作させる方向は、前記階調表現デバイスの配列方向に沿って隣接する前記階調表現デバイスグループどうしで逆となる
   階調表現デバイスの駆動方法。

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