JP4829645B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4829645B2 JP4829645B2 JP2006062460A JP2006062460A JP4829645B2 JP 4829645 B2 JP4829645 B2 JP 4829645B2 JP 2006062460 A JP2006062460 A JP 2006062460A JP 2006062460 A JP2006062460 A JP 2006062460A JP 4829645 B2 JP4829645 B2 JP 4829645B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- cell
- strap
- line
- standard cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 239000003990 capacitor Substances 0.000 claims description 41
- 239000011295 pitch Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 4
- 239000000945 filler Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
スタンダードセルが配置されて構成された半導体集積回路装置であって、
第1の電源電位を供給する第1の電源ストラップと、
前記第1の電源ストラップと平行に配置され、第2の電源電位を供給する第2の電源ストラップと、
前記第1の電源ストラップと前記第2の電源ストラップとの間に、これらに平行に配置され、第3の電源電位を供給する第3の電源ストラップと、
前記第1の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第1の電源電位と前記第3の電源電位によって駆動する第1のスタンダードセルと、
前記第2の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第2の電源電位と前記第3の電源電位によって駆動する第2のスタンダードセルと、
前記第1の電源ストラップに直交して、前記第1の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第1の電源ストラップから前記第1のスタンダードセルに前記第1の電源電位を供給する第1のセル電源線と、
前記第2の電源ストラップに直交して、前記第2の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第2の電源ストラップから前記第2のスタンダードセルに前記第2の電源電位を供給する第2のセル電源線と、
前記第1の電源ストラップに直交して、前記第1の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第3の電源ストラップから前記第1のスタンダードセルに前記第3の電源電位を供給する第3のセル電源線と、
前記第2の電源ストラップに直交して、前記第2の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第3の電源ストラップから前記第2のスタンダードセルに前記第3の電源電位を供給する第4のセル電源線とを備え、
前記第2のスタンダードセルは、前記第1のスタンダードセルよりもトランジスタサイズが大きく、
前記第2のセル電源線の幅は、前記第1のセル電源線の幅よりも大きく、
前記第4のセル電源線の幅は、前記第3のセル電源線の幅よりも大きく、
第1の電源ストラップから第1のスタンダードセルまでの間における前記第1のセル電源線の配線幅、第2の電源ストラップから第2のスタンダードセルまでの間における前記第2のセル電源線の配線幅、第3の電源ストラップから第1のスタンダードセルまでの間における前記第3のセル電源線の配線幅、および第3の電源ストラップから第2のスタンダードセルまでの間における前記第4のセル電源線の配線幅は、それぞれ一定の幅であり、
前記第2のセル電源線は、前記第2の電源ストラップから前記第2のスタンダードセルまでの間における配線幅と前記第3の電源ストラップから前記第2のスタンダードセルまでの間における配線幅とが異なり、
前記第2のスタンダードセルは、第2の電源ストラップと第3の電源ストラップの間に複数個配置されるものであり、
配置される第2のスタンダードセルの1つは、クロック信号を駆動する回路から成るスタンダードセルであり、
他の第2のスタンダードセルは、デカップリングコンデンサから成るスタンダードセルであり、
前記デカップリングコンデンサから成るスタンダードセルに、前記第2の電源電位を供給する第2のセル電源線と、前記第3の電源電位を供給する第4のセル電源線とは配線幅が異なっていることを特徴とする。
請求項1の半導体集積回路装置であって、
前記第1の電源ストラップ、第2の電源ストラップ、および第3の電源ストラップは、同じ配線幅で構成され、これらの配線ピッチは等しいことを特徴とする。
請求項1の半導体集積回路装置であって、
前記第4のセル電源線の配線幅は、第3のセル電源線の配線幅よりも幅広であり、
前記第3のセル電源線と第4のセル電源線は、同じ配線層に形成され、
前記第3の電源ストラップは、前記第3のセル電源線とは異なる配線層に形成され、
前記第3の電源ストラップと前記第4のセル電源線は、前記第4のセル電源線の配線幅に合わせた個数のコンタクトで接続され、
前記第3のセル電源線は、前記コンタクトを前記第4のセル電源線と共用して、前記第3の電源ストラップと接続されていることを特徴とする。
請求項1の半導体集積回路装置であって、
前記第4のセル電源線は、前記第3の電源ストラップから前記第2のスタンダードセルまでの間における配線幅と前記第2の電源ストラップから前記第2のスタンダードセルまでの間における配線幅とが異なっていることを特徴とする。
請求項1の半導体集積回路装置であって、
前記第2のスタンダードセルは、前記第1のスタンダードセルよりも消費電力が大きいことを特徴とする。
請求項1の半導体集積回路装置であって、
前記第2のスタンダードセルは、前記第1のスタンダードセルよりも消費電力が大きいものであり、
前記第2の電源ストラップと前記第3の電源ストラップの間には、1つの第2のスタンダードセルのみが配置されていることを特徴とする。
図1は、本発明の実施形態1に係る半導体集積回路装置100の構成を示すレイアウト図である。半導体集積回路装置100は、同図に示すように、第1の電源ストラップ101、第2の電源ストラップ102、第3の電源ストラップ103、第1のセル電源線104、第2のセル電源線105、第3のセル電源線106、第4のセル電源線107、第1のスタンダードセル108、第2のスタンダードセル109、およびコンタクト110〜116を備えている。まず、半導体集積回路装置100における各構成要素の配置位置の関係などを説明する。
図3は、本発明の実施形態2に係る半導体集積回路装置200の構成を示すレイアウト図である。半導体集積回路装置200は、同図に示すように、第1の電源ストラップ101、第2の電源ストラップ102、第3の電源ストラップ103、第1のセル電源線104、第2のセル電源線105、第3のセル電源線106、第4のセル電源線107、第1のスタンダードセル108、第2のスタンダードセル109、コンタクト110〜116、およびデカップリングコンデンサセル201を備えている。なお、以下に説明する各実施形態において、前記実施形態1等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
実施形態3では、上記の実施形態2よりもさらに、他の信号配線用の領域を広く確保できる半導体集積回路装置の例を説明する。この半導体集積回路装置では、第2のスタンダードセル109を配置した電源ストラップの間における空きスペースに、デカップリングコンデンサセル201ではなく、デカップリングコンデンサセル301またはデカップリングコンデンサセル302(図5を参照)を配置する点が半導体集積回路装置200と異なっている。
101 第1の電源ストラップ
102 第2の電源ストラップ
103 第3の電源ストラップ
104 第1のセル電源線
105 第2のセル電源線
106 第3のセル電源線
107 第4のセル電源線
108 第1のスタンダードセル
109 第2のスタンダードセル
110〜116 コンタクト
200 半導体集積回路装置
201 デカップリングコンデンサセル
202 コンタクト
203 コンタクト
300 半導体集積回路装置
301〜302 デカップリングコンデンサセル
400 半導体集積回路装置
Claims (6)
- スタンダードセルが配置されて構成された半導体集積回路装置であって、
第1の電源電位を供給する第1の電源ストラップと、
前記第1の電源ストラップと平行に配置され、第2の電源電位を供給する第2の電源ストラップと、
前記第1の電源ストラップと前記第2の電源ストラップとの間に、これらに平行に配置され、第3の電源電位を供給する第3の電源ストラップと、
前記第1の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第1の電源電位と前記第3の電源電位によって駆動する第1のスタンダードセルと、
前記第2の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第2の電源電位と前記第3の電源電位によって駆動する第2のスタンダードセルと、
前記第1の電源ストラップに直交して、前記第1の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第1の電源ストラップから前記第1のスタンダードセルに前記第1の電源電位を供給する第1のセル電源線と、
前記第2の電源ストラップに直交して、前記第2の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第2の電源ストラップから前記第2のスタンダードセルに前記第2の電源電位を供給する第2のセル電源線と、
前記第1の電源ストラップに直交して、前記第1の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第3の電源ストラップから前記第1のスタンダードセルに前記第3の電源電位を供給する第3のセル電源線と、
前記第2の電源ストラップに直交して、前記第2の電源ストラップと前記第3の電源ストラップとの間に配置され、前記第3の電源ストラップから前記第2のスタンダードセルに前記第3の電源電位を供給する第4のセル電源線とを備え、
前記第2のスタンダードセルは、前記第1のスタンダードセルよりもトランジスタサイズが大きく、
前記第2のセル電源線の幅は、前記第1のセル電源線の幅よりも大きく、
前記第4のセル電源線の幅は、前記第3のセル電源線の幅よりも大きく、
第1の電源ストラップから第1のスタンダードセルまでの間における前記第1のセル電源線の配線幅、第2の電源ストラップから第2のスタンダードセルまでの間における前記第2のセル電源線の配線幅、第3の電源ストラップから第1のスタンダードセルまでの間における前記第3のセル電源線の配線幅、および第3の電源ストラップから第2のスタンダードセルまでの間における前記第4のセル電源線の配線幅は、それぞれ一定の幅であり、
前記第2のセル電源線は、前記第2の電源ストラップから前記第2のスタンダードセルまでの間における配線幅と前記第3の電源ストラップから前記第2のスタンダードセルまでの間における配線幅とが異なり、
前記第2のスタンダードセルは、第2の電源ストラップと第3の電源ストラップの間に複数個配置されるものであり、
配置される第2のスタンダードセルの1つは、クロック信号を駆動する回路から成るスタンダードセルであり、
他の第2のスタンダードセルは、デカップリングコンデンサから成るスタンダードセルであり、
前記デカップリングコンデンサから成るスタンダードセルに、前記第2の電源電位を供給する第2のセル電源線と、前記第3の電源電位を供給する第4のセル電源線とは配線幅が異なっていることを特徴とする半導体集積回路装置。 - 請求項1の半導体集積回路装置であって、
前記第1の電源ストラップ、第2の電源ストラップ、および第3の電源ストラップは、同じ配線幅で構成され、これらの配線ピッチは等しいことを特徴とする半導体集積回路装置。 - 請求項1の半導体集積回路装置であって、
前記第4のセル電源線の配線幅は、第3のセル電源線の配線幅よりも幅広であり、
前記第3のセル電源線と第4のセル電源線は、同じ配線層に形成され、
前記第3の電源ストラップは、前記第3のセル電源線とは異なる配線層に形成され、
前記第3の電源ストラップと前記第4のセル電源線は、前記第4のセル電源線の配線幅に合わせた個数のコンタクトで接続され、
前記第3のセル電源線は、前記コンタクトを前記第4のセル電源線と共用して、前記第3の電源ストラップと接続されていることを特徴とする半導体集積回路装置。 - 請求項1の半導体集積回路装置であって、
前記第4のセル電源線は、前記第3の電源ストラップから前記第2のスタンダードセルまでの間における配線幅と前記第2の電源ストラップから前記第2のスタンダードセルまでの間における配線幅とが異なっていることを特徴とする半導体集積回路装置。 - 請求項1の半導体集積回路装置であって、
前記第2のスタンダードセルは、前記第1のスタンダードセルよりも消費電力が大きいことを特徴とする半導体集積回路装置。 - 請求項1の半導体集積回路装置であって、
前記第2のスタンダードセルは、前記第1のスタンダードセルよりも消費電力が大きいものであり、
前記第2の電源ストラップと前記第3の電源ストラップの間には、1つの第2のスタンダードセルのみが配置されていることを特徴とする半導体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006062460A JP4829645B2 (ja) | 2006-03-08 | 2006-03-08 | 半導体集積回路装置 |
US11/712,974 US7786513B2 (en) | 2006-03-08 | 2007-03-02 | Semiconductor integrated circuit device and power source wiring method therefor |
CNA2007100856943A CN101034704A (zh) | 2006-03-08 | 2007-03-06 | 半导体集成电路装置及半导体集成电路装置的电源布线法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006062460A JP4829645B2 (ja) | 2006-03-08 | 2006-03-08 | 半導体集積回路装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007242846A JP2007242846A (ja) | 2007-09-20 |
JP2007242846A5 JP2007242846A5 (ja) | 2008-09-11 |
JP4829645B2 true JP4829645B2 (ja) | 2011-12-07 |
Family
ID=38478088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006062460A Expired - Fee Related JP4829645B2 (ja) | 2006-03-08 | 2006-03-08 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7786513B2 (ja) |
JP (1) | JP4829645B2 (ja) |
CN (1) | CN101034704A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5552775B2 (ja) * | 2009-08-28 | 2014-07-16 | ソニー株式会社 | 半導体集積回路 |
US8431968B2 (en) * | 2010-07-28 | 2013-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electromigration resistant standard cell device |
US8694945B2 (en) * | 2011-12-20 | 2014-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Automatic place and route method for electromigration tolerant power distribution |
US9311440B2 (en) * | 2012-05-10 | 2016-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of electromigration avoidance for automatic place-and-route |
CN108630607B (zh) | 2013-08-23 | 2022-04-26 | 株式会社索思未来 | 半导体集成电路装置 |
US9806019B2 (en) * | 2015-09-22 | 2017-10-31 | Nxp Usa, Inc. | Integrated circuit with power saving feature |
WO2017122417A1 (ja) * | 2016-01-12 | 2017-07-20 | ソニー株式会社 | 集積回路 |
DE102016111337B4 (de) * | 2016-06-21 | 2018-03-15 | Tdk-Micronas Gmbh | Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung |
US10283526B2 (en) * | 2016-12-21 | 2019-05-07 | Qualcomm Incorporated | Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop |
CN110658885B (zh) * | 2018-06-28 | 2021-08-17 | 瑞昱半导体股份有限公司 | 时钟树合成方法 |
US11093684B2 (en) * | 2018-10-31 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power rail with non-linear edge |
JPWO2022172737A1 (ja) * | 2021-02-15 | 2022-08-18 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2751742B2 (ja) | 1992-06-10 | 1998-05-18 | 日本電気株式会社 | 自動レイアウト用セル |
JPH06204435A (ja) | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | 半導体集積回路のクロックツリー設計方法及びそれによる半導体集積回路 |
JP2790070B2 (ja) * | 1995-02-02 | 1998-08-27 | 日本電気株式会社 | 半導体集積回路装置 |
JP2000068383A (ja) * | 1998-08-25 | 2000-03-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の設計方法および半導体集積回路装置 |
US6838713B1 (en) * | 1999-07-12 | 2005-01-04 | Virage Logic Corporation | Dual-height cell with variable width power rail architecture |
KR100319895B1 (ko) * | 1999-12-03 | 2002-01-10 | 윤종용 | 완전 씨모스 에스램 셀 |
JP5028714B2 (ja) * | 2001-03-30 | 2012-09-19 | 富士通セミコンダクター株式会社 | 半導体集積回路装置、および配線方法 |
JP3768433B2 (ja) * | 2001-11-19 | 2006-04-19 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
JP4637512B2 (ja) * | 2003-11-13 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2005150639A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体集積装置の設計方法、設計装置及び設計プログラム。 |
JP2005197518A (ja) * | 2004-01-08 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置とセル |
US20070033562A1 (en) * | 2005-08-05 | 2007-02-08 | International Business Machines Corporation | Integrated circuit power distribution layout with sliding grids |
-
2006
- 2006-03-08 JP JP2006062460A patent/JP4829645B2/ja not_active Expired - Fee Related
-
2007
- 2007-03-02 US US11/712,974 patent/US7786513B2/en not_active Expired - Fee Related
- 2007-03-06 CN CNA2007100856943A patent/CN101034704A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20070210405A1 (en) | 2007-09-13 |
CN101034704A (zh) | 2007-09-12 |
US7786513B2 (en) | 2010-08-31 |
JP2007242846A (ja) | 2007-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4829645B2 (ja) | 半導体集積回路装置 | |
JP2007242846A5 (ja) | ||
JP4200926B2 (ja) | 半導体集積回路 | |
JP3847147B2 (ja) | マルチスレショールド電圧mis集積回路装置及びその回路設計方法 | |
JP2006073696A (ja) | スタンダードセルを用いた半導体集積回路とその設計方法 | |
JP6826292B2 (ja) | 半導体集積回路装置 | |
US10008425B2 (en) | Mitigating electromigration, in-rush current effects, IR-voltage drop, and jitter through metal line and via matrix insertion | |
JP3160586B2 (ja) | Cmosインバータ及びそれを用いたスタンダードセル | |
JP2009302258A (ja) | 半導体集積回路 | |
JP2007103620A (ja) | 半導体装置およびその製造方法ならびにその配線装置 | |
JP2006165065A (ja) | 半導体集積回路及びそのレイアウト方法、並びにスタンダードセル | |
WO2021192265A1 (ja) | 半導体集積回路装置 | |
KR20080024692A (ko) | Mtcmos반도체 집적회로 | |
US8907492B2 (en) | Semiconductor device | |
JP5029272B2 (ja) | 半導体集積回路 | |
JP2016046479A (ja) | 半導体装置及び半導体装置の設計方法とプログラム | |
JP7525802B2 (ja) | 半導体集積回路装置 | |
JP2009088328A (ja) | 半導体集積回路 | |
JP4229207B2 (ja) | 半導体集積回路 | |
US7808280B2 (en) | Semiconductor device | |
JP6364271B2 (ja) | 半導体集積回路および回路レイアウト方法 | |
JP2003092350A (ja) | 半導体集積回路及びスタンダードセルライブラリ | |
JP2005175227A (ja) | スタンダードセル方式のセル構造およびその電源電位配線方法 | |
JP2006180327A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080724 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080724 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110310 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |