JP2016046479A - 半導体装置及び半導体装置の設計方法とプログラム - Google Patents

Abstract

【課題】領域サイズの増加とコスト増を抑え、電源配線抵抗の増大を抑える半導体装置の設計方法の提供。【解決手段】記憶部に記憶されるセルの情報が前記セルの消費電流情報を含み、電源網を作成したのちセルを自動配置し、前記セルの消費電流情報から、消費電流が相対的に大のセルの配置の密集度に応じて補強用電源配線を自動配線する。【選択図】図１７

Description

本発明は、半導体装置とその設計方法に関し、特に、半導体装置の電源配線技術に関する。

ＡＳＩＣ（Application Specific Integrated Circuit）等の半導体装置の設計で用いられるスタンダードセル方式は、セルライブラリに登録した単位論理回路を組み合わせて回路機能ブロックを構成する。スタンダードセルは例えば第１メタル配線層（Ｍ１層）で素子間が配線接続され、スタンダードセルの上側と下側には例えばＭ１層の電源／ＧＮＤ配線が横方向に通り、セルを行方向（横方向）と列方向（縦方向）に配置して半導体装置の所望の回路機能を実現する。なお、列方向に隣接するセル間でＭ１層の電源配線又はＧＮＤ配線を共有する構成も用いられる。

通常、スタンダードセルは設計領域内のどの場所に配置されても、電源配線の抵抗値が当該セルの回路動作に影響を与えるほどに高くならないように、電源配線（電源網）の線幅や間隔が設定される。

ところで、近時の半導体技術における微細化の進展に伴いトランジスタサイズが縮小し、ゲート幅も縮小している。トランジスタサイズの縮小に合わせて電源配線の線幅も細く設計できれば、チップサイズ等の縮減に好適であるが、電源配線の線幅を細く設計すると、電源網の抵抗値が高くなり、ＩＲドロップ（電源配線の抵抗成分による電圧降下）により、スタンダードセルが配置された場所によっては、回路特性の劣化等により回路動作に影響が生じる。

電源網の配線抵抗の高抵抗化を回避するには、電源配線の幅を太くすることが必要とされ、領域（電源配線領域と信号線配線領域を含む）のサイズ（チップサイズ）が大となる。

図１は、一般的なスタンダードセルを用いた設計手法について、電源配線からセルの自動配置配線までの処理手順を示している。

電源網を配線し（ステップＳ１）、電源配線の抵抗値についてデータ処理装置でシミュレーション（電源網の解析用のシミュレーション）を行って電源配線抵抗値を確認し（ステップＳ２）、電源配線抵抗値に問題がある場合（ステップＳ３の「問題あり」の分岐）、領域サイズを拡大し電源配線の線幅を太くしたり、電源配線本数を増やす等、電源網を見直し（ステップＳ４）、問題がない場合、自動配置（ステップＳ５）、自動配線（ステップＳ６）を行う。なお、電源配線とＧＮＤ配線をまとめて電源配線と呼ぶ。ただし、説明の上で、電源とＧＮＤの配線を区別して扱う必要がある場合には、電源配線、ＧＮＤ配線という。

図２（Ａ）は、一般的なスタンダードセルのレイアウトの一例を模式的に示す図である。図２（Ａ）のスタンダードセル１００Ａは、図２（Ｂ）に回路図として示した、電源ＶＤＤ、ＧＮＤ（ＶＳＳ）間に接続されたＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（ＰＭＯＳトランジスタ）とＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）からなるＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）インバータであり、ゲート電極を間に挟みソース、ドレインとなるＰ型拡散層を備えたＰＭＯＳトランジスタと、ゲート電極を間に挟みソース、ドレインとなるＮ型拡散層を備えたＮＭＯＳトランジスタを有する。図２のスタンダードセルは、後述する図３の構成と比べて消費電流が相対的に少ないセルである。

図２（Ａ）において、１０１はＰＭＯＳトランジスタ用のＰ型拡散層、１０２は第１メタル配線層（Ｍ１層）の電源配線（ＶＤＤ）、１０３はヴィア（ＶＩＡ）、１０４はローカル配線層（local interconnect：ＬＩＣ層）：ソース配線、１０５はローカル配線層（ＬＩＣ層）：ドレイン配線、１０６はゲートポリシリコン（多結晶シリコン）層配線（ゲート電極）、１０７はＭ１層のＧＮＤ配線（ＶＳＳ）、１０８はヴィア（ＶＩＡ）、１０９はＮＭＯＳトランジスタ用のＮ型拡散層である。ゲートポリシリコン層配線１０６は、半導体シリコン基板の表面（ウェル表面）上に形成されたゲート絶縁膜（不図示）の上に、ＰＭＯＳトランジスタのソース、ドレイン拡散層であるＰ型拡散層１０１の間、ＮＭＯＳトランジスタのソース、ドレイン拡散層であるＮ型拡散層１０９の間をＹ方向に延在される。ローカル配線層（ＬＩＣ層）は、第１メタル層（Ｍ１層）よりも下層に形成され、例えば半導体シリコン基板の表面（ウェル表面）上にパターン形成される導電部材（例えばポリシリコン）からなる。このうち、ＬＩＣ層のソース配線１０４は、ＰＭＯＳトランジスタのＰ型拡散層１０１のソース拡散層に接続されヴィア１０３を介してＭ１層の電源配線１０２に接続されるローカル配線と、ＮＭＯＳトランジスタのＮ型拡散層１０９のソース拡散層に接続されヴィア１０８を介してＭ１層のＧＮＤ配線１０７に接続されるローカル配線からなる。ＰＭＯＳトランジスタのＰ型拡散層１０１のドレイン拡散層と、ＮＭＯＳトランジスタのＮ型拡散層１０９のドレイン拡散層同士は、ＬＩＣ層のドレイン配線１０４で接続されている。図２（Ａ）において、Ｗ、Ｗ'はＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅を示している。ＰＭＯＳトランジスタ、ＮＭＯＳトラジスタのゲート幅Ｗ、Ｗ’は異なっていてもよい（ＰＭＯＳトランジスタとＮＭＯＳトランジスタで（ゲート幅：Ｗ）／（ゲート長：Ｌ）の比を相違させた構成としてもよい）。なお、ＬＩＣ層のドレイン配線１０５は出力端子となり、ゲートポリシリコン層配線１０６は入力端子となる。

図３（Ａ）は、図２に比べて、消費電流が相対的に多いスタンダードセル１００Ｂのレイアウトの例を模式的に示す図である。図３（Ａ）において、図２（Ａ）と同一の要素には同一の参照符号が付されており、同一要素の説明は省略する。図３（Ａ）のスタンダードセル１００Ｂは、図３（Ｂ）に回路図として示したバッファ回路である。図３（Ａ）の例では、図３（Ｂ）に示すように、４個のＣＭＯＳインバータからなり、１本のＬＩＣ層のドレイン配線１０５にドレイン拡散層が共通に接続された隣接する２個のＣＭＯＳインバータを２組備え、一方の組の２個のＣＭＯＳインバータの共通接続されたドレインを、他方の組の２個のＣＭＯＳインバータの共通接続されたゲートに接続し、一方の組の２個のＣＭＯＳインバータのゲートに入力された信号と同じ論理の信号を、他方の組の２個のＣＭＯＳインバータの共通接続されたドレインノードから出力する。図３（Ａ）のスタンダードセル１００Ｂは、各ＣＭＯＳインバータのトランジスタが同一サイズとすると、図２（Ａ）のスタンダードセルの４倍の消費電力となる。

図４は、図２又は図３の複数のスタンダードセルを複数個並べて電源配線を配線した箇所を模式的に示す図である。複数のスタンダードセル１００（図２（Ａ）又は図３（Ａ）のスタンダードセル１００Ａ又は１００Ｂ）が、Ｘ方向（行方向）に規則的に配置される。複数のスタンダードセル１００を間に挟んでＹ方向（列方向）に延在された第２メタル配線層（Ｍ２層）の電源配線（電源配線１２４、ＧＮＤ配線１２５）を備えている。なお、Ｍ２層の電源配線とＧＮＤ配線は、「Ｍ２層の電源／ＧＮＤ配線」とも表記する。図４において、複数のスタンダードセル１００の上側と下側をそれぞれＸ方向に延在されたＭ１層の電源配線と、Ｍ１層のＧＮＤ配線は、図２（Ａ）又は図３（Ａ）のＭ１層の電源配線１０２、ＧＮＤ配線１０７に対応する。図４において、１２１はＭ１層の電源配線の高抵抗箇所、１２２はＭ１層のＧＮＤ配線の高抵抗箇所を表している。また、１２３は、Ｍ１層において信号配線が形成可能な領域（Ｍ１層信号線配線領域）、１２７はＭ２層の電源配線とＭ１層の電源配線を接続するヴィア（ＶＩＡ）部、１２８はＭ２層のＧＮＤ配線とＭ１層のＧＮＤ配線を接続するヴィア（ＶＩＡ）部、１２６はＭ２層の信号配線が形成可能な領域（信号線配線領域）を示している。

図５（Ａ）は、電源網の全体構成を示す図である。図５（Ａ）において、縦方向に平行に延在された隣接するＭ２層の電源／ＧＮＤ配線と、横方向（X方向）に平行に延在された隣接するＭ１層の電源配線１０２と、Ｍ１層のＧＮＤ配線１０７で確定される矩形の領域２００が、図４に対応する。

図５（Ｂ）は、図５（Ａ）のＭ１層の電源配線１０２のＡ−Ａ’線に沿った電源抵抗値をグラフ化したものである。図５（Ｂ）に示すように、Ｍ１層の電源配線１０２の抵抗値は、許容抵抗値を超えず、スタンダードセル１００がどのような配置状態であっても問題ない抵抗値に設定されている。すなわち、図３のような消費電流が相対的に多いスタンダードセル１００Ｂが密集して配置され、局所的に電圧降下が大きくなる状態であっても、回路動作不良等の問題は生じない。

図６（Ａ）、図６（Ｂ）は、図２（Ａ）、図３（Ａ）とは異なる一般的なスタンダードセルのレイアウトを模式的に示す図である。図６（Ａ）、図６（Ｂ）は、それぞれ、図２（Ａ）、図３（Ａ）に示した構成に対して、トランジスタのゲート幅Ｗを縮小し、Ｍ１層電源配線１０２の線幅、ＧＮＤ配線１０７の線幅をともに縮小している。

図７は、図６（Ａ）、図６（Ｂ）のスタンダードセルを並べて電源配線を接続した箇所を模式的に示す図であり、前述した図４に対応している。図８（Ａ）は、電源網の全体構成を示す図であり、前述した図５（Ａ）に対応している。図８（Ａ）の２００が、図７に対応する。図８（Ｂ）は、図８（Ａ）のＭ１層電源配線１０２の電源網のＢ−Ｂ’に沿った電源抵抗値をグラフ化したものである。

図８（Ｂ）において、Ｍ１層の電源配線の抵抗値が許容抵抗値よりも高い箇所について、図６（Ａ）に示すようなスタンダードセル（消費電流が相対的に少ないスタンダードセル１００Ａ）が、密集して配置され、図６（Ｂ）に示すようなセル（消費電流が相対的に多いスタンダードセル１００Ｂ）が孤立状態で配置されている程度であれば、回路動作上問題ない抵抗値ではあるが、消費電流が相対的に多いスタンダードセル（図６（Ｂ）のスタンダードセル１００Ｂ）が密集して配置され、局所的に電圧降下が大きくなるスタンダードセルの配置がされている場所では、回路動作上、問題が発生する場合がある。

図９（Ａ）は、図２（Ａ）、図６（Ａ）に示した消費電流が相対的に少ないスタンダードセル１００Ａ（ＣＭＯＳインバータ）を用いた回路例を示す図である。図９（Ａ）において、３１はＣＭＯＳインバータ（スタンダードセル１００Ａ）、３３は配線抵抗、３４は配線容量（wiring capacitance）を表している。

図９（Ｂ）は、例えば図８（Ｂ）のＭ１層の電源配線の抵抗値が許容抵抗値を超えた箇所において、図９（Ａ）に示す消費電流が相対的に少ないスタンダードセル１００Ａ（インバータ３１）が密集配置されている箇所での、動作波形を示している。

図１０（Ａ）は、図２（Ｂ）、図６（Ｂ）の消費電流が相対的に多いスタンダードセル１００Ｂ（バッファ回路）を用いた回路例を示す図である。図１０（Ａ）において、３１はＣＭＯＳインバータ（スタンダードセル１００Ａ）、３２はバッファ回路（スタンダードセル１００Ｂ）、３３は配線抵抗、３４は配線容量である。

図１０（Ｂ）は、例えば図８（Ｂ）のＭ１層の電源配線の抵抗値が許容抵抗値を超えた箇所において、図１０（Ａ）に示す消費電流が相対的に多いスタンダードセル１００Ｂ（バッファ回路３２）が密集配置されている箇所での回路の動作波形を示している。

図９（Ｂ）では、ノードｎ１からｎ３への信号伝播遅延時間が、許容範囲内である。図１０（Ｂ）は、局所的に電源の電圧降下が大きくなるため、立ち上がり波形、立ち下がり波形の角度（slew rate)が鈍化し、なまりが発生する。その結果、信号の伝播速度が遅くなり（伝搬遅延時間の増大）、回路動作不良等の問題が生じる可能性がある。特に高速化への対応が困難となる。

このように、消費電流が相対的に多いスタンダードセルが密集配置されている箇所では、Ｍ１層の電源配線抵抗が許容範囲を超え、距離に応じて電圧降下が大きくなり、回路動作に問題が生じる可能性がある。

図１１（Ａ）、図１１（Ｂ）は、図６（Ａ）、図６（Ｂ）と同様に、図２（Ａ）、図２（Ｂ）の構成に対して、トランジスタのゲート幅と、Ｍ１層電源・ＧＮＤ配線の幅の両方を縮小した場合のスタンダードセルのレイアウトを模式的に示す図である。図１１（Ａ）のＭ１層電源配線１０２、Ｍ１層ＧＮＤ配線１０７の線幅は、図６（Ａ）のＭ１層電源配線１０２、Ｍ１層ＧＮＤ配線１０７の線幅と同一である。

図１２は、図１１（Ａ）、図１１（Ｂ）のスタンダードセルを並べて電源配線を接続した箇所の図である。図１３（Ａ）は、電源網の全体構成を示す図である。図１３（Ａ）の２００が、図１２に対応する。図１３（Ｂ）は、図１３（Ａ）のＭ１層電源配線１０２の電源網のＣ−Ｃ’に沿った電源抵抗値をグラフ化したものである。

図１２に示すように、Ｍ１層電源配線の抵抗値が、図４に示した例と同じ抵抗値になるように、図７に示した例と比べて、第２メタル（Ｍ２）層の電源／ＧＮＤ配線を配置する間隔を狭くしている。

図１２に示す例では、図７の例と比べて、同一面積におけるＭ２層の電源／ＧＮＤ配線の本数が多くなっている。この場合、図１３（Ａ）に示すように、図８（Ａ）と比べて、Ｍ２層の電源／ＧＮＤ配線の本数を増やした分、領域サイズ（チップサイズ）が大きくなる。すなわち、図１３（Ｂ）に示すように、Ｍ１層の電源配線の抵抗は、図５（Ｂ）と同程度の電源配線抵抗値以下とすることはできるが、領域サイズ（チップサイズ）が増加し、コスト増となる。

図１４（Ａ）、図１４（Ｂ）のスタンダードセルでは、図６（Ａ）、図６（Ｂ）のレイアウトのゲート幅と同一とし、Ｍ１層の電源配線１０２の線幅を、図６（Ａ）、図６（Ｂ）と比べて、太くしている。図１５は、図１４（Ａ）、図１４（Ｂ）のスタンダードセルを並べて電源配線を接続した箇所を模式的に示す図である。図１６（Ａ）は、電源網の全体構成を示す図である。図１６（Ａ）の２００が、図１５に対応する。図１６（Ｂ）は、図１６（Ａ）のＭ１層電源配線のＤ−Ｄ’に沿った電源抵抗値をグラフ化したものである。

図１５の例では、図１４（Ａ）、図１４（Ｂ）のスタンダードセルのＭ１層の電源配線の線幅が太いため、図４の例と同じ電源抵抗値にできる。図１６（Ａ）に示す通り、Ｍ１層の電源配線の線幅が太いため、信号線の接続領域を、別途確保する必要がある。このため、図８（Ａ）と比べて領域サイズ（チップサイズ）が大きくなる。また、図１６（Ｂ）に示すように、Ｍ１層の電源配線の抵抗は、図５（Ｂ）と同程度の電源配線抵抗値以下にできるが、領域サイズ（チップサイズ）が増加し、コスト増となる。

なお、特許文献１には、第１電源配線を所定の細い幅として未使用セル領域での配線領域を確保し、大消費電流の機能ブロックには、第１層の電源線に接して第１層の強化電源配線、さらに第２層の電源線に接して第２層の強化電源配線を、当該機能ブロック内に備え、必要な機能ブロックへの電流供給能力のみを向上し得るようにした構成が開示されている。また特許文献２には、スタンダードセルを複数配置したレイアウトにおいて、電源配線を下層配線と上層配線に分離し、電源線が単一層の場合よりも電流経路が増えているため高速化を図ることができ、電源線の線幅を太くすることなく電流経路を増やすことができるため高集積化を可能とし、高速化向けの電源線と高集積化を両立させる半導体装置が開示されている。

特開平８−２１３５７７号公報 特開２００９−４９３７０号公報

前述したように、微細化の進展にしたがってスタンダードセルのサイズを縮小し電源配線の線幅を細くすると、電源網の抵抗値が高くなる。電源配線の抵抗値を下げるために電源配線の本数を増やしたり電源配線の線幅を太くすると、領域サイズが増加し、コスト増を招く。

本発明の１つの側面によれば、半導体装置を自動配置配線する設計方法であって、記憶部に記憶されるセルの情報がセルの消費電流情報を含み、電源網を作成し、セルを自動配置し、消費電流が相対的に多いセルが密集して配置された箇所がある場合、前記箇所に対応した位置に補強用電源配線を自動配線する半導体装置の設計方法が提供される。

本発明の他の側面によれば、第１方向に沿って配置される複数のセルに電気的に接続され前記第１方向に延在された第１配線層の電源配線と、前記第１方向に直交する第２方向に延在され、前記第１方向に直交する第２方向に延在され、前記第１配線層の電源配線との交差部で前記第１配線層の電源配線と電気的に接続される第２配線層の電源配線と、を少なくとも有し、相隣る前記第２配線層の電源配線の間には、前記第１方向に複数のセルが配置され、前記消費電流が相対的に大のセルが、前記第１の方向に予め定められた密集度を超えた状態で配置されている箇所で、前記第１配線層の電源配線に電気的に接続される補強電源配線を備えた半導体装置が提供される。

本発明のさらに別の側面によれば、半導体装置の自動配置配線処理を実行するデータ処理装置に、電源網を作成したのちセルを自動配置し、
記憶部に記憶されるセルの消費電流情報を参照して、消費電流が相対的に大のセルの配置の密集度に応じて、補強用電源配線を自動配線する処理を実行させるプログラムが提供される。本発明によれば、該プログラムを記録したコンピュータ読み出し可能な記録媒体（磁気／光記録媒体、半導体記録媒体等）が提供される。

本発明によれば、領域サイズの増加とコスト増を抑え、電源配線抵抗の増大を抑えることを可能としている。

関連技術の一般的な設計手順を説明する図である。 （Ａ）はスタンダードセルのレイアウトの例を模式的に示す図であり、（Ｂ）は回路を示す図である。 （Ａ）はスタンダードセルのレイアウトの例を模式的に示す図であり、（Ｂ）は回路を示す図である。 スタンダードセルの配列に電源配線を接続した例を模式的に示す図である。 （Ａ）は電源網の全体を模式的に示す図であり、（Ｂ）はＭ１層の電源配線の抵抗値を示す図である。 （Ａ）、（Ｂ）はスタンダードセルのレイアウトの別の例を模式的に示す図である。 スタンダードセルの配列に電源配線を接続した例を模式的に示す図である。 （Ａ）は電源網の全体を模式的に示す図であり、（Ｂ）はＭ１層の電源配線の抵抗値を示す図である。 （Ａ）、（Ｂ）はスタンダードセル（消費電力小）を用いた回路とタイミング波形を示す図である。 （Ａ）、（Ｂ）はスタンダードセル（消費電力大）を用いた回路とタイミング波形を示す図である。 （Ａ）、（Ｂ）はスタンダードセルのレイアウトの別の例を模式的に示す図である。 スタンダードセルの配列に電源配線を接続した例を模式的に示す図である。 （Ａ）は電源網の全体を模式的に示す図であり、（Ｂ）はＭ１層の電源配線の抵抗値を示す図である。 （Ａ）、（Ｂ）はスタンダードセルのレイアウトの別の例を模式的に示す図である。 スタンダードセルの配列に電源配線を接続した例を模式的に示す図である。 （Ａ）は電源網の全体を模式的に示す図であり、（Ｂ）はＭ１層の電源配線の抵抗値を示す図である。 本発明の一実施形態の設計手順を説明する図である。 （Ａ）、（Ｂ）は実施形態１で用いるスタンダードセルのレイアウトの例を模式的に示す図である。 実施形態１において、スタンダードセルの配列に電源配線を接続した例を模式的に示す図である。 （Ａ）、（Ｂ）は実施形態１において、スタンダードセルの配列に電源配線を接続した例を説明する図である。 （Ａ）は実施形態１の電源網の全体を模式的に示す図であり、（Ｂ）はＭ１層の電源配線の抵抗値を示す図である。 （Ａ）、（Ｂ）はスタンダードセル（消費電力大）を用いた回路とタイミングレイアウトを示す図である。 実施形態２の電源網全体を説明する図である。 実施形態３の電源網全体を説明する図である。 （Ａ）、（Ｂ）は実施形態４で用いるスタンダードセルのレイアウトの例を模式的に示す図である。 （Ａ）、（Ｂ）は実施形態４で用いるスタンダードセルのレイアウトの例を模式的に示す図である。 実施形態４の電源網全体を説明する図である。

本発明に実施形態について図面を参照して以下に説明する。図１７は、本発明の一実施形態の処理手順を説明する図である。なお、図１７の処理手順は、以下の実施形態１乃至実施形態４に共通である。

本実施形態において、記憶装置１に記憶保持されるスタンダードセルの情報として、消費電流情報（密集配置された場合に補強用電源配線を配線する必要があるような消費電流が相対的に多いセルであるか否か）を含む。記憶装置１に記憶保持される他の情報：回路情報、レイアウト情報、特性等の付属情報は、図１と同様である。

図１７を参照すると、本実施形態によれば、電源網を作成し（ステップＳ１１）、スタンダードセルを自動配置し（ステップＳ１２）、その後、消費電流が相対的に大であるセルが密集配置されているか否かを確認し（ステップＳ１３）、密集配置された場合はその箇所に補強用電源配線を自動配線する工程（ステップＳ１４）が、追加されている。その後、スタンダードセルの信号配線等が自動配線される（ステップＳ１５）。なお、電源配線とＧＮＤ配線をまとめて電源配線と呼ぶ。上記ステップＳ１１乃至Ｓ１５の少なくとも１部又は全ては記憶装置１に接続する不図示のデータ処理装置上で実行されるプログラムによってその処理を実行する構成としてもよい。

＜実施形態１＞
図１８（Ａ）、図１８（Ｂ）は、実施形態１で用いるスタンダードセルのレイアウトを模式的に示す図である。図１８（Ａ）、図１８（Ｂ）のＣＭＯＳインバータ（消費電流が相対的に少ないスタンダードセル）とバッファ回路（消費電流が相対的に多いスタンダードセル）は、それぞれ、図６（Ａ）、図６（Ｂ）と同様、半導体技術の微細化に伴い、トランジスタのゲート幅を、図２（Ａ）、図３（Ａ）のトランジスタよりも縮小し、Ｍ１層の電源／ＧＮＤ配線１０２、１０７の線幅を、図２（Ａ）、図３（Ａ）の電源／ＧＮＤ配線よりも縮小している。なお各部の構成は、図６（Ａ）、図６（Ｂ）と同じであるため説明は省略する。

図１９、図２０（Ａ）、図２０（Ｂ）は、実施形態１において、スタンダードセルを並べて電源配線を接続した箇所を模式的に示す図である。図１９では、Ｍ２層−Ｍ１層電源配線接続ヴィア（ＶＩＡ）部１２７（Ｆ）〜（Ｇ）の間に接続されるスタンダードセルのうち、ほとんどが消費電流が相対的に少ないスタンダードセル１００Ａ（図１８（Ａ））であり、消費電流が相対的に多いスタンダードセル１００Ｂ（図１９）が１つ孤立して配置されている状態を示している。この状態であれば、Ｍ２層−Ｍ１層電源配線接続ヴィア部１２７（Ｆ）〜（Ｇ）の間で電圧降下はほとんどおこらず、電源抵抗値による回路動作上の問題は発生しないといえる。なお、図１９において、１２８は、Ｍ２層−Ｍ１層ＧＮＤ配線接続ヴィア（ＶＩＡ）部である。

図２０（Ａ）は、Ｍ２層−Ｍ１層電源配線接続ヴィア部１２７（Ｈ）〜（Ｊ）の間に接続されるスタンダードセルとして、消費電流が相対的に多いスタンダードセル１００Ｂが２個以上密集配置されている状態を示している。この状態では、Ｍ２層−Ｍ１層電源配線接続ヴィア部１２７（Ｈ）〜（Ｊ）の間で電圧降下が生じ、Ｍ１層電源配線１０２（Ｍ１層ＧＮＤ配線１０７）において、Ｍ２層電源／ＧＮＤ配線１２４／１２５から離れた距離の箇所では、回路動作上の問題が発生する可能性がある。

実施形態１によれば、図２０（Ａ）に示すように、Ｍ２層−Ｍ１層電源配線接続ヴィア部１２７（Ｈ）〜（Ｊ）の間に、消費電流が相対的に多いスタンダードセル１００Ｂが複数配置されている場合、図２０（Ｂ）に示すように、Ｍ２層の補強用電源配線１３０、補強用ＧＮＤ配線１３１の組を、Ｍ２層の電源配線１２４とＧＮＤ配線１２５に平行に、隣接するＭ１層の電源配線１０２と、Ｍ１層ＧＮＤ配線１０７にヴィア１２７ａ、１２８ａで接続するように延在させることで、電源配線を補強し電源配線の抵抗値を低く抑える。その結果、消費電流が相対的に多いスタンダードセル１００Ｂが複数配置されている箇所での電圧降下の増大を抑え、回路動作上の問題の発生を回避可能としている。なお、Ｍ２層の補強用電源配線１３０、補強用ＧＮＤ配線１３１は、不図示のヴィア（ＶＩＡ）を介してＭ３（第３メタル）層の電源、ＧＮＤ配線に接続する構成としてもよい。

図２１（Ａ）は、実施形態１の電源網の全体の構成を示す図である。図２１（Ａ）の領域２００、２１０は、それぞれ図１９、図２０（Ｂ）に対応する。領域２１０において、Ｍ２層の補強用電源配線１３０、補強用ＧＮＤ配線１３１は、隣接するＭ２層電源配線／ＧＮＤ配線の間を、Ｍ２層電源配線／ＧＮＤ配線と平行に延在される。特に制限されるものではないが、図２１（Ａ）の例では、補強用電源／ＧＮＤ配線１３０／１３１の縦方向の長さは、２つのスタンダードセルの高さを跨る長さとされている。すなわち、補強用電源／ＧＮＤ配線１３０／１３１は、領域２１０内のＭ１層電源配線１０２、Ｍ１層ＧＮＤ配線１０７と、領域２１０内のＭ１層電源配線１０２の１つ上の列のＭ１層ＧＮＤ配線１０７に跨った長さとされている。なお、Ｍ１層の電源配線とＧＮＤ配線は交互に配線されているものとする。

図２１（Ｂ）は、図２１（Ａ）のＭ１層電源配線の電源網のＥ−Ｅ’に沿った電源抵抗値をグラフ化したものである。消費電力の多いスタンダードセルの密集箇所において補強用電源配線（１３０、１３１）の接続部でのＭ１層の電源配線の抵抗は、消費電力の多いスタンダードセルの密集箇所の許容抵抗値以下であり、これは、消費電力の多いスタンダードセルが密集していない箇所では問題とはならない。

図２２（Ａ）は、図１８（Ｂ）の消費電流が相対的に多いスタンダードセル（バッファ回路）を用いた回路例を模式的に示す図であり、図１０（Ａ）に対応している。図２２（Ａ）において、３２はバッファ回路（図１８（Ｂ））、３１はＣＭＯＳインバータ（図１８（Ａ））、３３は配線抵抗、３４は配線容量を表している。図２２（Ｂ）は、図１８（Ｂ）の消費電流が相対的に多いスタンダードセル（バッファ回路）が密集配置されている箇所の波形である。

スタンダードセルが図６（Ａ）、図６（Ｂ）の構成の場合、図１０（Ｂ）に示すように、波形のなまりが生じて信号の伝播速度が遅くなり、回路動作に問題が生じる可能性がある。

これに対して、実施形態１によれば、図２２（Ｂ）に示すように、消費電流が多い回路が密集配置されていても、回路動作に対して許容範囲内の伝播速度の遅延だけで済む。このため、電圧降下が生じる恐れがある箇所については、特別に、電源抵抗値を低く抑えることができる。このため、実施形態１によれば、回路動作上問題が発生しないようすることができる。

また、実施形態１によれば、電源網全体の配線本数を増やしたり電源配線の線幅を太くすることができる。さらに、領域サイズ（チップサイズ）の増大を抑制し、課題の解決を図ることができる。製造技術の微細化に伴いスタンダードセル内のトランジスタのゲート幅Ｗだけでなく電源配線の線幅も細くすることができ、スタンダードセルのサイズを縮小し、その結果、領域サイズ（チップサイズ）を縮小することができる。

また、実施形態１によれば、電源配線の線幅を縮小したスタンダードセルを自動配置して設計するにあたり、消費電流が相対的に多いスタンダードセルが密集配置された箇所で、局所的な電圧降下を回避する電源補強を、スタンダードセル情報に付加した消費電流情報に基づき自動配線する。この結果、電圧降下が問題となる箇所を網羅的に処置することができる。さらに、人手作業と比べ効率を高め、品質の悪化も防止することができる。

＜実施形態２＞
次に本発明の実施形態２について説明する。図２３は、実施形態２を説明する図である。図２３には、実施形態２における電源網の構成が模式的に示されている。実施形態２の処理手順は、図１７と同様である。前記実施形態１では、消費電流が相対的に多いスタンダードセルが密集配置されている箇所に自動的に補強用電源配線（Ｍ２層の補強用電源／ＧＮＤ配線１３０／１３１）を配線するが、実施形態２では、消費電流が相対的に多いスタンダードセルの密集配置の度合い（規模）により、補強用電源配線の本数を可変させる。図２３に示すように、スタンダードセル（消費電流が相対的に多い）の密集配置の度合いが小さな領域２１０ａでは、補強用電源／ＧＮＤ配線１３０／１３１を１組敷設し、スタンダードセル（消費電流が相対的に多い）の密集配置の度合いが中程度の領域２１０ｂでは、補強用電源／ＧＮＤ配線１３０／１３１を２組敷設して補強し、スタンダードセル（消費電流が相対的に多い）の密集配置の度合いが大の領域２１０ｃでは、補強用電源／ＧＮＤ配線１３０／１３１を３組敷設して補強する。なお、図２３の領域２１０ａは、図２０（Ｂ）に対応している。図２３の例では、補強用電源／ＧＮＤ配線１３０／１３１の縦方向の長さは、２つのスタンダードセルを跨る長さとされている（ただし、これ以上の長さとしてもよい）。このように、実施形態２によれば、補強用電源配線の配線本数が異なる領域が電源網内に混在している。

＜実施形態３＞
次に本発明の実施形態３について説明する。図２４は、実施形態３を説明する図である。図２４には、実施形態３における電源網の構成が示されている。前記実施形態１では、消費電流が相対的に多いスタンダードセルの密集配置状態を検出する範囲を、隣り合うＭ２層〜Ｍ１層の電源接続用ヴィア（ＶＩＡ）部２７（図１９、図２０）の範囲内としているが、実施形態３では、１回目の密集配置を検出する範囲は、前記実施形態１と同様、領域２１０として示すように、Ｍ２層〜Ｍ１層の電源接続用ＶＩＡ間（図２０（Ａ）のＭ２層〜Ｍ１層の電源接続用ヴィア部（Ｈ）と（Ｊ）の間）とし、１回目の密集範囲の検出の後、２回目の密集範囲の検出を行う。

２回目の消費電流が相対的に多いスタンダードセルの密集範囲の検出の際には、領域２１１として示すように、複数のＭ２層〜Ｍ１層の電源接続用ヴィア（ＶＩＡ）部の範囲を検出範囲とする。実施形態３では、このように、電源補強の範囲を拡張する。領域２１１では、３本の隣接するＭ２電源配線のＭ２層〜Ｍ１層の電源接続用ヴィア部に跨る領域を、消費電流が相対的に多いスタンダードセルの密集範囲の検出範囲とし、補強用電源／ＧＮＤ配線１３０／１３１を自動配線している。なお、図２４の例では、補強用電源／ＧＮＤ配線１３０／１３１の縦方向の長さは、２つのスタンダードセルを跨る長さとされている（ただし、これ以上の長さとしてもよい）。

＜実施形態４＞
次に本発明の実施形態４について説明する。図２５（Ａ）、図２５（Ｂ）、図２６（Ａ）、図２６（Ｂ）は、ＳＣＲＣ形式（ＭＴＣＭＯＳ(Multi-Threshold CMOS形式）のスタンダードセル（インバータ）のレイアウトを模式的に示す図である。低消費電力化に伴い電源電圧の低電源電圧化によりＭＯＳトランジスタの閾値電圧も下げる必要があるが、しきい電圧を下げると、サブスレショルドリーク電流が増大する。トランジスタのサブスレショルドリーク電流を低減する手法であるＳＣＲＣ方式は、メイン電源電圧が供給される第１電源線（主電源線）と、第１電源線にスイッチトランジスタを介して接続される第２電源線（副電源線）とを設け、例えば第２電源線に接続される内部回路がアイドル状態（待機状態）であるとき、該スイッチトランジスタをオフにすることで第１電源線から内部回路を切り離して各トランジスタから流出するサブスレショルドリーク電流を低減している。ＳＣＲＣでは、第１電源／ＧＮＤ（main VDD/GND）は通常の電源／ＧＮＤであるが、第２電源／ＧＮＤ（SCRC VDD/GND）は、第１電源を元に、回路を使用する時にのみ電源が供給される電源／ＧＮＤとなっている。

図２５（Ａ）に示すスタンダードセル１００Ｗ（ＣＭＯＳインバータ）のレイアウトでは、電源ＶＤＤ側に第２電源（SCRC VDD: VDD2）を用い、ＧＮＤは第１ＧＮＤ（main GND)を用いている。このため、ＰＭＯＳトランジスタのソース拡散層（Ｐ型拡散層１０１）に接続するＬＩＣ層ソース配線１０４はヴィア１０３を介してＭ１層の第２電源配線（ＳＣＳＲ ＶＤＤ）１１２に接続され、ＮＭＯＳトランジスタのソース拡散層（Ｎ型拡散層１０９）に接続するＬＩＣ層ソース配線１０４はヴィア１０８を介してＭ１層の第１ＧＮＤ配線（main GND）１０７に接続される。なお、他の要素は、図１８（Ａ）等と同様であるため、説明は省略する。

図２５（Ｂ）に示すスタンダードセル１００Ｘ（ＣＭＯＳインバータ）のレイアウトでは、電源ＶＤＤ側に第１電源（main VDD）を用い、ＧＮＤは第２ＧＮＤ（SCRC GND）を用いている。このため、ＰＭＯＳトランジスタのソース拡散層（Ｐ型拡散層１０１）に接続するＬＩＣ層ソース配線１０４はヴィア１０３を介してＭ１層の第１電源配線（main VDD）１０２に接続され、ＮＭＯＳトランジスタのソース拡散層（Ｎ型拡散層１０９）に接続するＬＩＣ層ソース配線１０４はヴィア１０８を介してＭ１層の第２ＧＮＤ配線（SCRC GND）１１７に接続される。なお、他の要素は、図１８（Ａ）等と同様であるため、説明は省略する。

図２６（Ａ）、図２６（Ｂ）は、図２５（Ａ）、（Ｂ）にそれぞれ対応するＳＲＣＲ方式のバッファ回路のレイアウトを例示する図である。図２６（Ａ）に示すスタンダードセル１００Ｙ（バッファ回路）のレイアウトでは、電源ＶＤＤ側に第２電源（SCRC VDD： ＶＤＤ２）を用い、ＧＮＤは第１ＧＮＤ（main GND）を用いている。このため、ＰＭＯＳトランジスタのソース拡散層（Ｐ型拡散層１０１）に接続するＬＩＣ層ソース配線１０４はヴィア１０３を介してＭ１層の第２電源配線（SCRC VDD）１１２に接続され、ＮＭＯＳトランジスタのソース拡散層（Ｎ型拡散層１０９）に接続するＬＩＣ層ソース配線１０４はヴィア１０８を介してＭ１層の第１ＧＮＤ配線（main GND）１０７に接続される。なお、他の要素は、図１８（Ｂ）等と同様であるため、説明は省略する。

図２６（Ｂ）に示すスタンダードセル１００Ｚ（バッファ回路）のレイアウトでは、電源ＶＤＤ側に第１電源（main VDD）を用い、ＧＮＤは第２ＧＮＤ（SCRC GND）を用いている。このため、ＰＭＯＳトランジスタのソース拡散層（Ｐ型拡散層１０１）に接続するＬＩＣ層ソース配線１０４はヴィア１０３を介してＭ１層の第１電源配線（main VDD）１０２に接続され、ＮＭＯＳトランジスタのソース拡散層（Ｎ型拡散層１０９）に接続するＬＩＣ層ソース配線１０４はヴィア１０８を介してＭ１層の第２ＧＮＤ配線（SCRC GND）１１７に接続される。なお、他の要素は、図１８（Ｂ）等と同様であるため、説明は省略する。

図２７は、図２５乃至図２６に示したスタンダードセルを配置した領域２００に対して、Ｍ２層の補強電源／ＧＮＤ配線１３０／１３１を配置した例が示されている。複数種の電源が配設されている領域について、図２６（Ｂ）のように、第１電源（main VDD）を使う消費電流が相対的に多いスタンダードセルＺが密集配置されている箇所については、Ｍ２層の第１電源を補強する補強電源配線を配線する。図２６（Ａ）のように第２電源を使う消費電流が相対的に多いスタンダードセル１００Ｙが密集配置されている箇所についてはＭ２層の第２電源を補強する補強電源／ＧＮＤ配線１３０／１３１を配線する。なお、図２７の例では、補強用電源／ＧＮＤ配線１３０／１３１の縦方向の長さは、２つのスタンダードセルを跨る長さとされている（ただし、これ以上の長さとしてもよい）。このように、複数種の電源を備えた回路にも、本発明を適用することができる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 記憶装置
３１ インバータ（ＣＭＯＳインバータ）
３２ バッファ回路
３３ 配線抵抗
３４ 配線容量
１００、１００Ａ、１００Ｂ、１００Ｗ−１００Ｚ スタンダードセル
１０１ Ｐ型拡散層
１０２ 第１メタル配線層（Ｍ１層）の電源配線
１０３ ヴィア（ＶＩＡ）
１０４ ＬＩＣ層：ソース配線
１０５ ＬＩＣ層：ドレイン配線
１０６ ゲートポリシリコン層配線
１０７ Ｍ１層のＧＮＤ配線
１０８ ＶＩＡ
１０９ Ｎ型拡散層
１１２ Ｍ１層の第２電源配線
１１７ Ｍ１層の第２ＧＮＤ配線
１２１ Ｍ１層の電源配線の高抵抗箇所
１２２ Ｍ１層のＧＮＤ配線の高抵抗箇所
１２３ Ｍ１層信号線配線領域
１２４ Ｍ２層の電源配線
１２５ Ｍ２層のＧＮＤ配線
１２６ Ｍ２層の信号線配線領域
１２７、１２７ａ ヴィア部（Ｍ２層の電源配線とＭ１層の電源配線を接続するヴィア）
１２８、１２８ａ ヴィア部（Ｍ２層のＧＮＤ配線とＭ１層のＧＮＤ配線を接続するヴィア）
１３０ 補強用電源配線
１３１ 補強用ＧＮＤ配線
２００、２１０、２１０ａ、２１０ｂ、２１０ｃ、２１１ 領域

Claims (10)

1. 自動配置配線による半導体装置の設計方法であって、
   記憶部に記憶されるセルの情報が前記セルの消費電流情報を含み、
   電源網を作成したのち、前記セルを自動配置し、
   前記セルの消費電流情報から、消費電流が相対的に大のセルの配置の密集度に応じて、補強用電源配線を自動配線する、ことを特徴とする半導体装置の設計方法。
2. 前記電源網が、第１方向に沿って配置される複数のセルに電気的に接続され前記第１方向に延在された第１配線層の電源配線と、
   前記第１方向に直交する第２方向に延在され、前記第１配線層の電源配線との交差部で前記第１配線層の電源配線と電気的に接続される第２配線層の電源配線と、
   を少なくとも有し、
   相隣る前記第２配線層の電源配線の間には、前記第１方向に複数のセルが配置され、
   前記補強用電源配線は、前記消費電流が相対的に大のセルが前記第１方向に予め定められた密集度を超えた状態で配置された箇所で、前記第１配線層の電源配線に電気的に接続される前記第２配線層の電源配線からなる、ことを特徴とする請求項１記載の半導体装置の設計方法。
3. 前記補強用電源配線は、前記消費電流が相対的に大のセルが前記第１方向に密集して配置された箇所で前記第１配線層の電源配線に電気的に接続され、前記第２配線層の前記電源配線と平行に、少なくとも１つのセルの前記第２方向の長さ分、延在され、且つ、前記第２配線層の前記電源配線よりも長さが短い、ことを特徴とする請求項１又は２記載の半導体装置の設計方法。
4. 前記補強用電源配線の敷設本数を、消費電流が相対的に大のセルの密集配置の度合いに応じて可変させる、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の設計方法。
5. 相隣る２組以上の前記第２配線層の前記電源配線の間の領域に対して、前記消費電流が相対的に大のセルが密集配置された箇所の検出を行う、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の設計方法。
6. 電源電圧の異なる複数種の電源に対して、前記補強用電源配線を自動配線する、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の設計方法。
7. 第１方向に沿って配置される複数のセルに電気的に接続され前記第１方向に延在された第１配線層の電源配線と、
   前記第１方向に直交する第２方向に延在され、前記第１方向に直交する第２方向に延在され、前記第１配線層の電源配線との交差部で前記第１配線層の電源配線と電気的に接続される第２配線層の電源配線と、
   を少なくとも有し、
   相隣る前記第２配線層の電源配線の間には、前記第１方向に複数のセルが配置され、
   前記消費電流が相対的に大のセルが、前記第１の方向に予め定められた密集度を超えた状態で配置されている箇所で、前記第１配線層の電源配線に電気的に接続される補強用電源配線を備えた、ことを特徴とする半導体装置。
8. 前記補強用電源配線は、前記第２配線層の前記電源配線と平行に、少なくとも１つのセルの前記第２方向の長さ分延在され、且つ、前記第２配線層の前記電源配線よりも長さが短い、ことを特徴とする請求項７記載の半導体装置。
9. 半導体装置の自動配置配線処理を実行するデータ処理装置に、
   電源網を作成したのち、セルを自動配置し、
   記憶部に記憶されるセルの消費電流情報を参照して、消費電流が相対的に大のセルの配置の密集度に応じて、補強用電源配線を自動配線する処理を実行させるプログラム。
10. 前記電源網が、第１方向に沿って配置される複数のセルに電気的に接続され前記第１方向に延在された第１配線層の電源配線と、前記第１方向に直交する第２方向に延在され、前記第１方向に直交する第２方向に延在され前記第１配線層の電源配線との交差部で前記第１配線層の電源配線と電気的に接続される第２配線層の電源配線と、を少なくとも有し、
    相隣る前記第２配線層の電源配線の間には、前記第１方向に複数のセルが配置され、
    前記補強用電源配線は、前記消費電流が相対的に大のセルが前記第１方向に予め定められた密集度を超えた状態で配置された箇所で、前記第１配線層の電源配線に電気的に接続された前記第２配線層の電源配線からなる、ことを特徴とする請求項９記載のプログラム。

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