JP4828938B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
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Description
前記選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いする情報を保持させるステップと、
前記選択ブロック情報保持手段において、選択ブロックのみを不良ブロック扱いを解除するステップと、
前記選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
不良ブロック情報を記憶するメモリ領域に不良ブロックアドレスをプログラミングするステップと、
前記選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いとする信号を保持させるステップと、
前記選択ブロック情報保持手段に、消去対象となる選択ブロックのみに不良ブロック扱いを解除する信号を保持させるステップと、
前記選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと、
前記選択ブロック情報保持手段に保持されている不良ブロック扱いとする信号を消去するステップと、
不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出すステップと、
前記選択ブロック情報保持手段に、当該不良ブロック情報を保持させるステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法が。
第1の選択ブロック情報保持手段をリセットして不良ブロック扱いを解除するステップと、
不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出すステップと、
前記第1の選択ブロック情報保持手段に、当該不良ブロック情報を保持させるステップと、
第2の選択ブロック情報保持手段に、メモリセルアレイの全ブロックを不良ブロック扱いとする信号を保持させるステップと、
前記第2の選択ブロック情報保持手段に、消去対象となる選択ブロックのみに不良ブロック扱いを解除する信号を保持させるステップと、
前記第2の選択ブロック情報保持手段により選択された複数のブロックを同時に消去するステップと
を有することを特徴とする不揮発性半導体記憶装置の駆動方法げ提供される。
102 ROMヒューズブロック
104 ノーマルブロック
105 選択ブロック
106 センスアンプ
108 カラムデコーダ
110 ロウデコーダ
112 アドレスバッファ
113 ロウアドレスバッファ
114 不良ブロックアドレスバッファ
116 コマンドバッファ
118 制御回路
120 内部電圧生成回路
122 タイマー回路
124 I/Oバッファ
126 I/Oコントロール
128 ブロックアドレスデコード手段
130 デコード手段
132 選択ブロック情報保持手段
134 セット手段
136 リセット手段
138 読み出し手段
140 レベルシフタ
142 制御回路
144 第2の選択ブロック情報保持手段
146 第2のセット手段
148 第2のリセット手段
230 デコード手段
232 選択ブロック情報保持手段
234 セット手段
236 リセット手段
238 読み出し手段
240 レベルシフタ
Claims (4)
- 電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、
前記複数のブロックの一を選択するブロックアドレスデコード手段と、
前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
を有することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き込み、読み出し及び消去が可能であり、複数のブロックに分割された不揮発性メモリセルと、
前記複数のブロックの一を選択するブロックアドレスデコード手段と、
前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
前記不良ブロック情報と、前記消去ブロック情報とのいずれか一の情報を前記選択ブロック情報保持手段が動作に応じて保持するように、この二つの情報を切り替えるためのセット手段及びリセット手段と、
を有することを特徴とする不揮発性半導体記憶装置。 - 不揮発性メモリセルからなり、データの書き込みと読み出しを行なうメモリ領域と、不良ブロック情報を記憶するメモリ領域とを有するメモリセルアレイと、
前記メモリセルアレイの行選択するロウデコーダと、
前記ロウデコーダ内に設けられた、前記ブロックアドレスデコード手段に設けられた選択ブロック情報保持手段であって、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作の際には消去ブロック情報を保持し、前記不揮発性メモリセルのウェル内において前記複数のブロックを同時に消去する動作以外の動作の際には不良ブロック情報を保持する選択ブロック情報保持手段と、
前記選択ブロック情報保持手段の保持情報を消去するリセット手段と、
前記選択ブロック情報保持手段が保持するマルチブロック消去の選択ブロック情報に基づいて、複数のブロックを選択して消去を行なうブロック消去手段と、
前記メモリセルアレイの不良ブロック情報を記憶するメモリ領域から不良ブロック情報を読み出して、ブロック情報保持手段に保持させる不良ブロック情報管理手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 請求項2又は3において、
前記リセット手段は、リセット信号がゲートに入力されソースが接地された第1のnMOSトランジスタと、
前記第1のnMOSトランジスタと直列に接続されアドレスデコード信号がゲートに入力される第2のnMOSトランジスタと、
を有することを特徴とする不揮発性半導体記憶装置。
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