JP4821601B2 - 半導体素子評価装置及び半導体素子評価方法 - Google Patents

Description

本発明は半導体素子評価装置及び半導体素子評価方法に関し、特に半導体素子の電気的特性を評価する半導体素子評価装置及び半導体素子評価方法に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のようなパワー半導体素子を搭載した半導体モジュールの製造工程では、半導体モジュールの完成前に、電気的特性を評価するのが一般的になっている。その評価には、スイッチング試験のような動特性試験と素子電極間の漏れ電流試験やオン電圧試験等を行う静特性試験がある。

具体的な製造工程は、ウエハプロセスを経た後、ウエハ基板上で静特性試験を行い、続いてダイシングによって個々の半導体素子に分断している。そして、分断された半導体素子単体で動特性試験を行い、その後に半導体素子単体での静特性試験を行っている。そして、モジュールの組み立てを行い、半導体モジュールを完成させている。

このように、半導体モジュールの製造工程では、半導体モジュールを完成させる前に、動特性試験または静特性試験を行い、パワー半導体素子が正常に動作するか否かの電気的特性評価を行っている。

電気的特性評価については、半導体素子に階段状に変化させた負荷を与え、その特性を評価するステップストレス試験というものがある（例えば、特許文献１参照）。
特開２００２−２５０７５２号公報

しかしながら、特開２００２−２５０７５２号公報の開示例は、静特性試験のステップストレス試験であり、動特性試験の具体的な試験方法は記載されていない。
特に、最近の動特性試験においては、半導体素子の製造工程中に評価機から導出されたコンタクトピンを半導体素子の電極に接続させて、その電気的特性を評価する工程を組み込み、これらの工程全てを自動的に行っているのが一般的である。

動特性試験によって半導体素子内に短絡が発生すると、ショート電流の局所的な集中によって、コンタクトピンの先端が溶解、変形、または熔融物が付着する。そして、このコンタクトピンを用いて、次に評価する半導体素子の電極に連続してコンタクトピンを接触させると、コンタクトピンの先端が先尖状になっているため、次の素子の評価を行う際に、半導体素子の表面が損傷することがある。

また、同様な短絡が発生すると、評価機の支持台にも局所的に損傷を与え、損傷部分の平滑性、平坦性が失われる。そして、次に評価する半導体素子を支持台に搭載しただけで、半導体素子が損傷を受けることもある。

このように、動特性試験によって一旦短絡が発生すると、次の半導体素子の評価を行う前に、半導体素子が損傷を受けるという問題があった。
従前においては、このような問題を解決するために、高頻度で、コンタクトピン、支持台の修理または交換をし、メンテナンスに多大な労力を費やしていた。このため半導体モジュールの生産性が向上しないという問題があった。

本発明はこのような点に鑑みてなされたものであり、半導体素子の電気的特性を測定する半導体素子評価装置及び半導体素子評価方法において、半導体モジュールの生産性が向上する半導体素子評価装置及び半導体素子評価方法を提供することを目的とする。

本発明では上記課題を解決するために、制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価装置において、前記半導体素子の前記主電極間に流れる電流を段階状に増加させる増加手段と、前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に短絡電流が流れることで前記半導体素子の前記主電極間の短絡の発生を検知すると、前記動特性試験を停止する停止手段と、を備えたことを特徴とする半導体素子評価装置が提供される。

これにより、制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価装置においては、半導体素子の主電極間に段階状に増加する電流が流れ、制御電極に対する電圧の印加の有無に関わらず半導体素子の主電極間に短絡電流が流れることで半導体素子の主電極間の短絡の発生が検知されると、動特性試験が停止される。

また本発明では、制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価方法において、前記半導体素子の前記主電極のうち、一方を接触させて支持台に載置するステップと、前記半導体素子の前記主電極のうち、他方にコンタクトピンを接触するステップと、前記支持台と前記コンタクトピンとを介して前記半導体素子の前記主電極間に電圧を印加し、前記制御電極へ電圧パルスを供給するステップと、前記主電極間に流れる電流を段階状に増加させるステップと、前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に短絡電流が流れることで前記半導体素子の前記主電極間の短絡の発生を検知すると、前記動特性試験を停止するステップと、を有することを特徴とする半導体素子評価方法が提供される。

これにより、制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価方法においては、半導体素子の主電極のうち、一方が接触されて支持台に載置され、半導体素子の主電極のうち、他方がコンタクトピンに接触され、支持台とコンタクトピンとを介して半導体素子の主電極間に電圧が印加され、制御電極へ電圧パルスが供給され、主電極間に流れる電流が段階状に増加され、制御電極に対する電圧の印加の有無に関わらず半導体素子の主電極間に短絡電流が流れることで半導体素子の主電極間の短絡の発生を検知すると、動特性試験が停止される。

本発明では、制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価装置において、半導体素子の主電極間に段階状に増加する電流を流し、制御電極に対する電圧の印加の有無に関わらず半導体素子の主電極間に短絡電流が流れることで半導体素子の主電極間の短絡の発生が検知されると、動特性試験を停止するようにした。

また本発明では、制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価方法において、半導体素子の主電極のうち、一方を接触させて支持台に載置し、半導体素子の主電極のうち、他方にコンタクトピンを接触し、支持台とコンタクトピンとを介して半導体素子の主電極間に電圧を印加し、制御電極へ電圧パルスを供給し、主電極間に流れる電流を段階状に増加し、制御電極に対する電圧の印加の有無に関わらず半導体素子の主電極間に短絡電流が流れることで半導体素子の主電極間の短絡の発生が検知されると、動特性試験を停止するようにした。

これにより、動特性試験での短絡によって発生する半導体素子の損傷を最小なものにし、併せてコンタクトピン、支持台の損傷を最小なものとすることができる。その結果、コンタクトピン、支持台のメンテナンス労力をより低減させ、半導体モジュールの生産性を向上させることができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
上記の課題で説明した問題点は、最初から固定された大容量の電流によって動特性試験、即ち、スイッチング試験を行っていることに問題がある。

この半導体素子評価装置では、上述した短絡によって発生する損傷を最小限に抑えるために、半導体素子の電極端子間に通電させる電流を徐々に大きくさせてスイッチング試験を行うことを特徴としている。最初に、本発明の半導体素子評価装置の構成について説明する。

図１は半導体素子評価装置の要部を説明する回路図である。
半導体素子評価装置１０は、被検体のスイッチング試験をその電流値を可変しながら行うことができる。ここで、被検体であるＤＵＴ（Device Under Test）１１としては、例えば制御電極（ゲート（Ｇ）電極）を有する半導体素子を用い、具体的には、縦型のＩＧＢＴ素子を用いる。縦型のＩＧＢＴは、一方の面に主電極であるエミッタ（Ｅ）電極、他方の面にもう一つの主電極であるコレクタ（Ｃ）電極を備えている。

そして、ＤＵＴ１１のエミッタ（Ｅ）電極には、コンタクトピン１２が接触され、コンタクトピン１２を介して、電源１３の負極側が接続されている。また、ＤＵＴ１１のコレクタ（Ｃ）電極には、図示しないステージ（以下、支持台という。）を介して、電源１３の正極側が接続されている。尚、電源１３の負極側は接地されている。

コレクタ電極と電源１３の正極側の間には、スイッチ１４と、試験抵抗１５及び試験コイル１６が直列接続されている。そして、ＤＵＴ１１のエミッタ電極とコレクタ電極間に流れる電流は、電流計１７で測定される。

また、ＤＵＴ１１のゲート（Ｇ）電極にはゲート用抵抗１８を介して、矩形状のパルスをゲート電極に出力するＧＤＵ（Gate Drive Unit）１９が接続されている。このＧＤＵ１９によってゲートを駆動し、半導体素子の状態をオン状態またはオフ状態にすることができる。

また、試験コイル１６には、スイッチングのターンオフ時インダクタンスに蓄積されたエネルギーを転流するため、ＦＷＤ（Free Wheeling Diode）２０を並列に接続させている。

そして、エミッタ電極とコレクタ電極間に電源１３によって電圧（例えば８００Ｖ）が印加されると、スイッチ１４が導通状態では、ゲートのオン状態でエミッタ電極とコレクタ電極間に電流が流れ、オフ状態では、その電流が遮断される。このように、絶縁ゲートをスイッチングさせることによって、半導体素子のコレクタ・エミッタ電極間に電流を通電させたり、遮断させたりすることができる。

次に、ＤＵＴ１１にスイッチング試験条件である電流値または電圧値を連続印加して、スイッチング試験を行う作用について説明する。
この半導体素子評価装置１０では、ＧＤＵ１９から所定の幅のパルスを第１波として出力する。第１波のパルスを出力後、所定の時間を経過後、第２波のパルスを出力する。第２波のパルスは、第１波に比較して、よりパルス幅の広いパルスである。例えば、第１波の２倍の幅を有したパルスが所定の時間を経過後に第２波として出力される。そして、第２波が出力された後、所定の時間を経過後に、例えば、第１波の３倍の幅を有したパルスが第３波として出力される。続いて、第４波、第５波、・・というように所定の時間が経過した毎に順次幅を増幅させたパルスが次々と出力される。

例えば、ゲートがオフ状態からオン状態に移行するときの過度期では、コレクタ・エミッタ電極間に流れる電流ｉは、Ｌ（ｄｉ／ｄｔ）＋Ｒｉ＝Ｅの関係にある。ここで、Ｅはコレクタ・エミッタ電極間に印加される電圧、即ち、電源１３による印加電圧（Ｖｃｃ）であり、Ｒは試験抵抗１５の抵抗値であり、Ｌは試験コイル１６のインダクタンスであり、ｔは時間である。特に、Ｒが微小の回路では、Ｒを無視した関係式、Ｌ（ｄｉ／ｄｔ）＝Ｅから、電流ｉは、ｉ＝（Ｅ／Ｌ）・ｔの式で表されることになる。即ち、ゲート電極に入力されるパルスに比例して、コレクタ・エミッタ電極間に流れる電流ｉがＥ／Ｌの傾きで線形状に増加する。

具体的には、Ｌが１００（μＨ）、Ｅが８００（Ｖ）では、パルス幅が１２．５（μｓ）の場合は、そのパルス幅において、電流値が０（Ａ）から１００（Ａ）まで線形状に増加し、パルス幅が２５．０（μｓ）の場合は、そのパルス幅において、電流値が０（Ａ）から２００（Ａ）まで線形状に増加し、パルス幅が３７．５（μｓ）の場合は、そのパルス幅において、電流値が０（Ａ）から３００（Ａ）まで線形状に増加する。

即ち、ＧＤＵ１９から出力される第１波、第２波、第３波、・・・・というパルス幅を調整することによって、コレクタ・エミッタ電極間に流れる電流ｉを制御することができる。

このように、半導体素子評価装置１０では、ゲート電極に入力するパルス幅を徐々に大きくさせて、ＤＵＴ１１のコレクタ・エミッタ電極間に流れる電流を徐々に大きくさせながら、スイッチング試験を行うことを特徴とする。

そして、パルス電圧及びＤＵＴ１１内に流れる電流値は、電流計１７から信号経路を通じて、コントローラ２１に入力され、ショート電流を自動的に判別する。例えば、スイッチング試験を行っている最中にＤＵＴ１１にショート電流が発生した場合には、コントローラ２１から停止信号が信号経路を通じてスイッチ１４に出力され、スイッチ１４が自動的にオフされ、自動的にスイッチング試験が終了できるようになっている。

このように、半導体素子評価装置１０は、ゲート電極への電圧パルス幅を徐々に広くした複数の電圧パルスを供給することによって半導体素子の主電極間に流れる電流を段階状に増加させる増加手段と、その電極端子間に短絡が発生した後に、動特性試験を自動的に停止する停止手段と、を備えている。

即ち、半導体素子評価装置１０は、スイッチング試験条件である電流値または電圧値を複数条件設定し、ＤＵＴ１１にスイッチング試験条件である電流値を連続印加して、スイッチング試験を行うことができる。

このような半導体素子評価装置１０によれば、半導体素子の動特性試験での短絡によって発生する半導体素子の損傷量を最小なものにし、併せてコンタクトピン、支持台の損傷を最小なものとすることができる。その結果、コンタクトピン、支持台のメンテナンス労力をより低減させ、半導体モジュールの生産性を向上させることができる。

次に、半導体素子評価装置１０を用いた半導体素子評価方法について図１に示す回路図とフロー図を用いながら説明する。ここで、ＤＵＴ１１は、一例として縦型のＩＧＢＴ素子を用いる。

図２は半導体素子評価方法を説明するフロー図である。
最初に、製造工程中にあるＩＧＢＴ素子のコレクタ電極側を半導体素子評価装置１０の導電性の支持台の上に搭載し、半導体素子評価装置１０から導出したコンタクトピン１２をＩＧＢＴ素子のエミッタ電極に接触させ（ステップＳ１）、コンタクトピン１２とＩＧＢＴ素子のエミッタ電極とを電気的に接続する。そして、スイッチ１４をオンさせ、支持台とコンタクトピン１２とを介してコレクタ・エミッタ電極間に電源１３による電圧Ｖｃｃを印加する（ステップＳ２）。

次に、ＧＤＵ１９からパルスをＩＧＢＴ素子のゲート電極に出力し、ＩＧＢＴ素子のスイッチング試験を行う（ステップＳ３）。
最初のスイッチング試験では、最初にＧＤＵ１９から第１の幅のパルスをＩＧＢＴ素子のゲート電極に第１波として出力し、ＩＧＢＴ素子のスイッチング試験を行い、短絡が発生するか否かの判別を行う（ステップＳ４）。

このとき、ＩＧＢＴ素子が正常に動作するときは、ゲート電極がオン状態の場合にコレクタ・エミッタ電極間に所定の電流が流れ、オフ状態の場合には、コレクタ・エミッタ電極間に流れる電流が遮断される。

しかし、この段階でコレクタ・エミッタ電極間に短絡が発生した場合は、ゲート電極がオン・オフ状態にかかわらず、Ｖｃｃの印加によってショート電流が流れることになる。但し、この段階でのショート電流は、品質保証条件である電流値より小さい電流なので、ショート電流による損傷の程度を小さく済ませることができる。そして、短絡が発生した場合は、例えばスイッチ１４を直ちにオフにし、コレクタ・エミッタ電極間の電圧印加を停止する。即ち、ショート電流を直ちに停止させてＩＧＢＴ素子に発生する損傷を最低限のものにする。そして、損傷が生じたＩＧＢＴ素子については、製造工程から除去する。

コレクタ・エミッタ電極間に短絡が発生しなかった場合は、この段階のスイッチング試験が品質保証条件での試験であるか、否かの判断を行う（ステップＳ５）。
第１波のスイッチング試験は、品質保証条件である電流値より充分に低い電流でのスイッチング試験を行うので、品質保証条件を充足してない。従って、パルス幅を増幅して（ステップＳ６）、スイッチング試験を引き続き行う（ステップＳ３）。

次の段階でのスイッチング試験では、第１の幅のパルス幅を例えば整数倍にさせた第２の幅のパルスをＩＧＢＴ素子のゲート電極に第２波として出力する。例えば、第１の幅のパルス幅を２倍にさせた第２の幅のパルスをＩＧＢＴ素子のゲート電極に第２波として出力し、ＩＧＢＴ素子のスイッチング試験を行い、短絡が発生するか否かの判別を行う（ステップＳ４）。

このとき、ＩＧＢＴ素子が正常に動作するときは、ゲート電極がオン状態の場合にコレクタ・エミッタ電極間に所定の電流が流れ、オフ状態の場合には、コレクタ・エミッタ電極間に流れる電流が遮断される。

しかし、この段階でコレクタ・エミッタ電極間に短絡が発生した場合は、ゲート電極がオン・オフ状態にかかわらず、ショート電流が流れることになる。但し、この段階でのショート電流は、品質保証条件である電流値より小さい電流なので、ショート電流による損傷の程度を小さく済ませることができる。そして、短絡が発生した場合は、例えばスイッチ１４を直ちにオフにして、コレクタ・エミッタ電極間の電圧印加を停止する。即ち、ショート電流を直ちに停止させてＩＧＢＴ素子に発生する損傷を最低限のものにする。そして、損傷が生じたＩＧＢＴ素子については、製造工程から除去する。

コレクタ・エミッタ電極間に短絡が発生しなかった場合は、この段階のスイッチング試験が品質保証条件での試験であるか、否かの判断を行う（ステップＳ５）。
そして、この段階でのスイッチング試験が品質保証条件での試験を充足しない場合は、パルス幅を増幅し（ステップＳ６）、ステップＳ３からステップＳ６のルーチンを繰り返し行う。この途中で、ショート電流が発生した場合は、スイッチ１４を直ちにオフにして、コレクタ・エミッタ電極間の電圧印加を停止し、損傷が生じたＩＧＢＴ素子を製造工程から除去する。

そして、品質保証条件でのスイッチング試験に合格したＩＧＢＴ素子については、半導体素子評価を完了させ、次の製造工程へ移行させ、半導体モジュールとして完成させる。
次に、上述したスイッチング試験の作用をより深く理解するために、ゲートがオン状態からオフ状態に切り替わる場合のＩＧＢＴ素子内のＶ−Ｉ曲線について説明する。

図３はゲート・エミッタ電極間の電圧、コレクタ・エミッタ電極間の電圧及びコレクタ電流の関係を説明する図であり、（Ａ）はゲート・エミッタ電極間の電圧（Ｖ_GE）であり、（Ｂ）はコレクタ・エミッタ電極間の電圧（Ｖ_CE）、コレクタ電流（Ｉ_C）である。また、横軸Ｔは、時間（Ｔ）の経過を示している。ここで、Ｖ_GE及びＶ_CEの経緯は、図中に実線で表し、Ｉ_Cの経緯は点線で表している。

ＩＧＢＴ素子のゲート電極に、ＧＤＵ１９から第１のパルス幅を有したパルスが第１波として入力され、Ｔ１ａにおいてゲート・エミッタ電極間の電圧（Ｖ_GE）が立ち上がると、Ｔ１ａからゲートがオン状態になる。ゲートがオン状態になると、コレクタ・エミッタ電極間の電圧（Ｖ_CE）は急激に立ち下がる。そして、コレクタ・エミッタ電極間に流れるコレクタ電流（Ｉ_C）がＴ１ａからＴ１ｂまで線形状に立ち上がる。ここで、Ｔ１ｂでの電流値を第１の電流値とする。

時刻Ｔ１ｂ以降から、ゲート・エミッタ電極間の電圧（Ｖ_GE）が立ち下がると、コレクタ・エミッタ電極間の電圧（Ｖ_CE）は急激に立ち上がる。そして、コレクタ・エミッタ電極間に流れるコレクタ電流（Ｉ_C）がＴ１ｂから急激に立ち下がる。

ＩＧＢＴ素子が正常に動作するときは、第１波によるスイッチングを行う毎に、Ｔ１ａ−Ｔ１ｂ間のＶ−Ｉ曲線が繰り返し表れることになる。
しかし、スイッチング試験でコレクタ・エミッタ電極間に短絡が発生した場合は、ゲート電極がオン・オフ状態にかかわらず、コレクタ・エミッタ電極間に所定の電流が流れ続け、ＩＧＢＴ素子のスイッチングができなくなる。

次に、ＩＧＢＴ素子が正常に動作した場合は、ＧＤＵ１９から第１のパルス幅の２倍のパルス幅（第２のパルス幅）を有したパルスが第２波として入力され、Ｔ２ａにおいてゲート・エミッタ電極間の電圧（Ｖ_GE）が立ち上がると、Ｔ２ａからゲートがオン状態になる。ゲートがオン状態になると、コレクタ・エミッタ電極間の電圧（Ｖ_CE）は急激に立ち下がる。そして、コレクタ・エミッタ電極間に流れるコレクタ電流（Ｉ_C）がＴ１ａからＴ１ｂまで線形状に立ち上がる。ここで、Ｔ２ｂでの電流値を第２の電流値とする。第２の電流値は、第２波の幅を第１波の幅の２倍にしていることにより、第１の電流値の２倍になっている。

時刻Ｔ２ｂ以降から、ゲート・エミッタ電極間の電圧（Ｖ_GE）が立ち下がると、コレクタ・エミッタ電極間の電圧（Ｖ_CE）は急激に立ち上がる。そして、コレクタ・エミッタ電極間に流れるコレクタ電流（Ｉ_C）がＴ２ｂから急激に立ち下がる。

ＩＧＢＴ素子が正常に動作するときは、第２波によるスイッチングを行う毎に、Ｔ２ａ−Ｔ２ｂ間のＶ−Ｉ曲線が繰り返し表れることになる。
しかし、スイッチング試験でコレクタ・エミッタ電極間に短絡が発生した場合は、ゲート電極がオン・オフ状態にかかわらず、コレクタ・エミッタ電極間に所定の電流が流れ続け、ＩＧＢＴ素子のスイッチングができなくなる。

次に、短絡が発生した場合の時刻Ｔ１ｂ及びＴ２ｂ付近のＩＧＢＴ素子内のＶ−Ｉ曲線について説明する。
図４は正常なＩＧＢＴ素子と短絡が発生したＩＧＢＴ素子のＶ−Ｉ曲線の相違を説明する図であり、（Ａ）は第１波のパルスを出力した場合のＶ−Ｉ曲線であり、（Ｂ）は第２波のパルスを出力した場合のＶ−Ｉ曲線である。

図４の上段は、正常なＩＧＢＴ素子のＶ−Ｉ曲線を示したものである。この図に示すように、時刻Ｔ１ｂにおいてゲートがオフ状態になると、急激にコレクタ・エミッタ電極間の電圧（Ｖ_CE）が立ち上がり、コレクタ電流（Ｉ_C）は立ち下がる。

これに対し、図４の下段は、ターンオフ動作中に短絡が発生したＩＧＢＴ素子のＶ−Ｉ曲線の一例を示したものである。この図に示すように、ターンオフ動作が開始するとコレクタ・エミッタ電極間の電圧（Ｖ_CE）が立ち上がり、コレクタ電流（Ｉ_C）は立ち下がるものの、図に示す破壊点で短絡が発生するとその後はコレクタ・エミッタ電極間の電圧（Ｖ_CE）が再び立ち下がり、コレクタ電流（Ｉ_C）は再び立ち上がる。

従って、ゲート電極がオフ状態のコレクタ電流（Ｉ_C）またはコレクタ・エミッタ電極間の電圧（Ｖ_CE）を計測することにより、ＩＧＢＴ素子内に短絡が発生したか否かを判別することができる。

このように、ＧＤＵ１９から出力するパルスを徐々に増加するスイッチング試験を行い、ＧＤＵ１９に短絡が発生した段階で、例えばスイッチ１４を直ちにオフにして、コレクタ・エミッタ電極に印加される電圧を停止する。そして、スイッチング試験を終了させ、製造工程から不良ＩＧＢＴ素子を取り除く。そして、品質保証条件の電流値によるスイッチング試験まで、動特性試験を行い、品質保証条件の電流値によるスイッチング試験に合格したＩＧＢＴ素子については、次の製造工程に移行させる。

このように半導体素子評価方法では、半導体素子評価装置から導出されたコンタクトピンを半導体素子の電極端子に接触させて、接触されたコンタクトピンを介して半導体素子の電極端子間に電圧を印加し、ゲートを駆動する。そして、絶縁ゲートのスイッチングによって電極端子間に流れる電流を段階状に増加させる。そして、電極端子間に短絡が発生した場合に動特性試験を自動的に停止させる。

このような半導体素子評価方法によれば、半導体素子の動特性試験での短絡によって発生する半導体素子の損傷量を最小なものにし、併せてコンタクトピン、支持台の損傷を最小なものとすることができる。その結果、コンタクトピン、支持台のメンテナンス労力をより低減させ、半導体モジュールの生産性を向上させることができる。

次に、この半導体素子評価方法を用いた具体的な効果について説明する。
例えば、品質保証条件の電流値を３００Ａとし、従来の方法によって、始めからこの電流値によってスイッチング試験を行い、ＩＧＢＴ素子に異常が発生したときは、エミッタ電極の局所的な部分に３００Ａ以上のショート電流が流れることになる。従って、局所的な部分に発生するジュール熱によってＳｉ（シリコン）等が溶解し、半導体素子評価装置のコンタクトピン、支持台が損傷を受け、コンタクトピン及び支持台のメンテナンスが必要になる。

しかし、本実施の形態による半導体素子評価方法を用いて、段階的にコレクタ・エミッタ電極間に流れる電流値を増加させ、例えば１５０Ａまでのスイッチング試験によって短絡が発生した場合は、３００Ａによるスイッチング試験で損傷を受けた場合に比べ、損傷の程度を低減させることができる。

このように、最低限の電流によるスイッチング試験よって、不良の半導体素子を抽出した場合は、半導体素子及びコンタクトピン及び支持台の損傷がより少なくなる。
具体的には、メンテナンスのインターバルがこの半導体素子評価方法の使用前においては、１０分に１回（１００個の半導体素子に１回の頻度）であったが、この半導体素子評価方法の使用後においては、１００分に１回（１０００個の半導体素子に１回の頻度）になり、メンテナンスのインターバルが１／１０にまで減少している。即ち、本実施の形態による半導体素子評価方法を用いることによって、メンテナンス労力をより低減させることができる。

尚、上記の説明ではＤＵＴ１１をＩＧＢＴ素子に限って説明したが、本実施の形態は特にＩＧＢＴ素子の評価方法に限定されるものではない。例えば、パワーＭＯＳトランジスタ素子、またはこれらの素子をウエハ上に形成した素子についても、上記の評価方法を用いることができる。

また、上記の説明では、図１に示すように試験コイルに直列にＦＷＤを配置したスイッチング試験（ＲＢＳＯＡ試験）を例説したが、ＦＷＤを配置しないＬ負荷アバランシェ試験においても上記の評価方法を用いることができる。

半導体素子評価装置の要部を説明する回路図である。 半導体素子評価方法を説明するフロー図である。 ゲート・エミッタ電極間の電圧、コレクタ・エミッタ電極間の電圧及びコレクタ電流の関係を説明する図であり、（Ａ）はゲート・エミッタ電極間の電圧（Ｖ_GE）であり、（Ｂ）はコレクタ・エミッタ電極間の電圧（Ｖ_CE）、コレクタ電流（Ｉ_C）である。 正常なＩＧＢＴ素子と短絡が発生したＩＧＢＴ素子のＶ−Ｉ曲線の相違を説明する図であり、（Ａ）は第１波のパルスを出力した場合のＶ−Ｉ曲線であり、（Ｂ）は第２波のパルスを出力した場合のＶ−Ｉ曲線である。

符号の説明

１０ 半導体素子評価装置
１１ ＤＵＴ
１２ コンタクトピン
１３ 電源
１４ スイッチ
１５ 試験抵抗
１６ 試験コイル
１７ 電流計
１８ ゲート用抵抗
１９ ＧＤＵ
２０ ＦＷＤ
２１ コントローラ

Claims (5)

1. 制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価装置において、
   前記半導体素子の前記主電極間に流れる電流を段階状に増加させる増加手段と、
   前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に短絡電流が流れることで前記半導体素子の前記主電極間の短絡の発生を検知すると、前記動特性試験を停止する停止手段と、
   を備えたことを特徴とする半導体素子評価装置。
2. 前記増加手段は、前記制御電極に印加するパルス幅を段階状に増幅させる手段を備えていることを特徴とする請求項１記載の半導体素子評価装置。
3. 制御電極と２つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価方法において、
   前記半導体素子の前記主電極のうち、一方を接触させて支持台に載置するステップと、
   前記半導体素子の前記主電極のうち、他方にコンタクトピンを接触するステップと、
   前記支持台と前記コンタクトピンとを介して前記半導体素子の前記主電極間に電圧を印加し、前記制御電極へ電圧パルスを供給するステップと、
   前記主電極間に流れる電流を段階状に増加させるステップと、
   前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に短絡電流が流れることで前記半導体素子の前記主電極間の短絡の発生を検知すると、前記動特性試験を停止するステップと、
   を有することを特徴とする半導体素子評価方法。
4. 前記電極端子間に流れる電流を段階状に増加させるステップは、前記制御電極に印加するパルス幅を段階状に増幅させることを特徴とする請求項３記載の半導体素子評価方法。
5. 前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に流れる短絡電流は、品質保証条件の電流値よりも小さいことを特徴とする請求項１記載の半導体素子評価装置。

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