JP4821601B2 - 半導体素子評価装置及び半導体素子評価方法 - Google Patents
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Description
特に、最近の動特性試験においては、半導体素子の製造工程中に評価機から導出されたコンタクトピンを半導体素子の電極に接続させて、その電気的特性を評価する工程を組み込み、これらの工程全てを自動的に行っているのが一般的である。
従前においては、このような問題を解決するために、高頻度で、コンタクトピン、支持台の修理または交換をし、メンテナンスに多大な労力を費やしていた。このため半導体モジュールの生産性が向上しないという問題があった。
上記の課題で説明した問題点は、最初から固定された大容量の電流によって動特性試験、即ち、スイッチング試験を行っていることに問題がある。
半導体素子評価装置10は、被検体のスイッチング試験をその電流値を可変しながら行うことができる。ここで、被検体であるDUT(Device Under Test)11としては、例えば制御電極(ゲート(G)電極)を有する半導体素子を用い、具体的には、縦型のIGBT素子を用いる。縦型のIGBTは、一方の面に主電極であるエミッタ(E)電極、他方の面にもう一つの主電極であるコレクタ(C)電極を備えている。
この半導体素子評価装置10では、GDU19から所定の幅のパルスを第1波として出力する。第1波のパルスを出力後、所定の時間を経過後、第2波のパルスを出力する。第2波のパルスは、第1波に比較して、よりパルス幅の広いパルスである。例えば、第1波の2倍の幅を有したパルスが所定の時間を経過後に第2波として出力される。そして、第2波が出力された後、所定の時間を経過後に、例えば、第1波の3倍の幅を有したパルスが第3波として出力される。続いて、第4波、第5波、・・というように所定の時間が経過した毎に順次幅を増幅させたパルスが次々と出力される。
最初に、製造工程中にあるIGBT素子のコレクタ電極側を半導体素子評価装置10の導電性の支持台の上に搭載し、半導体素子評価装置10から導出したコンタクトピン12をIGBT素子のエミッタ電極に接触させ(ステップS1)、コンタクトピン12とIGBT素子のエミッタ電極とを電気的に接続する。そして、スイッチ14をオンさせ、支持台とコンタクトピン12とを介してコレクタ・エミッタ電極間に電源13による電圧Vccを印加する(ステップS2)。
最初のスイッチング試験では、最初にGDU19から第1の幅のパルスをIGBT素子のゲート電極に第1波として出力し、IGBT素子のスイッチング試験を行い、短絡が発生するか否かの判別を行う(ステップS4)。
第1波のスイッチング試験は、品質保証条件である電流値より充分に低い電流でのスイッチング試験を行うので、品質保証条件を充足してない。従って、パルス幅を増幅して(ステップS6)、スイッチング試験を引き続き行う(ステップS3)。
そして、この段階でのスイッチング試験が品質保証条件での試験を充足しない場合は、パルス幅を増幅し(ステップS6)、ステップS3からステップS6のルーチンを繰り返し行う。この途中で、ショート電流が発生した場合は、スイッチ14を直ちにオフにして、コレクタ・エミッタ電極間の電圧印加を停止し、損傷が生じたIGBT素子を製造工程から除去する。
次に、上述したスイッチング試験の作用をより深く理解するために、ゲートがオン状態からオフ状態に切り替わる場合のIGBT素子内のV−I曲線について説明する。
しかし、スイッチング試験でコレクタ・エミッタ電極間に短絡が発生した場合は、ゲート電極がオン・オフ状態にかかわらず、コレクタ・エミッタ電極間に所定の電流が流れ続け、IGBT素子のスイッチングができなくなる。
しかし、スイッチング試験でコレクタ・エミッタ電極間に短絡が発生した場合は、ゲート電極がオン・オフ状態にかかわらず、コレクタ・エミッタ電極間に所定の電流が流れ続け、IGBT素子のスイッチングができなくなる。
図4は正常なIGBT素子と短絡が発生したIGBT素子のV−I曲線の相違を説明する図であり、(A)は第1波のパルスを出力した場合のV−I曲線であり、(B)は第2波のパルスを出力した場合のV−I曲線である。
例えば、品質保証条件の電流値を300Aとし、従来の方法によって、始めからこの電流値によってスイッチング試験を行い、IGBT素子に異常が発生したときは、エミッタ電極の局所的な部分に300A以上のショート電流が流れることになる。従って、局所的な部分に発生するジュール熱によってSi(シリコン)等が溶解し、半導体素子評価装置のコンタクトピン、支持台が損傷を受け、コンタクトピン及び支持台のメンテナンスが必要になる。
具体的には、メンテナンスのインターバルがこの半導体素子評価方法の使用前においては、10分に1回(100個の半導体素子に1回の頻度)であったが、この半導体素子評価方法の使用後においては、100分に1回(1000個の半導体素子に1回の頻度)になり、メンテナンスのインターバルが1/10にまで減少している。即ち、本実施の形態による半導体素子評価方法を用いることによって、メンテナンス労力をより低減させることができる。
11 DUT
12 コンタクトピン
13 電源
14 スイッチ
15 試験抵抗
16 試験コイル
17 電流計
18 ゲート用抵抗
19 GDU
20 FWD
21 コントローラ
Claims (5)
- 制御電極と2つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価装置において、
前記半導体素子の前記主電極間に流れる電流を段階状に増加させる増加手段と、
前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に短絡電流が流れることで前記半導体素子の前記主電極間の短絡の発生を検知すると、前記動特性試験を停止する停止手段と、
を備えたことを特徴とする半導体素子評価装置。 - 前記増加手段は、前記制御電極に印加するパルス幅を段階状に増幅させる手段を備えていることを特徴とする請求項1記載の半導体素子評価装置。
- 制御電極と2つの主電極とを有した半導体素子の動特性試験を行う半導体素子評価方法において、
前記半導体素子の前記主電極のうち、一方を接触させて支持台に載置するステップと、
前記半導体素子の前記主電極のうち、他方にコンタクトピンを接触するステップと、
前記支持台と前記コンタクトピンとを介して前記半導体素子の前記主電極間に電圧を印加し、前記制御電極へ電圧パルスを供給するステップと、
前記主電極間に流れる電流を段階状に増加させるステップと、
前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に短絡電流が流れることで前記半導体素子の前記主電極間の短絡の発生を検知すると、前記動特性試験を停止するステップと、
を有することを特徴とする半導体素子評価方法。 - 前記電極端子間に流れる電流を段階状に増加させるステップは、前記制御電極に印加するパルス幅を段階状に増幅させることを特徴とする請求項3記載の半導体素子評価方法。
- 前記制御電極に対する電圧の印加の有無に関わらず前記半導体素子の前記主電極間に流れる短絡電流は、品質保証条件の電流値よりも小さいことを特徴とする請求項1記載の半導体素子評価装置。
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