JP4820808B2 - データ出力回路 - Google Patents
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Description
このデータ出力回路10は、例えば、LSI内に設けられ、位相ロックループ回路(Phase Locked Loop Circuit、以下「PLL回路」という。)11を有し、この出力側に、分周回路12及びセレクタ13を介して、出力制御回路14が接続されている。
時刻T0において、データ出力回路10は、ATE等から与えられる初期化信号によって初期化されている。以下、テストクロック信号TCKを使用しない場合の動作(I)と、テストクロック信号TCKを使用する場合の動作(II)を説明する。
まず、テストモード信号TMDは、常に“0”となっている。PLL回路11は、この仕様に応じた周波数のリファレンスクロック信号RCKが供給されて発振している。ある時間が経過すると、PLL回路11の内部クロック信号PCKは、発振し始め、ロック信号LKが“1”となる。ロック信号LKが“1”(即ち、アクティブ)となるアサートタイミング例(1)、(2)で示されるように、LSIをテストする度に、内部クロック信号PCKの発振、及びロックするタイミングが異なることがある。
時刻T1において、PLL回路11の内部クロック信号PCKが発振し始める。時刻T2において、ロック信号LKが“1”となる。時刻T2以降、ロック信号LKにより分周回路12の非同期リセット端子rnが“1”のため、この分周回路12は、内部クロック信号PCKの分周が可能となる。時刻T4において、分周クロック信号DCKが発振し始める。セレクタ13は、テストモード信号TMDが“0”であるので、クロック信号CKとして、分周クロック信号DCKを選択する。出力制御回路14は、クロック信号CKが入力されてから動作し始める。出力制御回路14内でデータ出力条件がイネーブルになると(満たされると)、時刻T6において、出力端子outから有効データとなった出力データTXDを出力し始める。
時刻T2において、PLL回路11の内部クロック信号PCKが発振し始め、時刻T3において、ロック信号LKが“1”となる。時刻T3以降、ロック信号LKにより分周回路12の非同期リセット端子rnが“1”のため、分周回路12は、内部クロック信号PCKの分周が可能となる。時刻T5において、分周クロック信号DCKが発振し始める。セレクタ13は、テストモード信号TMDが“0”であるので、クロック信号CKとして、分周クロック信号DCKが選択される。出力制御回路14は、クロック信号CKが入力されてから動作し始め、この出力制御回路14内でデータ出力条件がイネーブルになると、時刻T7において、有効データとなった出力データTXDを出力し始める。
図10の時刻T0において、データ出力回路10は、ATE等から与えられる初期化信号によって初期化されている。テストクロック信号TCKを使用する場合、テストモード信号TMDは、常に“1”となっている。テストクロック信号TCKを任意のタイミングで入力し始めると、セレクタ13は、テストモード信号TMDが“1”であるので、クロック信号CKとして、テストクロック信号TCKを選択する。出力制御回路14は、クロック信号CKが入力されてから動作し始める。出力制御回路14内でデータ出力条件がイネーブルになると、時刻T4において、出力端子outから有効なデータの出力データTXDを出力し始める。
図10中のロック信号LKのアサートタイミング例(1)、(2)で示したように、時刻T0から出力制御回路14が出力する有効データである出力データTXDが出力を開始するタイミングが、PLL回路11毎の仕様、LSI等の製造プロセスや、電圧、温度、LSI等の電源投入後の状態等、様々な要因により、所定のタイミングとは異なることがある。この対策として、複数回同じテストを実施して、そのうち、1回以上の任意の回数以上、期待値と一致すればテスト結果をパスとするといった方法が用いられているため、テスト時間が長くなる。
出力制御回路14は、図10中のテストクロック信号TCKを使用する場合で示した様に、時刻T0からテストクロック信号TCKがクロック信号CKとして入力されると動作を開始し、一定のタイミングである時刻T4において有効データの出力データTXDの出力を開始する。しかし、このようなテスト方法では、テストクロック信号TCKとテストモード信号TMDの2つの入力ピン(端子)が必要になり、LSIのピン数が増加する。しかも、PLL回路11及び分周回路12はテストされないために、これらのPLL回路11及び分周回路12に対するテストパターンを追加してテストを別途実施する必要があるので、テスト時間が増大する。
更に、本発明のデータ出力回路は、前記第1のクロック信号及び前記第2の制御信号を入力し、前記第2の制御信号が前記第1の論理レベルの時には、リセットされ、前記第2の制御信号が前記第2の論理レベルの時には、前記リセットが解除されて前記第1のクロック信号の周波数を分周し、第2のクロック信号を出力する分周回路21bと、前記第2のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路とを備えている。
図1は、本発明の実施例1を示すデータ出力回路の概略の構成図である。
このデータ出力回路20は、例えば、LSI内に設けられた回路であり、クロック生成回路21と、リセット制御回路22とを有し、このクロック生成回路21の出力側に出力制御回路23が接続されている。
この出力制御回路23は、回路全体を制御する制御回路23aを有している。更に、この制御回路23aにより制御される送信パケット生成回路23b、シリアル変換回路23c、及び出力バッファ23dが、縦続接続されている。
図3は、図1のデータ出力回路20の動作を示すタイミングチャートである。
図3の時刻T0において、データ出力回路20は、ATE等から与えられる初期化信号により初期化されている。ATEから供給されるリファレンスクロック信号RCKは、PLL回路21aの仕様に対応した周波数で発振している。出力データTXDは、出力制御回路23内におけるデータ出力条件が満たされていないので(ディスエーブルなので)、無効データである。時刻T1において、PLL回路21aが出力する内部クロック信号PCKは、発振を開始する。時刻T2において、内部クロック信号PCKの位相がリファレンスクロック信号RCKの位相に同期すると、ロック信号LKは“1”となる。この時、ATEから供給されるロックイネーブル信号LKEBが“0”であるので、AND回路22aが出力するリセット信号CLRNは、“0”であり、分周回路21bがリセットされている。
本実施例1によれば、PLL回路21aの仕様による最大ロック時間を経過した後にロックイネーブル信号LKEBを“1”とするので、PLL回路21aが出力するロック信号LKのアサート時間がテスト毎で変化した場合においても、次の(a)〜(c)のような効果がある。
図4は、本発明の実施例2を示すデータ出力回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
図5は、図4のデータ出力回路20Aの動作を示すタイミングチャートである。
時刻T0において、データ出力回路20Aは、ATE等による初期化信号によって初期化されている。リファレンスクロック信号RCKは、PLL回路21aの仕様に対応した周波数で発振している。カウンタ22bのカウント値CNTは、前記初期化信号によって初期化されて“0”になっている。カウント値CNTが“0”であり、設定値LCNT(=N)とは等しくないため、比較器22cの比較結果CMPは“0”である。時刻T1において、カウンタ32aは、リファレンスクロック信号RCKの最初のパルスの立ち上がり以降、パルスの立ち上がりエッジに同期して1、2、3、・・・と+1ずつカウントアップする。時刻T2になると、PLL回路21aが出力する内部クロック信号PCKは、発振を開始する。
本実施例2によれば、PLL回路21aの仕様による最大ロック時間の経過後に、カウンタ22bのカウント値CNTが設定値LCNT(=N)に達し、これによって分周回路21bのリセット状態を解除するタイミングが同じになり、テスト毎に、出力制御回路23から同じタイミングで出力データTXDが出力されるので、次の(a)、(b)のような効果がある。
(b) 従来のようなテストクロック信号TCKや実施例1のロックイネーブル信号LKEBを入力するための入力ピン必要としないので、LSIのピン数を削減することができる。
図6は、本発明の実施例3を示すデータ出力回路の概略の構成図であり、実施例2を示す図4中の要素と共通の要素には共通の符号が付されている。
図7は、図6のデータ出力回路20Bの動作を示すタイミングチャートである。
まず、イネーブル信号ENBが“0”の場合、AND回路22eから出力される制御結果CNTEとAND回路22aから出力されるリセット信号CLRNとが共に“0”のままである。このため、分周回路21bは、リセットされたままであり、出力制御回路23も動作しない。
時刻T0において、データ出力回路20Bは、ATE等による初期化信号によって初期化されている。リファレンスクロック信号RCKは、PLL回路21aの仕様に対応した周波数で発振している。カウンタ22dが出力するビットデータCNT[n]は、“0”である。これにより、AND回路22eが出力する制御結果CNTEは、“0”である。更に、“0”の制御結果CNTEにより、AND回路22aが出力するリセット信号CLRNは、“0”である。時刻T4の直前において、カウンタ22dのカウント値CNTは、2n−1までカウントアップされている。又、カウンタ22dのセット端子sには、リセット信号CLRNの“0”が入力されている。これ以降、時刻T4までは、実施例2と同様に動作する。
本実施例3によれば、PLL回路21aの仕様による最大ロック時間の経過後に、カウンタ22bのビットデータCNT[n]が2nになり、分周回路21bのリセット状態を解除するタイミングがテスト毎に同じになって、出力制御回路23から同じタイミングで出力データTXDが出力されるので、次の(a)、(b)のような効果がある。
(b) 実施例2の比較器22cを必要とせず、又、実施例2のカウンタ22bに対する図示しないカウントアップイネーブル制御が不要になるので、実施例2よりも小規模な回路でデータ出力回路20Bを実現ができる。
図8は、本発明の実施例4を示すデータ出力回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
データ出力回路20Cの動作として、以下、テストモード信号TMDが“0”の場合の通常時の動作(1)と、テストモード信号TMDが“1”の場合のテスト時の動作(2)とを説明する。
テストモード信号TMDが“0”の場合、セレクタ22fは、PLL回路21aから出力されるロック信号LKを選択し、分周回路21bのリセット端子rnへ与える。このデータ出力回路20Cにおいて、ロック信号LKが“1”となって、分周回路21が内部クロック信号PCKに対して1/4の分周動作を開始するまでの動作は、実施例1における図3の時刻T2までと同様である。これ以降、実施例1と同様に、分周回路21bは、分周動作を継続して、クロック信号CKの発振を開始する。クロック信号CKを入力した出力制御回路23は、実施例1と同様に、出力制御回路23内のデータ出力条件がイネーブルになると、出力データTXDの出力を開始する。
テストモード信号TMDが“1”の場合、セレクタ22fによりリセット信号CLRNが選択され、分周回路21bに与えられる。これにより、実施例1と同様に動作する。
本実施例4によれば、テストモード信号TMDによりリセット信号CLRN又はロック信号LKのいずれか一方を選択するセレクタを設けたので、次の(a)、(b)のような効果がある。
(b) テストモード信号TMDを“1”にしてリセット信号CLRNを選択すれば、実施例1と同様の作用、効果が得られる。
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(g)のようなものがある。
21 クロック生成回路
21a PLL回路
21b 分周回路
22、22A、22B、22C リセット制御回路
23 出力制御回路
22a、22e AND回路
22b、22d カウンタ
22c 比較器
22f セレクタ
Claims (5)
- 基準クロック信号を入力し、内部で発振した第1のクロック信号の位相と前記基準クロック信号の位相とを比較して前記2つの位相が同期した時にロック信号を出力すると共に前記第1のクロック信号を出力するロックループ回路と、
前記ロックループ回路から前記ロック信号が出力される前には、第1の論理レベルにあり、前記ロック信号が出力された後には、第2の論理レベルに遷移する第1の制御信号と、前記ロック信号とを入力し、前記第1の制御信号が前記第1の論理レベルの時に前記第1の論理レベルになり、前記第1の制御信号が第2の論理レベルの時に前記第2の論理レベルへ遷移する第2の制御信号を出力するリセット制御回路と、
前記第1のクロック信号及び前記第2の制御信号を入力し、前記第2の制御信号が前記第1の論理レベルの時には、リセットされ、前記第2の制御信号が前記第2の論理レベルの時には、前記リセットが解除されて前記第1のクロック信号の周波数を分周し、第2のクロック信号を出力する分周回路と、
前記第2のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路と、
を備えたことを特徴とするデータ出力回路。 - 前記リセット制御回路は、
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する論理手段を有することを特徴とする請求項1記載のデータ出力回路。 - 前記リセット制御回路は、
前記基準クロック信号を入力し、前記基準クロック信号のパルス数をカウントしてカウント値が一定の値になると前記カウント値を出力するカウント手段と、
前記カウント手段から出力された前記カウント値と設定値とを入力して前記カウント値と前記設定値とを比較し、両者が不一致の時には、前記第1の論理レベルの前記第1の制御信号を出力し、前記両者が一致するときには、前記第2の論理レベルの前記第1の制御信号を出力する比較手段と、
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する論理手段と、
を有することを特徴とする請求項1記載のデータ出力回路。 - 前記リセット制御回路は、
前記基準クロック信号を入力して前記基準クロック信号のパルス数をカウントし、カウント値が一定の値になると前記第2の論理レベルの所定のビットデータを出力するカウント手段と、
前記第1の論理レベル及び前記第2の論理レベルに遷移する第3の制御信号と、前記所定のビットデータとを入力し、前記第3の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記所定のビットデータを前記第2の論理レベルの前記第1の制御信号として出力し、前記第3の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第1の制御信号を出力する第1の論理手段と、
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する第2の論理手段と、
を有することを特徴とする請求項1記載のデータ出力回路。 - 前記リセット制御回路は、
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの論理信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記論理信号を出力する論理手段と、
前記第1の論理レベル及び前記第2の論理レベルに遷移するテストモード信号と、前記論理信号と、前記ロック信号とを入力し、前記テストモード信号が前記第2の論理レベルの時には、前記論理信号を選択して前記第2の制御信号として前記分周回路に入力し、前記テストモード信号が前記第1の論理レベルの時には、前記ロック信号を選択して前記第2の制御信号として前記分周回路に入力する選択手段と、
を有することを特徴とする請求項1記載のデータ出力回路。
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