JP4820808B2

JP4820808B2 - データ出力回路

Info

Publication number: JP4820808B2
Application number: JP2007323047A
Authority: JP
Inventors: 賢一夏目; 健嗣新井
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-12-14
Filing date: 2007-12-14
Publication date: 2011-11-24
Anticipated expiration: 2027-12-14
Also published as: JP2009147686A

Description

本発明は、集積回路（以下「ＩＣ」という。）、大規模集積回路（以下「ＬＳＩ」という。）等の半導体集積回路等に搭載され、クロック生成回路等を有するデータ出力回路、例えば、ＩＣテスタ等の自動テスト装置（Automatic Test Equipment、以下「ＡＴＥ」という。）を使って半導体集積回路等に対し、データ出力テストを実施する際に、テストの容易化及び高精度化等を図ることができるデータ出力回路に関するものである。

従来、テストの容易化等を図るための技術としては、例えば、次の様な文献等に記載されるものがあった。

特開平９−１８５９００号公報特開平１０−２６６５４号公報

特許文献１には、外部端子数を増加させることなくテストを行いテスト時間を短縮させるダイナミック型ランダム・アクセス・メモリ（ＤＲＡＭ）の技術が記載されている。又、特許文献２には、専用の端子を新たに追加することなくテストを実現し、更に、テスト時間も短縮できる半導体装置の技術が記載されている。これらに関連するデータ出力回路としては、例えば、以下のようなものがある。

図９は、従来のデータ出力回路を示す概略の構成図である。
このデータ出力回路１０は、例えば、ＬＳＩ内に設けられ、位相ロックループ回路（Phase Locked Loop Circuit、以下「ＰＬＬ回路」という。）１１を有し、この出力側に、分周回路１２及びセレクタ１３を介して、出力制御回路１４が接続されている。

ここで、データ出力回路１０には、ＰＬＬ回路１１のリファレンスクロック信号ＲＣＫ、テストモード信号ＴＭＤ、及びテストモード時に使用されるテストクロック信号ＴＣＫが入力されている。リファレンスクロック信号ＲＣＫは、ＰＬＬ回路１１のリファレンスクロック入力端子ｒｅｆに入力されている。ＰＬＬ回路１１の出力端子ｐｌｌｏから出力された内部クロック信号ＰＣＫは、分周回路１２のクロック入力端子ｄｃｌｋに入力されている。また、ＰＬＬ回路１１の出力端子ｌｏｃｋからロック信号ＬＫが出力され、分周回路１２におけるローアクティブ入力端子である非同期リセット端子ｒｎに入力されている。分周回路１２の出力端子ｄｉｖから分周クロック信号ＤＣＫが出力されている。

ロック信号ＬＫは、ＰＬＬ回路１１がロックするまでは論理“０”であり、ＰＬＬ回路１１がロックすると論理“１”となる。ＰＬＬ回路１１へリファレンスクロック信号ＲＣＫが入力されてから、内部クロック信号ＰＣＫとロック信号ＬＫとが出力されるまでの時間は、ＰＬＬ回路１１毎の仕様で異なり、ＬＳＩ等の製造プロセスや、電圧、温度だけでなく、ＬＳＩ等の電源投入後の状態等、様々な要因により、回路をテストする度に変わる場合がある。

分周回路１２の非同期リセット端子ｒｎに入力されているロック信号が“０”のとき、分周回路１２の分周クロック信号ＤＣＫはリセットされて“０”となる。ロック信号ＬＫが“１”のとき、分周回路１２は、内部クロック信号ＰＣＫの分周が可能となり、内部クロック信号ＰＣＫを１／Ｍ分周（例えば、４）した分周クロック信号ＤＣＫを出力する。

セレクタ１３において、データ出力回路１０に入力されているテストクロック信号ＴＣＫと、分周回路１２の出力である分周クロック信号ＤＣＫは、データ出力回路１０に入力されているテストモード信号ＴＭＤの値によって選択され、出力制御回路１４用のクロック信号ＣＫとして出力されている。テストモード信号ＴＭＤが“１”のときにテストクロック信号ＴＣＫが選択され、テストクロック信号ＴＭＤが“０”のときに分周クロック信号ＤＣＫが選択される。

クロック信号ＣＫは、出力制御回路１４のクロック入力端子ｃｌｋに入力され、この出力制御回路１４の出力端子ｏｕｔから出力データＴＸＤが出力されている。

図１０は、図９のデータ出力回路１０の動作を示すタイミングチャートである。
時刻Ｔ０において、データ出力回路１０は、ＡＴＥ等から与えられる初期化信号によって初期化されている。以下、テストクロック信号ＴＣＫを使用しない場合の動作（Ｉ）と、テストクロック信号ＴＣＫを使用する場合の動作（ＩＩ）を説明する。

（Ｉ）テストクロック信号ＴＣＫを使用しない場合の動作
まず、テストモード信号ＴＭＤは、常に“０”となっている。ＰＬＬ回路１１は、この仕様に応じた周波数のリファレンスクロック信号ＲＣＫが供給されて発振している。ある時間が経過すると、ＰＬＬ回路１１の内部クロック信号ＰＣＫは、発振し始め、ロック信号ＬＫが“１”となる。ロック信号ＬＫが“１”（即ち、アクティブ）となるアサートタイミング例（１）、（２）で示されるように、ＬＳＩをテストする度に、内部クロック信号ＰＣＫの発振、及びロックするタイミングが異なることがある。

（Ｉ）（ａ）ロック信号ＬＫのアサートタイミング例（１）
時刻Ｔ１において、ＰＬＬ回路１１の内部クロック信号ＰＣＫが発振し始める。時刻Ｔ２において、ロック信号ＬＫが“１”となる。時刻Ｔ２以降、ロック信号ＬＫにより分周回路１２の非同期リセット端子ｒｎが“１”のため、この分周回路１２は、内部クロック信号ＰＣＫの分周が可能となる。時刻Ｔ４において、分周クロック信号ＤＣＫが発振し始める。セレクタ１３は、テストモード信号ＴＭＤが“０”であるので、クロック信号ＣＫとして、分周クロック信号ＤＣＫを選択する。出力制御回路１４は、クロック信号ＣＫが入力されてから動作し始める。出力制御回路１４内でデータ出力条件がイネーブルになると（満たされると）、時刻Ｔ６において、出力端子ｏｕｔから有効データとなった出力データＴＸＤを出力し始める。

（Ｉ）（ｂ）ロック信号ＬＫのアサートタイミング例（２）
時刻Ｔ２において、ＰＬＬ回路１１の内部クロック信号ＰＣＫが発振し始め、時刻Ｔ３において、ロック信号ＬＫが“１”となる。時刻Ｔ３以降、ロック信号ＬＫにより分周回路１２の非同期リセット端子ｒｎが“１”のため、分周回路１２は、内部クロック信号ＰＣＫの分周が可能となる。時刻Ｔ５において、分周クロック信号ＤＣＫが発振し始める。セレクタ１３は、テストモード信号ＴＭＤが“０”であるので、クロック信号ＣＫとして、分周クロック信号ＤＣＫが選択される。出力制御回路１４は、クロック信号ＣＫが入力されてから動作し始め、この出力制御回路１４内でデータ出力条件がイネーブルになると、時刻Ｔ７において、有効データとなった出力データＴＸＤを出力し始める。

以上の２つのアサートタイミング例（１）、（２）で説明したように、テストクロック信号ＴＣＫを使用しない場合には、ＰＬＬ回路１１の内部クロック信号ＰＣＫの発振、及びロックのタイミングの変化により、データ出力回路１０の出力データＴＸＤの出力タイミングが、テストをする毎に異なる場合がある。

ＬＳＩのデータ出力テストでは、ＩＣテスタ等のＡＴＥを使って、機能テストをはじめ、ＬＳＩが正常に動作しているか、又、特性は問題ないか等、ＬＳＩの仕様どおりにでき上がっていることを確認する。データ出力回路１０の様々なデータ出力テストを実施する場合、そのテストパターンは、テストサイクル毎にその出力期待値を“０”、“１”で予め定義しておく。そのため、データ出力回路１０の出力データＴＸＤの出力タイミングがずれてしまうと、回路機能は正常に動作していても、出力タイミングの期待値との“位相ずれ”や“サイクルずれ”により、テスト結果がフェイル（失敗）となってしまう場合がある。このため、このような系でデータ出力テストを実施する場合は、複数回同じテストを実施して、そのうち、１回以上の任意の回数以上、期待値と一致すればテスト結果をパス（合格）とするといった方法が用いられている。

（ＩＩ）テストクロック信号ＴＣＫを使用する場合の動作
図１０の時刻Ｔ０において、データ出力回路１０は、ＡＴＥ等から与えられる初期化信号によって初期化されている。テストクロック信号ＴＣＫを使用する場合、テストモード信号ＴＭＤは、常に“１”となっている。テストクロック信号ＴＣＫを任意のタイミングで入力し始めると、セレクタ１３は、テストモード信号ＴＭＤが“１”であるので、クロック信号ＣＫとして、テストクロック信号ＴＣＫを選択する。出力制御回路１４は、クロック信号ＣＫが入力されてから動作し始める。出力制御回路１４内でデータ出力条件がイネーブルになると、時刻Ｔ４において、出力端子ｏｕｔから有効なデータの出力データＴＸＤを出力し始める。

データ出力回路１０の回路構成として、図９では、セレクタ１３が、分周回路１２の分周クロック信号ＤＣＫ又はテストクロック信号ＴＣＫのいずれか一方を選択しているが、内部クロック信号ＰＣＫ又はテストクロック信号ＴＣＫのいずれか一方を選択する回路構成も考えられる。テストモード信号ＴＭＤが“０”の場合は、内部クロック信号ＰＣＫが、出力制御回路１４のクロック入力端子ｃｌｋに直接入力される。

テストクロック信号ＴＣＫを使用する場合は、分周クロック信号ＤＣＫを選択しないので、ＰＬＬ回路１１が出力する内部クロック信号ＰＣＫの発振、及びロックするタイミングの変化によらず、セレクタ１３及び出力制御回路１４といった論理回路の動作によって、データ出力回路１０から出力される有効データである出力データＴＸＤの出力タイミングを一定にすることができる。

しかしながら、従来のデータ出力回路１０では、以下の（Ａ）、（Ｂ）のような課題があった。

（Ａ）テストクロック信号ＴＣＫを使用しない場合
図１０中のロック信号ＬＫのアサートタイミング例（１）、（２）で示したように、時刻Ｔ０から出力制御回路１４が出力する有効データである出力データＴＸＤが出力を開始するタイミングが、ＰＬＬ回路１１毎の仕様、ＬＳＩ等の製造プロセスや、電圧、温度、ＬＳＩ等の電源投入後の状態等、様々な要因により、所定のタイミングとは異なることがある。この対策として、複数回同じテストを実施して、そのうち、１回以上の任意の回数以上、期待値と一致すればテスト結果をパスとするといった方法が用いられているため、テスト時間が長くなる。

又、出力データＴＸＤの出力タイミングずれは、セレクタ１３や出力制御回路１４といった論理回路のＳＥＴＵＰ／ＨＯＬＤタイミングエラー等の設計ミス要因等でも発生し得るため、１回以上の任意の回数以上、期待値と一致すればテスト結果をパスとするテスト方法に関しては、テスト結果としての信頼性が十分満足できるものではなかった。

（Ｂ）テストクロック信号ＴＣＫを使用する場合
出力制御回路１４は、図１０中のテストクロック信号ＴＣＫを使用する場合で示した様に、時刻Ｔ０からテストクロック信号ＴＣＫがクロック信号ＣＫとして入力されると動作を開始し、一定のタイミングである時刻Ｔ４において有効データの出力データＴＸＤの出力を開始する。しかし、このようなテスト方法では、テストクロック信号ＴＣＫとテストモード信号ＴＭＤの２つの入力ピン（端子）が必要になり、ＬＳＩのピン数が増加する。しかも、ＰＬＬ回路１１及び分周回路１２はテストされないために、これらのＰＬＬ回路１１及び分周回路１２に対するテストパターンを追加してテストを別途実施する必要があるので、テスト時間が増大する。

又、テストクロック信号ＴＣＫは、ＩＣテスタ等のＡＴＥによりＬＳＩの外部から入力される。ＡＴＥは、実使用向けに最適化されたボードとなっている通常のシステムボード等と違って、色々な回路をテストできるような構造になっている。一般的に、回路へのデータ入出力端子に、ＡＴＥと回路とを接続する信号ラインによる容量や抵抗からなる負荷が加わるため、ＡＴＥの仕様により、システムボードのように高速に動作させることができない場合がある。このようなＡＴＥ側の制約のために、高速クロック信号を入力することができなければ、実動作周波数の高速クロック信号で動作するデータ出力回路１０をテストできない。この場合、ＬＳＩの遅延故障（例えば、ＬＳＩの製造時に配線抵抗が細くなり、抵抗が増加する場合に、遅延が増加して見える場合の故障）をテストできないので、テスト結果としての信頼性（網羅性）が十分満足できるものではなかった。即ち、ＬＳＩを通常動作周波数でテストできれば、遅延故障はテストできる。ところが、ＬＳＩは、低周波数のテストクロック信号ＴＣＫで動作させた場合、遅延故障があっても、テストクロック信号ＴＣＫの１周期内に収まる遅延であれば、一見正常に動作してしまい、遅延故障が検出できないためテストができない。

本発明は、このような従来の課題を解決するために、ＰＬＬ回路等のクロック生成回路におけるリセット状態を解除するタイミングを制御して、テスト時間の削減、及びテスト結果の信頼性を上げるためのデータ出力回路を提供するものである。

本発明のデータ出力回路は、基準クロック信号を入力し、内部で発振した第１のクロック信号の位相と前記基準クロック信号の位相とを比較して前記２つの位相が同期した時にロック信号を出力すると共に前記第１のクロック信号を出力するロックループ回路と、前記ロックループ回路から前記ロック信号が出力される前には、第１の論理レベルにあり、前記ロック信号が出力された後には、第２の論理レベルに遷移する第１の制御信号と、前記ロック信号とを入力し、前記第１の制御信号が前記第１の論理レベルの時に前記第１の論理レベルになり、前記第１の制御信号が第２の論理レベルの時に前記第２の論理レベルへ遷移する第２の制御信号を出力するリセット制御回路とを備えている。
更に、本発明のデータ出力回路は、前記第１のクロック信号及び前記第２の制御信号を入力し、前記第２の制御信号が前記第１の論理レベルの時には、リセットされ、前記第２の制御信号が前記第２の論理レベルの時には、前記リセットが解除されて前記第１のクロック信号の周波数を分周し、第２のクロック信号を出力する分周回路２１ｂと、前記第２のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路とを備えている。

本発明のデータ出力回路によれば、テストモード信号を用いない回路構成にすると共に、ロックループ回路における動作の安定後にリセット状態が解除される構成にしたので、次の（ａ）〜（ｃ）のような効果がある。

（ａ）テストの度に同じタイミングでクロック信号が出力を開始し、クロック信号が入力されて活性化した出力制御回路は、同じ他のタイミングで出力データが有効データになって出力される。このために、同じテストを複数回実施する必要がないので、テスト時間を短縮できる。

（ｂ）ロックループ回路及び分周回路に対するテストを追加する必要がない分だけ、テスト時間を短縮できる。

（ｃ）テストクロック信号を使うことなく実動作周波数でテストできるので、テスト結果としての信頼性（例えば、遅延故障テスト等を含むテストの網羅性）を向上できる。

データ出力回路は、基準クロック信号を入力し、内部で発振した第１のクロック信号の位相と前記基準クロック信号の位相とを比較して前記２つの位相が同期した時にロック信号を出力すると共に前記第１のクロック信号を出力するロックループ回路と、前記ロックループ回路から前記ロック信号が出力される前には、第１の論理レベルにあり、前記ロック信号が出力された後には、第２の論理レベルに遷移する第１の制御信号と、前記ロック信号とを入力し、前記第１の制御信号が前記第１の論理レベルの時に前記第１の論理レベルになり、前記第１の制御信号が第２の論理レベルの時に前記第２の論理レベルへ遷移する第２の制御信号を出力するリセット制御回路とを備えている。

更に、本発明のデータ出力回路は、前記第１のクロック信号及び前記第２の制御信号を入力し、前記第２の制御信号が前記第１の論理レベルの時には、リセットされ、前記第２の制御信号が前記第２の論理レベルの時には、前記リセットが解除されて前記第１のクロック信号の周波数を分周し、第２のクロック信号を出力する分周回路２１ｂと、前記第２のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路とを備えている。前記リセット制御回路は、前記第１の制御信号及び前記ロック信号を入力し、前記第１の制御信号が前記第２の論理レベルのときには、ゲートが開き、前記ロック信号を前記第２の論理レベルの前記第２の制御信号として出力し、前記第１の制御信号が前記第１の論理レベルのときには、前記ゲートが閉じ、前記第１の論理レベルの前記第２の制御信号を出力する論理手段を有している。

（実施例１の構成）
図１は、本発明の実施例１を示すデータ出力回路の概略の構成図である。
このデータ出力回路２０は、例えば、ＬＳＩ内に設けられた回路であり、クロック生成回路２１と、リセット制御回路２２とを有し、このクロック生成回路２１の出力側に出力制御回路２３が接続されている。

クロック生成回路２1は、第２のクロック信号ＣＫを生成して出力する回路であり、例えば、ロックループ回路であるＰＬＬ回路２１ａと、この出力側に接続された分周回路２１ｂとにより構成されている。

リセット制御回路２２は、第１の制御信号（例えば、ロックイネーブル信号）ＬＫＥＢにより分周器２１ｂのリセット状態を解除するタイミングを決める回路であり、論理手段により構成されている。この論理手段は、ロックイネーブル信号ＬＫＥＢとロック信号ＬＫとを入力して分周器２１ｂのリセット状態を解除する第２の制御信号（例えば、リセット信号）ＣＬＲＮを出力する論理回路（例えば、２入力型の論理積回路、以下、論理積回路を「ＡＮＤ回路」という。）２２ａにより構成されている。

出力制御回路２３は、クロック信号ＣＫが入力されると、活性化（動作）し、データ出力条件が満たされると（イネーブルになると）、所定のタイミングで有効データである出力データＴＸＤを出力する回路である。

ここで、クロック生成回路２１を構成するＰＬＬ回路２１ａは、内部で発振した第１のクロック信号（例えば、内部クロック信号）ＰＣＫの位相と、基準クロック信号（例えば、リファレンスクロック信号）ＲＣＫの位相とを比較して、その２つの位相が同期した時にロック信号ＬＫを活性化して（例えば、“１”にして）出力すると共に、一定周波数の内部クロック信号ＰＣＫを出力する回路である。そのため、リファレンスクロック信号ＲＣＫがＰＬＬ回路２１ａのリファレンスクロック入力端子ｒｅｆへ入力されている。リファレンスクロック信号ＲＣＫの周波数は、ＰＬＬ回路２１ａの仕様に対応した周波数である。ＰＬＬ回路２１ａは、内部で発振した内部クロック信号ＰＣＫの位相と外部のリファレンスクロック信号ＲＣＫの位相とが同期するとロック信号ＬＫを“１”にして第１の出力端子ｌｏｃｋから出力すると共に、リファレンスクロック信号ＲＣＫの周波数を２倍に逓倍した一定周波数の内部クロック信号ＰＣＫを第２の出力端子ｐｌｌｏから出力する。内部クロック信号ＰＣＫは、分周回路２１ｂのクロック入力端子ｄｃｌｋへ入力されている。

ＰＬＬ回路２１ａの出力端子ｌｏｃｋから出力されるロック信号ＬＫと、ロックイネーブル信号ＬＫＥＢとは、ＡＮＤ回路２２ａへ入力されている。ロックイネーブル信号ＬＫＥＢは、ＰＬＬ回路２１ａの仕様による最大ロック時間を考慮して、ＡＴＥ用のテストパターン内で最大ロック時間を過ぎてから第１の論理レベルである“０”から第２の論理レベルである“１”となるようなテストパターンによって作成される信号である。ＡＮＤ回路２２ａは、ロック信号ＬＫとロックイネーブル信号ＬＫＥＢとの論理積をとって、この論理結果に対応したリセット信号ＣＬＲＮを出力する。リセット信号ＣＬＲＮは、分周回路２１ｂにおける非同期でローアクティブ動作のリセット端子ｒｎへ入力されている。

分周回路２１ｂは、例えば、フリップフロップ回路、又はシフトレジスタで構成され、リセット端子ｒｎへ入力されているリセット信号ＣＬＲＮが“０”の時、この分周回路２１ｂの出力であるクロック信号ＣＫは、リセットされて“０”となる。リセット信号ＣＬＲＮが“１”の時、分周回路２１ｂは分周が可能となり、ＰＬＬ回路２１ａが出力する内部クロック信号ＰＣＫの周波数を１／Ｍ分周（但し、Ｍは２以上の整数とする）したクロック信号ＣＫを出力端子ｄｉｖから出力する。Ｍの値は、実際のＬＳＩで使用される場合の回路仕様に応じて、任意の値（例えば、４）に設定されている。

分周回路２１ａが出力するクロック信号ＣＫは、出力制御回路２３のクロック入力端子ｃｌｋに入力されている。出力制御回路２３は、クロック信号ＣＫが入力されると動作を開始し、データ出力条件がイネーブルになると、所定のタイミングで有効データである出力データＴＸＤを出力端子ｏｕｔから出力する。出力データＴＸＤは、その出力形式を問わず、シリアルデータでも、パラレルデータでも良く、あるいは、双方向バス上のデータ、単方向でもよい。

図２は、図１中の出力制御回路２３の一例を示す概略の構成図である。
この出力制御回路２３は、回路全体を制御する制御回路２３ａを有している。更に、この制御回路２３ａにより制御される送信パケット生成回路２３ｂ、シリアル変換回路２３ｃ、及び出力バッファ２３ｄが、縦続接続されている。

ここで、クロック信号ＣＫは、クロック入力端子ｃｌｋを介して制御回路２３ａ、送信パケット生成回路２３ｂ、及びシリアル変換回路２３ｃへ入力されている。制御回路２３ａ、送信パケット生成回路２３ｂ及びシリアル変換回路２３ｃは、クロック信号ＣＫの立ち上がりエッジに同期して動作する回路である。制御回路２３ａは、パケット生成イネーブル信号ｇｅｎｅｎｂ、ロード信号ｌｏａｄ、及び出力イネーブル信号ｔｘｅｎｂを生成して出力する回路である。パケット生成イネーブル信号ｇｅｎｅｎｂは送信パケット生成回路２３ｂへ、ロード信号ｌｏａｄはシリアル変換回路２３ｃへ、出力イネーブル信号ｔｘｅｎｂは出力バッファ２３ｄへそれぞれ入力されている。送信パケット生成回路２３ｂは、パケット生成イネーブル信号ｇｅｎｅｎｂにより制御され、パラレル送信パケットデータＰＡＲを生成して出力する回路である。

パラレル送信パケットデータＰＡＲは、シリアル変換回路２３ｃへ入力されている。シリアル変換回路２３ｃは、ロード信号ｌｏａｄによってデータを読み込み（ロード）するタイミングが制御され、ロード信号ｌｏａｄがアサートされると、ロードしたパラレル送信パケットデータＰＡＲを内部レジスタに一時記憶（ラッチ）してシリアル送信パケットデータＳＥＲに変換して出力する回路である。シリアル送信パケットデータＳＥＲは、出力バッファ２３ｄへ入力されている。出力バッファ２３ｄは、出力イネーブル信号ｔｘｅｎｂにより制御され、出力イネーブル信号ｔｘｅｎｂがアサートされると、シリアル送信パケットデータＳＥＲを出力データＴＸＤとして出力端子ｏｕｔから出力する回路である。

（実施例１の動作）
図３は、図１のデータ出力回路２０の動作を示すタイミングチャートである。
図３の時刻Ｔ０において、データ出力回路２０は、ＡＴＥ等から与えられる初期化信号により初期化されている。ＡＴＥから供給されるリファレンスクロック信号ＲＣＫは、ＰＬＬ回路２１ａの仕様に対応した周波数で発振している。出力データＴＸＤは、出力制御回路２３内におけるデータ出力条件が満たされていないので（ディスエーブルなので）、無効データである。時刻Ｔ１において、ＰＬＬ回路２１ａが出力する内部クロック信号ＰＣＫは、発振を開始する。時刻Ｔ２において、内部クロック信号ＰＣＫの位相がリファレンスクロック信号ＲＣＫの位相に同期すると、ロック信号ＬＫは“１”となる。この時、ＡＴＥから供給されるロックイネーブル信号ＬＫＥＢが“０”であるので、ＡＮＤ回路２２ａが出力するリセット信号ＣＬＲＮは、“０”であり、分周回路２１ｂがリセットされている。

ＰＬＬ回路２１ａの仕様による最大ロック時間が経過した後の時刻Ｔ３において、ロックイネーブル信号ＬＫＥＢが“１”となると、ＡＮＤ回路２２ａから出力されるリセット信号ＣＬＲＮが“１”となることにより、分周回路２１ｂのリセット端子ｒｎが“１”となる。すると、分周回路２１ｂは、リセット状態を解除され、内部クロック信号ＰＣＫの分周が可能になり、１／４分周動作を開始する。時刻Ｔ３から内部クロック信号ＰＣＫの４つ目の立ち上がりエッジの時刻Ｔ４において、クロック信号ＣＫは発振を開始する。

図２の出力制御回路２３では、クロック信号ＣＫが入力されると、制御回路２３ａ、送信パケット生成回路２３ｂ及びシリアル変換回路２３ｃが動作を開始する。制御回路２３ａは、パケット生成イネーブル信号ｇｅｎｅｎｂ、ロード信号ｌｏａｄ及び出力イネーブル信号ｔｘｅｎｂを生成して出力する。送信パケット生成回路２３ｂは、パケット生成イネーブル信号ｇｅｎｅｎｂにより制御され、パラレル送信パケットデータＰＡＲを生成してシリアル変換回路２３ｃへ出力する。シリアル変換回路２３ｃは、ロード信号ｌｏａｄによって制御され、ロードしたパラレル送信パケットデータＰＡＲを内部レジスタにラッチし、シリアル送信パケットデータＳＥＲに変換後に出力バッファ２３ｄへ出力する。出力バッファ２３ｄは、出力イネーブル信号ｔｘｅｎｂによって出力が制御されている。

データ出力条件がイネーブルになり、出力イネーブル信号ｔｘｅｎｂがアサートされると、図３の時刻Ｔ５において、出力バッファ２３ｄは、有効データであるシリアル送信パケットデータＳＥＲを出力データＴＸＤとして出力端子ｏｕｔから出力を開始する。時刻Ｔ５以降に出力された出力データＴＸＤは、ＡＴＥにて、出力パターン等により動的特性等がチェックされてデータ出力回路２０の良否が判定される。なお、時刻Ｔ０以降時刻Ｔ５直前までの出力データＴＸＤは、無効データである。

図１中のＰＬＬ回路２１ａが出力するロック信号ＬＫのアサート時間がテスト毎で変化した場合があっても、ＡＴＥから供給されるロックイネーブル信号ＬＫＥＢは、ＰＬＬ回路２１ａの仕様による最大ロック時間を経過した後に“１”とされる。これにより、分周回路２１ｂは、テスト毎に同じタイミングで分周動作を開始する。その結果、出力制御回路２３へテスト毎に同じタイミングでクロック信号ＣＫが入力され、この出力制御回路２３から同じタイミングで出力データＴＸＤが出力される。

（実施例１の効果）
本実施例１によれば、ＰＬＬ回路２１ａの仕様による最大ロック時間を経過した後にロックイネーブル信号ＬＫＥＢを“１”とするので、ＰＬＬ回路２１ａが出力するロック信号ＬＫのアサート時間がテスト毎で変化した場合においても、次の（ａ）〜（ｃ）のような効果がある。

（ａ）テスト毎に同じタイミングで分周回路２１ｂの分周動作が開始され、出力制御回路２３へテスト毎に同じタイミングでクロック信号ＣＫが入力される。そのため、データ出力回路２０から同じタイミングで有効データである出力データＴＸＤを出力することができる。

（ｂ）同じテストを複数回繰り返し、判定してテスト結果を出す必要がなく、ＰＬＬ回路２１ａ及び分周回路２１ｂに対するテストを追加する必要もない。これにより、テスト時間を短縮することができる。

（ｃ）従来のようなテストクロック信号ＴＣＫを必要とせず、リファレンスクロック信号ＲＣＫに基づく実動作周波数でテストが可能である。これにより、テスト結果としての信頼性（例えば、遅延故障テスト等を含むテストの網羅性）を向上することができる。

（実施例２の構成）
図４は、本発明の実施例２を示すデータ出力回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のデータ出力回路２０Ａでは、実施例１のリセット制御回路２２に代えて、これとは構成の異なるリセット制御回路２２Ａが設けられている。リセット制御回路２２Ａは、リファレンスクロック信号ＲＣＫのパルス数をカウント（計数）してカウント値が一定の値になると、そのカウント値ＣＮＴを出力するカウント手段（例えば、カウンタ）２２ｂと、このカウンタ２２ｂから出力されたカウント値ＣＮＴと固定の設定値ＬＣＮＴ（＝Ｎ）とを比較してこの比較結果ＣＭＰを出力する比較手段（例えば、比較器）２２ｃと、その比較結果ＣＭＰによりロック信号ＬＫを制御してリセット信号ＣＬＲＮを出力する論理手段（例えば、実施例１と同様の２入力型ＡＮＤ回路）２２ａとにより構成されている。その他の構成は、実施例１と同様である。

ここで、ＡＴＥから供給されるリファレンスクロック信号ＲＣＫは、カウンタ２２ｂの入力端子ｃｃｌｋへ入力されている。リファレンスクロック信号ＲＣＫの周波数は、実施例１と同様、ＰＬＬ回路２１ａの仕様に対応した周波数である。カウンタ２２ｂは、ＡＴＥ等から与えられる図示しないリセット信号により初期化され、初期化後、リファレンスクロック信号ＲＣＫのパルスの立ち上がりエッジに同期してそのパルス数を＋１ずつカウントアップし、ある値（例えば、設定値ＬＣＮＴと等しくなる）までカウントアップすると、カウントアップ動作を停止して同じカウント値ＣＮＴ（＝Ｎ）を出力し続ける回路である。カウント値ＣＮＴ及び設定値ＬＣＮＴは、それぞれ比較器２２ｃに入力されている。

ＰＬＬ回路２１ａが出力するロック信号ＬＫが“１”になるまでのロック時間は、製造プロセス、電圧や温度等の条件により変動するが、仕様上の最大時間を定めることができるので、｛ＰＬＬ回路２１ａのロック時間の最大時間｝÷｛リファレンスクロック信号ＲＣＫの周期｝の結果（小数点以下を切り上げ）以上の整数値（Ｎ）を設定値ＬＣＮＴとして設定している。

比較器２２ｃは、カウント値ＣＮＴと設定値ＬＣＮＴとを比較し、この比較結果ＣＭＰが不一致の時には“０”を出力し、一致の時には“１”を出力する回路である。この比較結果ＣＭＰは、実施例１のロックイネーブル信号ＬＫＥＢに代えて、ＡＮＤ回路２２ａへ入力されている。ＡＮＤ回路２２ａは、ロック信号ＬＫと比較結果ＣＭＰとが共に“１”の時にリセット信号ＣＬＲＮを“１”にする回路である。

（実施例２の動作）
図５は、図４のデータ出力回路２０Ａの動作を示すタイミングチャートである。
時刻Ｔ０において、データ出力回路２０Ａは、ＡＴＥ等による初期化信号によって初期化されている。リファレンスクロック信号ＲＣＫは、ＰＬＬ回路２１ａの仕様に対応した周波数で発振している。カウンタ２２ｂのカウント値ＣＮＴは、前記初期化信号によって初期化されて“０”になっている。カウント値ＣＮＴが“０”であり、設定値ＬＣＮＴ（＝Ｎ）とは等しくないため、比較器２２ｃの比較結果ＣＭＰは“０”である。時刻Ｔ１において、カウンタ３２ａは、リファレンスクロック信号ＲＣＫの最初のパルスの立ち上がり以降、パルスの立ち上がりエッジに同期して１、２、３、・・・と＋１ずつカウントアップする。時刻Ｔ２になると、ＰＬＬ回路２１ａが出力する内部クロック信号ＰＣＫは、発振を開始する。

時刻Ｔ３において、内部クロック信号ＰＣＫの位相がリファレンスクロック信号ＲＣＫの位相に一致すると、ロック信号ＬＫは、“１”となる。この時、設定値ＬＣＮＴ（＝Ｎ）とカウント値ＣＮＴ（＝Ｎ−４）とは等しくないので、比較結果ＣＭＰが“０”であり、ＡＮＤ回路２２ａの出力するリセット信号ＣＬＲＮは“０”となる。

ＰＬＬ回路２１ａの仕様による最大ロック時間が経過した後の時刻Ｔ４において、カウンタ２２ｂがカウント値ＣＮＴ（＝Ｎ）までカウントアップすると、カウント値ＣＮＴ（＝Ｎ）と設定値ＬＣＮＴ（＝Ｎ）とが等しくなるので、比較結果ＣＭＰは“１”となる。このため、ＡＮＤ回路２２ａが出力するリセット信号ＣＬＲＮは、“１”となる。時刻Ｔ４以降、カウンタ２２ｂは、カウントアップ動作を停止して、カウント値ＣＮＴ（＝Ｎ）を出力し続けるので、比較器２２ｃが比較結果ＣＭＰの“１”を出力し続ける。ＡＮＤ回路２２ａから出力されるリセット信号ＣＬＲＮにより、分周回路２１ｂは、リセット端子ｒｎが“１”となってリセット状態が解除され、内部クロック信号ＰＣＫの分周が可能となるため、分周動作を開始する。

時刻Ｔ５において、分周回路２１ｂは、クロック信号ＣＫの発振を開始する。出力制御回路２３は、クロック信号ＣＫの入力によって動作を開始する。出力制御回路２３内でデータ出力条件がイネーブルになると、時刻Ｔ６において、有効データである出力データＴＸＤの出力が開始される。時刻Ｔ５以降の動作は、実施例１における時刻Ｔ４以降の動作と同様である。なお、時刻Ｔ０以降時刻Ｔ６直前までの出力データＴＸＤは、無効データである。

ＰＬＬ回路２１ａが出力するロック信号ＬＫのアサート時間がテスト毎で変化した場合であっても、ＰＬＬ回路２１ａの仕様による最大ロック時間を過ぎてからカウンタ２２ｂのカウント値ＣＮＴ（＝Ｎ）と設定値ＬＣＮＴ（＝Ｎ）とが一致する。これにより、比較器２２ｃの比較結果ＣＭＰが“１”となり、ＡＮＤ回路２２ａから出力されるリセット信号ＣＬＲＮが“１”となるので、実施例１と同様に、テスト毎に同じタイミングで分周回路２１ｂの分周動作が始まる。その結果、出力制御回路２３へテスト毎に同じタイミングでクロック信号ＣＫが入力され、この出力制御回路２３から同じタイミングで出力データＴＸＤが出力される。

（実施例２の効果）
本実施例２によれば、ＰＬＬ回路２１ａの仕様による最大ロック時間の経過後に、カウンタ２２ｂのカウント値ＣＮＴが設定値ＬＣＮＴ（＝Ｎ）に達し、これによって分周回路２１ｂのリセット状態を解除するタイミングが同じになり、テスト毎に、出力制御回路２３から同じタイミングで出力データＴＸＤが出力されるので、次の（ａ）、（ｂ）のような効果がある。

（ａ）実施例１と同様の効果がある。
（ｂ）従来のようなテストクロック信号ＴＣＫや実施例１のロックイネーブル信号ＬＫＥＢを入力するための入力ピン必要としないので、ＬＳＩのピン数を削減することができる。

（実施例３の構成）
図６は、本発明の実施例３を示すデータ出力回路の概略の構成図であり、実施例２を示す図４中の要素と共通の要素には共通の符号が付されている。

本実施例３のデータ出力回路２０Ｂは、実施例２の変形例を示すものであり、実施例２のリセット制御回路２２Ａに代えて、これとは構成の異なるリセット制御回路２２Ｂが設けられている。リセット制御回路２２Ｂは、リファレンスクロック信号ＲＣＫのパルス数をカウントし、リセット信号ＣＬＲＮが入力されると、カウント結果である所定のビットデータＣＮＴ［ｎ］（但し、ｎは自然数）を出力するカウント手段（例えば、カウンタ）２２ｄと、第３の制御信号（例えば、イネーブル信号）ＥＮＢにより所定のビットデータＣＮＴ［ｎ］の有効／無効を制御して制御結果ＣＮＴＥを出力する第１の論理手段（例えば、第１の論理回路である２入力型ＡＮＤ回路）２２ｅと、制御結果ＣＮＴＥによりロック信号ＬＫを制御してリセット信号ＣＬＲＮを出力する第２の論理手段（例えば、実施例２と同様の第２の論理回路である２入力型ＡＮＤ回路）２２ａとにより構成されている。その他の構成は、実施例２と同様である。

ここで、リファレンスクロック信号ＲＣＫは、非同期でハイアクティブ動作のセット端子ｓを有するカウンタ２２ｄのクロック端子ｃｃｌｋへ入力されている。リファレンスクロック信号ＲＣＫの周波数は、実施例２と同様、ＰＬＬ回路２１ａの仕様に対応した周波数である。カウンタ２２ｄは、リファレンスクロック信号ＲＣＫのパルスの立ち上がりエッジに同期してそのパルス数を＋１ずつカウントアップし、カウント値ＣＮＴの最下位ビット０ビット目から数えてｎビット目のビットデータＣＮＴ［ｎ］を出力端子ｃｏから出力し、ビット端子ｓへリセット信号ＣＬＲＮの“１”が入力されると、カウント値ＣＮＴの全ビットが“ａｌｌ１（１１１…１１１ｂ）”にセットされる回路である。ｎは、｛ＰＬＬ回路２１ａのロック時間の最大時間｝÷｛リファレンスクロック信号ＲＣＫの周期｝の結果（小数点以下を切り上げ）以上の２の倍数（２^ｎ）の整数値となるように選択されているので、ＰＬＬ回路２１ａのロック信号ＬＫが“１”になるタイミングより、十分時間が経過した後にビットデータＣＮＴ［ｎ］が“１”となる。

ビットデータＣＮＴ［ｎ］と、このビットデータＣＮＴ［ｎ］の有効／無効を制御するイネーブル信号ＥＮＢとが、ＡＮＤ回路２２ｅへそれぞれ入力されている。ＡＮＤ回路２２ｅは、ビットデータＣＮＴ［ｎ］とイネーブル信号ＥＮＢとの論理積をとって、この論理積に対応した制御結果ＣＮＴＥを出力する回路である。制御結果ＣＮＴＥは、実施例２のロック比較結果ＣＭＰに代えて、ＡＮＤ回路２２ａへ入力されている。ＡＮＤ回路２２ａの出力であるリセット信号ＣＬＲＮは、カウンタ２２ｄのセット端子ｓ及び分周回路２１ｂのリセット端子ｒｎへ入力されている。

（実施例３の動作）
図７は、図６のデータ出力回路２０Ｂの動作を示すタイミングチャートである。
まず、イネーブル信号ＥＮＢが“０”の場合、ＡＮＤ回路２２ｅから出力される制御結果ＣＮＴＥとＡＮＤ回路２２ａから出力されるリセット信号ＣＬＲＮとが共に“０”のままである。このため、分周回路２１ｂは、リセットされたままであり、出力制御回路２３も動作しない。

次に、イネーブル信号ＥＮＢが“１”の場合を説明する。
時刻Ｔ０において、データ出力回路２０Ｂは、ＡＴＥ等による初期化信号によって初期化されている。リファレンスクロック信号ＲＣＫは、ＰＬＬ回路２１ａの仕様に対応した周波数で発振している。カウンタ２２ｄが出力するビットデータＣＮＴ［ｎ］は、“０”である。これにより、ＡＮＤ回路２２ｅが出力する制御結果ＣＮＴＥは、“０”である。更に、“０”の制御結果ＣＮＴＥにより、ＡＮＤ回路２２ａが出力するリセット信号ＣＬＲＮは、“０”である。時刻Ｔ４の直前において、カウンタ２２ｄのカウント値ＣＮＴは、２^ｎ−１までカウントアップされている。又、カウンタ２２ｄのセット端子ｓには、リセット信号ＣＬＲＮの“０”が入力されている。これ以降、時刻Ｔ４までは、実施例２と同様に動作する。

時刻Ｔ４において、リファレンスクロック信号ＲＣＫのパルスの立ち上がりエッジで、カウンタ２２ｄのカウント値ＣＮＴが、２^ｎにカウントアップされる。この時、カウンタ２２ｄのカウント値ＣＮＴにおけるｎビット目のビットデータＣＮＴ［ｎ］は、“１”となる。これによってＡＮＤ回路２２ｅから出力される制御結果ＣＮＴＥが“１”となる。既に時刻Ｔ３において、ロック信号ＬＫが“１”となっているので、時刻Ｔ４でＡＮＤ回路２２ａから出力されるリセット信号ＣＬＲＮは、“１”となる。時刻Ｔ４の直前まで、カウンタ２２ｄの非同期セット端子ｓには“０”がセットされていたが、時刻Ｔ４でリセット信号ＣＬＲＮが“１”となるので、カウンタ２２ｄのカウント値ＣＮＴが２^ｎとなった直後に、“ａｌｌ１”にセットされる。

これ以降、リセット信号ＣＬＲＮは、“１”であり、カウンタ２２ｄのカウント値ＣＮＴが“ａｌｌ１”にセットされたままとなるので、ｎビット目のビットデータＣＮＴ［ｎ］が“１”を継続する。時刻Ｔ５からクロック信号ＣＫが発振を開始し、以降、実施例２と同様に動作する。

ＰＬＬ回路２１ａのロック信号ＬＫのアサート時間がテスト毎に変化した場合であっても、ＰＬＬ回路２１ａの仕様による最大ロック時間を過ぎてカウンタ２２ｄのカウント値ＣＮＴが２^ｎになった後に、リセット信号ＣＬＲＮが“１”となる。これにより、テスト毎に同じタイミングで分周回路２２１ｂの分周動作が始まる。その結果、出力制御回路２３にテスト毎に同じタイミングでクロック信号ＣＫが入力され、同じタイミングで出力制御回路２３から出力データＴＸＤが出力される。

（実施例３の効果）
本実施例３によれば、ＰＬＬ回路２１ａの仕様による最大ロック時間の経過後に、カウンタ２２ｂのビットデータＣＮＴ［ｎ］が２^ｎになり、分周回路２１ｂのリセット状態を解除するタイミングがテスト毎に同じになって、出力制御回路２３から同じタイミングで出力データＴＸＤが出力されるので、次の（ａ）、（ｂ）のような効果がある。

（ａ）実施例１と同様の効果がある。
（ｂ）実施例２の比較器２２ｃを必要とせず、又、実施例２のカウンタ２２ｂに対する図示しないカウントアップイネーブル制御が不要になるので、実施例２よりも小規模な回路でデータ出力回路２０Ｂを実現ができる。

（実施例４の構成）
図８は、本発明の実施例４を示すデータ出力回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例４のデータ出力回路２０Ｃでは、実施例１のリセット制御回路２２に代えて、これとは構成の異なるリセット制御回路２２Ｃが設けられている。リセット制御回路２２Ｃは、実施例１と同様の論理手段である２入力型ＡＮＤ回路２２ａと、選択手段（例えば、セレクタ）２２ｆとにより構成されている。セレクタ２２ｆは、テストモード信号ＴＭＤにより制御され、このテストモード信号ＴＭＤが活性化されて例えば“１”になると、ＡＮＤ回路２２ａから出力されるリセット信号ＣＬＲＮを選択して分周回路２１ｂへ与え、テストモード信号ＴＭＤが非活性化されて例えば“０”になると、ＰＬＬ回路２１ａから出力されるロック信号ＬＫを選択して分周回路２１ｂへ与える回路である。その他の構成は、実施例１と同様である。

（実施例４の動作）
データ出力回路２０Ｃの動作として、以下、テストモード信号ＴＭＤが“０”の場合の通常時の動作（１）と、テストモード信号ＴＭＤが“１”の場合のテスト時の動作（２）とを説明する。

（１）通常時の動作
テストモード信号ＴＭＤが“０”の場合、セレクタ２２ｆは、ＰＬＬ回路２１ａから出力されるロック信号ＬＫを選択し、分周回路２１ｂのリセット端子ｒｎへ与える。このデータ出力回路２０Ｃにおいて、ロック信号ＬＫが“１”となって、分周回路２１が内部クロック信号ＰＣＫに対して１／４の分周動作を開始するまでの動作は、実施例１における図３の時刻Ｔ２までと同様である。これ以降、実施例１と同様に、分周回路２１ｂは、分周動作を継続して、クロック信号ＣＫの発振を開始する。クロック信号ＣＫを入力した出力制御回路２３は、実施例１と同様に、出力制御回路２３内のデータ出力条件がイネーブルになると、出力データＴＸＤの出力を開始する。

（２）テスト時の動作
テストモード信号ＴＭＤが“１”の場合、セレクタ２２ｆによりリセット信号ＣＬＲＮが選択され、分周回路２１ｂに与えられる。これにより、実施例１と同様に動作する。

（実施例４の効果）
本実施例４によれば、テストモード信号ＴＭＤによりリセット信号ＣＬＲＮ又はロック信号ＬＫのいずれか一方を選択するセレクタを設けたので、次の（ａ）、（ｂ）のような効果がある。

（ａ）ロックイネーブル信号ＬＫＥＢを用いることなく、データ出力回路２０Ｃを通常時の非テストモードで使用することができる。
（ｂ）テストモード信号ＴＭＤを“１”にしてリセット信号ＣＬＲＮを選択すれば、実施例１と同様の作用、効果が得られる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。

（ａ）動作説明のために図３、図５及び図７のタイミングチャートで示したリファレンスクロック信号ＲＣＫの周期、ＰＬＬ回路２１ａから出力される内部クロック信号ＰＣＫに対する周波数の逓倍値、分周回路２１ｂの分周比、ＰＬＬ回路２１ａの発振開始タイミング、ロック信号ＬＫのアサートタイミング、及び、出力制御回路２３におけるクロック信号ＣＫの入力から出力データＴＸＤが有効になるまでの時間は、種々の値に変更できる。

（ｂ）実施例４と同様に、実施例２及び３においても、セレクタ２２ｆを追加して使用することができる。又、セレクタ２２ｆは、テストモード信号ＴＭＤが“０”の時にロック信号ＬＫを選択し、テストモード信号ＴＭＤが“１”の時にリセット信号ＣＬＲＮを選択し、分周回路２１ｂへのリセット信号ＣＬＲＮの解除を任意のタイミングになるよう制御する他の回路の選択手段で構成してもよい。

（ｃ）実施例２及び３において、ＰＬＬ回路２１ａのリファレンスクロック信号ＲＣＫをカウンタ２２ｂ，２２ｄのクロック信号として用いて＋１ずつカウントアップするとして説明したが、任意の時間をカウントするためのカウント手段であれば、他のクロック信号等を用いてもよい。又、カウンタ２２ｂ，２２ｄは、カウントアップ型又はカウントダウン型のどちらでも良く、カウントアップ値及びカウントダウン値も＋１、＋２、…及び−１、−２、…等のように限定するものではない。

（ｄ）実施例３では、カウンタ２２ｄのセット端子ｓへ入力されるリセット信号ＣＬＲＮが“１”になった時に、カウンタ２２ｄのカウント値ＣＮＴが“ａｌｌ１”にセットされる場合を説明したが、例えば、ｎビット目のみを“１”にセットし、その他のビットを“０”にクリアしてもよい。

（ｅ）実施例１〜４の回路は、リファレンスクロック信号ＲＣＫ、内部クロック信号ＰＣＫ及びクロック信号ＣＫ等のパルスの立ち下がりエッジに同期して動作する回路構成に変更してもよい。

（ｆ）ＰＬＬ回路２１ａ及び分周回路２１ｂは、遅延ロックループ回路や発振回路等の所定のクロック信号を生成できる他のクロック生成回路で構成してもよい。又、リセット制御回路２２，２２Ａ，２２Ｂ，２２Ｃや出力制御回路２３は、図示以外の他の回路で構成してもよい。

（ｇ）データ出力回路２０，２０Ａ，２０Ｂ，２０Ｃは、ＬＳＩ以外の他の半導体集積回路等で構成してもよい。

本発明の実施例１を示すデータ出力回路の概略の構成図である。図１中の出力制御回路の一例を示す概略の構成図である。図１のデータ出力回路の動作を示すタイミングチャートである。本発明の実施例２を示すデータ出力回路の概略の構成図である。図４のデータ出力回路の動作を示すタイミングチャートである。本発明の実施例３を示すデータ出力回路の概略の構成図である。図６のデータ出力回路の動作を示すタイミングチャートである。本発明の実施例４を示すデータ出力回路の概略の構成図である。従来のデータ出力回路を示す概略の構成図である。図９の従来のデータ出力回路の動作を示すタイミングチャートである。

符号の説明

２０、２０Ａ、２０Ｂ、２０Ｃデータ出力回路
２１クロック生成回路
２１ａＰＬＬ回路
２１ｂ分周回路
２２、２２Ａ、２２Ｂ、２２Ｃリセット制御回路
２３出力制御回路
２２ａ、２２ｅＡＮＤ回路
２２ｂ、２２ｄカウンタ
２２ｃ比較器
２２ｆセレクタ

Claims

基準クロック信号を入力し、内部で発振した第１のクロック信号の位相と前記基準クロック信号の位相とを比較して前記２つの位相が同期した時にロック信号を出力すると共に前記第１のクロック信号を出力するロックループ回路と、
前記ロックループ回路から前記ロック信号が出力される前には、第１の論理レベルにあり、前記ロック信号が出力された後には、第２の論理レベルに遷移する第１の制御信号と、前記ロック信号とを入力し、前記第１の制御信号が前記第１の論理レベルの時に前記第１の論理レベルになり、前記第１の制御信号が第２の論理レベルの時に前記第２の論理レベルへ遷移する第２の制御信号を出力するリセット制御回路と、
前記第１のクロック信号及び前記第２の制御信号を入力し、前記第２の制御信号が前記第１の論理レベルの時には、リセットされ、前記第２の制御信号が前記第２の論理レベルの時には、前記リセットが解除されて前記第１のクロック信号の周波数を分周し、第２のクロック信号を出力する分周回路と、
前記第２のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路と、
を備えたことを特徴とするデータ出力回路。
前記リセット制御回路は、
前記第１の制御信号及び前記ロック信号を入力し、前記第１の制御信号が前記第２の論理レベルのときには、ゲートが開き、前記ロック信号を前記第２の論理レベルの前記第２の制御信号として出力し、前記第１の制御信号が前記第１の論理レベルのときには、前記ゲートが閉じ、前記第１の論理レベルの前記第２の制御信号を出力する論理手段を有することを特徴とする請求項１記載のデータ出力回路。
前記リセット制御回路は、
前記基準クロック信号を入力し、前記基準クロック信号のパルス数をカウントしてカウント値が一定の値になると前記カウント値を出力するカウント手段と、
前記カウント手段から出力された前記カウント値と設定値とを入力して前記カウント値と前記設定値とを比較し、両者が不一致の時には、前記第１の論理レベルの前記第１の制御信号を出力し、前記両者が一致するときには、前記第２の論理レベルの前記第１の制御信号を出力する比較手段と、
前記第１の制御信号及び前記ロック信号を入力し、前記第１の制御信号が前記第２の論理レベルのときには、ゲートが開き、前記ロック信号を前記第２の論理レベルの前記第２の制御信号として出力し、前記第１の制御信号が前記第１の論理レベルのときには、前記ゲートが閉じ、前記第１の論理レベルの前記第２の制御信号を出力する論理手段と、
を有することを特徴とする請求項１記載のデータ出力回路。
前記リセット制御回路は、
前記基準クロック信号を入力して前記基準クロック信号のパルス数をカウントし、カウント値が一定の値になると前記第２の論理レベルの所定のビットデータを出力するカウント手段と、
前記第１の論理レベル及び前記第２の論理レベルに遷移する第３の制御信号と、前記所定のビットデータとを入力し、前記第３の制御信号が前記第２の論理レベルのときには、ゲートが開き、前記所定のビットデータを前記第２の論理レベルの前記第１の制御信号として出力し、前記第３の制御信号が前記第１の論理レベルのときには、前記ゲートが閉じ、前記第１の論理レベルの前記第１の制御信号を出力する第１の論理手段と、
前記第１の制御信号及び前記ロック信号を入力し、前記第１の制御信号が前記第２の論理レベルのときには、ゲートが開き、前記ロック信号を前記第２の論理レベルの前記第２の制御信号として出力し、前記第１の制御信号が前記第１の論理レベルのときには、前記ゲートが閉じ、前記第１の論理レベルの前記第２の制御信号を出力する第２の論理手段と、
を有することを特徴とする請求項１記載のデータ出力回路。
前記リセット制御回路は、
前記第１の制御信号及び前記ロック信号を入力し、前記第１の制御信号が前記第２の論理レベルのときには、ゲートが開き、前記ロック信号を前記第２の論理レベルの論理信号として出力し、前記第１の制御信号が前記第１の論理レベルのときには、前記ゲートが閉じ、前記第１の論理レベルの前記論理信号を出力する論理手段と、
前記第１の論理レベル及び前記第２の論理レベルに遷移するテストモード信号と、前記論理信号と、前記ロック信号とを入力し、前記テストモード信号が前記第２の論理レベルの時には、前記論理信号を選択して前記第２の制御信号として前記分周回路に入力し、前記テストモード信号が前記第１の論理レベルの時には、前記ロック信号を選択して前記第２の制御信号として前記分周回路に入力する選択手段と、
を有することを特徴とする請求項１記載のデータ出力回路。