JP4820808B2 - Data output circuit - Google Patents
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Description
本発明は、集積回路(以下「IC」という。)、大規模集積回路(以下「LSI」という。)等の半導体集積回路等に搭載され、クロック生成回路等を有するデータ出力回路、例えば、ICテスタ等の自動テスト装置(Automatic Test Equipment、以下「ATE」という。)を使って半導体集積回路等に対し、データ出力テストを実施する際に、テストの容易化及び高精度化等を図ることができるデータ出力回路に関するものである。 The present invention is mounted on a semiconductor integrated circuit such as an integrated circuit (hereinafter referred to as “IC”) or a large scale integrated circuit (hereinafter referred to as “LSI”), and is a data output circuit having a clock generation circuit or the like, such as an IC. When performing a data output test on a semiconductor integrated circuit or the like using an automatic test equipment (hereinafter referred to as “ATE”) such as a tester, the test may be facilitated and highly accurate. The present invention relates to a possible data output circuit.
従来、テストの容易化等を図るための技術としては、例えば、次の様な文献等に記載されるものがあった。 Conventionally, as a technique for facilitating the test and the like, for example, there are those described in the following documents.
特許文献1には、外部端子数を増加させることなくテストを行いテスト時間を短縮させるダイナミック型ランダム・アクセス・メモリ(DRAM)の技術が記載されている。又、特許文献2には、専用の端子を新たに追加することなくテストを実現し、更に、テスト時間も短縮できる半導体装置の技術が記載されている。これらに関連するデータ出力回路としては、例えば、以下のようなものがある。
図9は、従来のデータ出力回路を示す概略の構成図である。
このデータ出力回路10は、例えば、LSI内に設けられ、位相ロックループ回路(Phase Locked Loop Circuit、以下「PLL回路」という。)11を有し、この出力側に、分周回路12及びセレクタ13を介して、出力制御回路14が接続されている。
FIG. 9 is a schematic configuration diagram showing a conventional data output circuit.
The
ここで、データ出力回路10には、PLL回路11のリファレンスクロック信号RCK、テストモード信号TMD、及びテストモード時に使用されるテストクロック信号TCKが入力されている。リファレンスクロック信号RCKは、PLL回路11のリファレンスクロック入力端子refに入力されている。PLL回路11の出力端子plloから出力された内部クロック信号PCKは、分周回路12のクロック入力端子dclkに入力されている。また、PLL回路11の出力端子lockからロック信号LKが出力され、分周回路12におけるローアクティブ入力端子である非同期リセット端子rnに入力されている。分周回路12の出力端子divから分周クロック信号DCKが出力されている。
Here, the
ロック信号LKは、PLL回路11がロックするまでは論理“0”であり、PLL回路11がロックすると論理“1”となる。PLL回路11へリファレンスクロック信号RCKが入力されてから、内部クロック信号PCKとロック信号LKとが出力されるまでの時間は、PLL回路11毎の仕様で異なり、LSI等の製造プロセスや、電圧、温度だけでなく、LSI等の電源投入後の状態等、様々な要因により、回路をテストする度に変わる場合がある。 The lock signal LK is logic “0” until the PLL circuit 11 is locked, and becomes logic “1” when the PLL circuit 11 is locked. The time from when the reference clock signal RCK is input to the PLL circuit 11 to when the internal clock signal PCK and the lock signal LK are output differs depending on the specifications of each PLL circuit 11, and the manufacturing process such as LSI, voltage, The circuit may change each time the circuit is tested due to various factors such as not only the temperature but also the state after power-on of the LSI or the like.
分周回路12の非同期リセット端子rnに入力されているロック信号が“0”のとき、分周回路12の分周クロック信号DCKはリセットされて“0”となる。ロック信号LKが“1”のとき、分周回路12は、内部クロック信号PCKの分周が可能となり、内部クロック信号PCKを1/M分周(例えば、4)した分周クロック信号DCKを出力する。
When the lock signal input to the asynchronous reset terminal rn of the
セレクタ13において、データ出力回路10に入力されているテストクロック信号TCKと、分周回路12の出力である分周クロック信号DCKは、データ出力回路10に入力されているテストモード信号TMDの値によって選択され、出力制御回路14用のクロック信号CKとして出力されている。テストモード信号TMDが“1”のときにテストクロック信号TCKが選択され、テストクロック信号TMDが“0”のときに分周クロック信号DCKが選択される。
In the
クロック信号CKは、出力制御回路14のクロック入力端子clkに入力され、この出力制御回路14の出力端子outから出力データTXDが出力されている。
The clock signal CK is input to the clock input terminal clk of the
図10は、図9のデータ出力回路10の動作を示すタイミングチャートである。
時刻T0において、データ出力回路10は、ATE等から与えられる初期化信号によって初期化されている。以下、テストクロック信号TCKを使用しない場合の動作(I)と、テストクロック信号TCKを使用する場合の動作(II)を説明する。
FIG. 10 is a timing chart showing the operation of the
At time T0, the
(I) テストクロック信号TCKを使用しない場合の動作
まず、テストモード信号TMDは、常に“0”となっている。PLL回路11は、この仕様に応じた周波数のリファレンスクロック信号RCKが供給されて発振している。ある時間が経過すると、PLL回路11の内部クロック信号PCKは、発振し始め、ロック信号LKが“1”となる。ロック信号LKが“1”(即ち、アクティブ)となるアサートタイミング例(1)、(2)で示されるように、LSIをテストする度に、内部クロック信号PCKの発振、及びロックするタイミングが異なることがある。
(I) Operation when the test clock signal TCK is not used First, the test mode signal TMD is always “0”. The PLL circuit 11 is oscillated by being supplied with a reference clock signal RCK having a frequency corresponding to this specification. When a certain time elapses, the internal clock signal PCK of the PLL circuit 11 starts to oscillate, and the lock signal LK becomes “1”. As shown in assertion timing examples (1) and (2) at which the lock signal LK becomes “1” (that is, active), the oscillation timing and locking timing of the internal clock signal PCK differ each time the LSI is tested. Sometimes.
(I)(a) ロック信号LKのアサートタイミング例(1)
時刻T1において、PLL回路11の内部クロック信号PCKが発振し始める。時刻T2において、ロック信号LKが“1”となる。時刻T2以降、ロック信号LKにより分周回路12の非同期リセット端子rnが“1”のため、この分周回路12は、内部クロック信号PCKの分周が可能となる。時刻T4において、分周クロック信号DCKが発振し始める。セレクタ13は、テストモード信号TMDが“0”であるので、クロック信号CKとして、分周クロック信号DCKを選択する。出力制御回路14は、クロック信号CKが入力されてから動作し始める。出力制御回路14内でデータ出力条件がイネーブルになると(満たされると)、時刻T6において、出力端子outから有効データとなった出力データTXDを出力し始める。
(I) (a) Example of assertion timing of lock signal LK (1)
At time T1, the internal clock signal PCK of the PLL circuit 11 starts to oscillate. At time T2, the lock signal LK becomes “1”. After time T2, since the asynchronous reset terminal rn of the
(I)(b) ロック信号LKのアサートタイミング例(2)
時刻T2において、PLL回路11の内部クロック信号PCKが発振し始め、時刻T3において、ロック信号LKが“1”となる。時刻T3以降、ロック信号LKにより分周回路12の非同期リセット端子rnが“1”のため、分周回路12は、内部クロック信号PCKの分周が可能となる。時刻T5において、分周クロック信号DCKが発振し始める。セレクタ13は、テストモード信号TMDが“0”であるので、クロック信号CKとして、分周クロック信号DCKが選択される。出力制御回路14は、クロック信号CKが入力されてから動作し始め、この出力制御回路14内でデータ出力条件がイネーブルになると、時刻T7において、有効データとなった出力データTXDを出力し始める。
(I) (b) Example of assertion timing of lock signal LK (2)
At time T2, the internal clock signal PCK of the PLL circuit 11 starts to oscillate, and at time T3, the lock signal LK becomes “1”. After time T3, since the asynchronous reset terminal rn of the
以上の2つのアサートタイミング例(1)、(2)で説明したように、テストクロック信号TCKを使用しない場合には、PLL回路11の内部クロック信号PCKの発振、及びロックのタイミングの変化により、データ出力回路10の出力データTXDの出力タイミングが、テストをする毎に異なる場合がある。
As described in the above two assertion timing examples (1) and (2), when the test clock signal TCK is not used, the oscillation of the internal clock signal PCK of the PLL circuit 11 and the change in the timing of the lock cause The output timing of the output data TXD of the
LSIのデータ出力テストでは、ICテスタ等のATEを使って、機能テストをはじめ、LSIが正常に動作しているか、又、特性は問題ないか等、LSIの仕様どおりにでき上がっていることを確認する。データ出力回路10の様々なデータ出力テストを実施する場合、そのテストパターンは、テストサイクル毎にその出力期待値を“0”、“1”で予め定義しておく。そのため、データ出力回路10の出力データTXDの出力タイミングがずれてしまうと、回路機能は正常に動作していても、出力タイミングの期待値との“位相ずれ”や“サイクルずれ”により、テスト結果がフェイル(失敗)となってしまう場合がある。このため、このような系でデータ出力テストを実施する場合は、複数回同じテストを実施して、そのうち、1回以上の任意の回数以上、期待値と一致すればテスト結果をパス(合格)とするといった方法が用いられている。
In the LSI data output test, using an ATE such as an IC tester, it is confirmed that the LSI is operating according to the specifications of the LSI, including functional tests, whether the LSI is operating normally, and whether the characteristics are satisfactory. To do. When various data output tests of the
(II) テストクロック信号TCKを使用する場合の動作
図10の時刻T0において、データ出力回路10は、ATE等から与えられる初期化信号によって初期化されている。テストクロック信号TCKを使用する場合、テストモード信号TMDは、常に“1”となっている。テストクロック信号TCKを任意のタイミングで入力し始めると、セレクタ13は、テストモード信号TMDが“1”であるので、クロック信号CKとして、テストクロック信号TCKを選択する。出力制御回路14は、クロック信号CKが入力されてから動作し始める。出力制御回路14内でデータ出力条件がイネーブルになると、時刻T4において、出力端子outから有効なデータの出力データTXDを出力し始める。
(II) Operation When Using Test Clock Signal TCK At time T0 in FIG. 10, the
データ出力回路10の回路構成として、図9では、セレクタ13が、分周回路12の分周クロック信号DCK又はテストクロック信号TCKのいずれか一方を選択しているが、内部クロック信号PCK又はテストクロック信号TCKのいずれか一方を選択する回路構成も考えられる。テストモード信号TMDが“0”の場合は、内部クロック信号PCKが、出力制御回路14のクロック入力端子clkに直接入力される。
As the circuit configuration of the
テストクロック信号TCKを使用する場合は、分周クロック信号DCKを選択しないので、PLL回路11が出力する内部クロック信号PCKの発振、及びロックするタイミングの変化によらず、セレクタ13及び出力制御回路14といった論理回路の動作によって、データ出力回路10から出力される有効データである出力データTXDの出力タイミングを一定にすることができる。
When the test clock signal TCK is used, the frequency-divided clock signal DCK is not selected, so that the
しかしながら、従来のデータ出力回路10では、以下の(A)、(B)のような課題があった。
However, the conventional
(A) テストクロック信号TCKを使用しない場合
図10中のロック信号LKのアサートタイミング例(1)、(2)で示したように、時刻T0から出力制御回路14が出力する有効データである出力データTXDが出力を開始するタイミングが、PLL回路11毎の仕様、LSI等の製造プロセスや、電圧、温度、LSI等の電源投入後の状態等、様々な要因により、所定のタイミングとは異なることがある。この対策として、複数回同じテストを実施して、そのうち、1回以上の任意の回数以上、期待値と一致すればテスト結果をパスとするといった方法が用いられているため、テスト時間が長くなる。
(A) When the test clock signal TCK is not used As shown in the assertion timing examples (1) and (2) of the lock signal LK in FIG. 10, the output which is valid data output from the
又、出力データTXDの出力タイミングずれは、セレクタ13や出力制御回路14といった論理回路のSETUP/HOLDタイミングエラー等の設計ミス要因等でも発生し得るため、1回以上の任意の回数以上、期待値と一致すればテスト結果をパスとするテスト方法に関しては、テスト結果としての信頼性が十分満足できるものではなかった。
In addition, the output timing shift of the output data TXD can also occur due to a design error factor such as a SETUP / HOLD timing error of the logic circuit such as the
(B) テストクロック信号TCKを使用する場合
出力制御回路14は、図10中のテストクロック信号TCKを使用する場合で示した様に、時刻T0からテストクロック信号TCKがクロック信号CKとして入力されると動作を開始し、一定のタイミングである時刻T4において有効データの出力データTXDの出力を開始する。しかし、このようなテスト方法では、テストクロック信号TCKとテストモード信号TMDの2つの入力ピン(端子)が必要になり、LSIのピン数が増加する。しかも、PLL回路11及び分周回路12はテストされないために、これらのPLL回路11及び分周回路12に対するテストパターンを追加してテストを別途実施する必要があるので、テスト時間が増大する。
(B) When using test clock signal TCK As shown in the case of using test clock signal TCK in FIG. 10,
又、テストクロック信号TCKは、ICテスタ等のATEによりLSIの外部から入力される。ATEは、実使用向けに最適化されたボードとなっている通常のシステムボード等と違って、色々な回路をテストできるような構造になっている。一般的に、回路へのデータ入出力端子に、ATEと回路とを接続する信号ラインによる容量や抵抗からなる負荷が加わるため、ATEの仕様により、システムボードのように高速に動作させることができない場合がある。このようなATE側の制約のために、高速クロック信号を入力することができなければ、実動作周波数の高速クロック信号で動作するデータ出力回路10をテストできない。この場合、LSIの遅延故障(例えば、LSIの製造時に配線抵抗が細くなり、抵抗が増加する場合に、遅延が増加して見える場合の故障)をテストできないので、テスト結果としての信頼性(網羅性)が十分満足できるものではなかった。即ち、LSIを通常動作周波数でテストできれば、遅延故障はテストできる。ところが、LSIは、低周波数のテストクロック信号TCKで動作させた場合、遅延故障があっても、テストクロック信号TCKの1周期内に収まる遅延であれば、一見正常に動作してしまい、遅延故障が検出できないためテストができない。
The test clock signal TCK is input from outside the LSI by an ATE such as an IC tester. The ATE has a structure that can test various circuits, unlike a normal system board that is a board optimized for actual use. In general, a load consisting of a capacitance and a resistance due to a signal line connecting the ATE and the circuit is applied to the data input / output terminal to the circuit. There is a case. If the high-speed clock signal cannot be input due to such restrictions on the ATE side, the
本発明は、このような従来の課題を解決するために、PLL回路等のクロック生成回路におけるリセット状態を解除するタイミングを制御して、テスト時間の削減、及びテスト結果の信頼性を上げるためのデータ出力回路を提供するものである。 In order to solve such a conventional problem, the present invention controls the timing for releasing a reset state in a clock generation circuit such as a PLL circuit, thereby reducing test time and increasing the reliability of test results. A data output circuit is provided.
本発明のデータ出力回路は、基準クロック信号を入力し、内部で発振した第1のクロック信号の位相と前記基準クロック信号の位相とを比較して前記2つの位相が同期した時にロック信号を出力すると共に前記第1のクロック信号を出力するロックループ回路と、前記ロックループ回路から前記ロック信号が出力される前には、第1の論理レベルにあり、前記ロック信号が出力された後には、第2の論理レベルに遷移する第1の制御信号と、前記ロック信号とを入力し、前記第1の制御信号が前記第1の論理レベルの時に前記第1の論理レベルになり、前記第1の制御信号が第2の論理レベルの時に前記第2の論理レベルへ遷移する第2の制御信号を出力するリセット制御回路とを備えている。
更に、本発明のデータ出力回路は、前記第1のクロック信号及び前記第2の制御信号を入力し、前記第2の制御信号が前記第1の論理レベルの時には、リセットされ、前記第2の制御信号が前記第2の論理レベルの時には、前記リセットが解除されて前記第1のクロック信号の周波数を分周し、第2のクロック信号を出力する分周回路21bと、前記第2のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路とを備えている。
The data output circuit of the present invention receives a reference clock signal, compares the phase of the first clock signal internally oscillated with the phase of the reference clock signal, and outputs a lock signal when the two phases are synchronized In addition, the lock loop circuit that outputs the first clock signal, and before the lock signal is output from the lock loop circuit, is at the first logic level, and after the lock signal is output, A first control signal that transitions to a second logic level and the lock signal are input, and when the first control signal is at the first logic level, the first logic level becomes the first logic level, And a reset control circuit that outputs a second control signal that transitions to the second logic level when the control signal is at the second logic level.
Furthermore, the data output circuit of the present invention receives the first clock signal and the second control signal, and is reset when the second control signal is at the first logic level, When the control signal is at the second logic level, the reset is released, the frequency of the first clock signal is divided, and a
本発明のデータ出力回路によれば、テストモード信号を用いない回路構成にすると共に、ロックループ回路における動作の安定後にリセット状態が解除される構成にしたので、次の(a)〜(c)のような効果がある。 According to the data output circuit of the present invention, since the circuit configuration does not use the test mode signal and the reset state is released after the operation of the lock loop circuit is stabilized, the following (a) to (c) There is an effect like this.
(a) テストの度に同じタイミングでクロック信号が出力を開始し、クロック信号が入力されて活性化した出力制御回路は、同じ他のタイミングで出力データが有効データになって出力される。このために、同じテストを複数回実施する必要がないので、テスト時間を短縮できる。 (A) The output of a clock signal starts at the same timing every time a test is performed, and the output control circuit activated by the input of the clock signal outputs the output data as valid data at the same other timing. For this reason, it is not necessary to perform the same test multiple times, so that the test time can be shortened.
(b) ロックループ回路及び分周回路に対するテストを追加する必要がない分だけ、テスト時間を短縮できる。 (B) locked loop circuit and dividing by the amount there is no need to add a test to the circuit, can reduce the test time.
(c) テストクロック信号を使うことなく実動作周波数でテストできるので、テスト結果としての信頼性(例えば、遅延故障テスト等を含むテストの網羅性)を向上できる。 (C) Since the test can be performed at the actual operating frequency without using the test clock signal, the reliability as the test result (for example, the completeness of the test including the delay fault test) can be improved.
データ出力回路は、基準クロック信号を入力し、内部で発振した第1のクロック信号の位相と前記基準クロック信号の位相とを比較して前記2つの位相が同期した時にロック信号を出力すると共に前記第1のクロック信号を出力するロックループ回路と、前記ロックループ回路から前記ロック信号が出力される前には、第1の論理レベルにあり、前記ロック信号が出力された後には、第2の論理レベルに遷移する第1の制御信号と、前記ロック信号とを入力し、前記第1の制御信号が前記第1の論理レベルの時に前記第1の論理レベルになり、前記第1の制御信号が第2の論理レベルの時に前記第2の論理レベルへ遷移する第2の制御信号を出力するリセット制御回路とを備えている。 The data output circuit receives a reference clock signal, compares the phase of the first clock signal internally oscillated with the phase of the reference clock signal, and outputs a lock signal when the two phases are synchronized. A lock loop circuit that outputs a first clock signal; and a first logic level before the lock signal is output from the lock loop circuit; and a second loop after the lock signal is output. A first control signal that transitions to a logic level and the lock signal are input, and when the first control signal is at the first logic level, the first control signal becomes the first logic level, and the first control signal And a reset control circuit that outputs a second control signal that transitions to the second logic level when is at the second logic level.
更に、本発明のデータ出力回路は、前記第1のクロック信号及び前記第2の制御信号を入力し、前記第2の制御信号が前記第1の論理レベルの時には、リセットされ、前記第2の制御信号が前記第2の論理レベルの時には、前記リセットが解除されて前記第1のクロック信号の周波数を分周し、第2のクロック信号を出力する分周回路21bと、前記第2のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路とを備えている。前記リセット制御回路は、前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する論理手段を有している。Furthermore, the data output circuit of the present invention receives the first clock signal and the second control signal, and is reset when the second control signal is at the first logic level, When the control signal is at the second logic level, the reset is released, the frequency of the first clock signal is divided, and a
(実施例1の構成)
図1は、本発明の実施例1を示すデータ出力回路の概略の構成図である。
このデータ出力回路20は、例えば、LSI内に設けられた回路であり、クロック生成回路21と、リセット制御回路22とを有し、このクロック生成回路21の出力側に出力制御回路23が接続されている。
(Configuration of Example 1)
FIG. 1 is a schematic configuration diagram of a data output circuit showing a first embodiment of the present invention.
The data output circuit 20 is, for example, a circuit provided in an LSI, and includes a clock generation circuit 21 and a reset control circuit 22, and an
クロック生成回路21は、第2のクロック信号CKを生成して出力する回路であり、例えば、ロックループ回路であるPLL回路21aと、この出力側に接続された分周回路21bとにより構成されている。
The clock generation circuit 21 is a circuit that forces out to generate a second clock signal CK, for example, it is constituted by a
リセット制御回路22は、第1の制御信号(例えば、ロックイネーブル信号)LKEBにより分周器21bのリセット状態を解除するタイミングを決める回路であり、論理手段により構成されている。この論理手段は、ロックイネーブル信号LKEBとロック信号LKとを入力して分周器21bのリセット状態を解除する第2の制御信号(例えば、リセット信号)CLRNを出力する論理回路(例えば、2入力型の論理積回路、以下、論理積回路を「AND回路」という。)22aにより構成されている。
Reset control circuit 22, a first control signal (e.g., lock enable signal) is a circuit that determines the timing for releasing the reset state of Ri by the
出力制御回路23は、クロック信号CKが入力されると、活性化(動作)し、データ出力条件が満たされると(イネーブルになると)、所定のタイミングで有効データである出力データTXDを出力する回路である。
The
ここで、クロック生成回路21を構成するPLL回路21aは、内部で発振した第1のクロック信号(例えば、内部クロック信号)PCKの位相と、基準クロック信号(例えば、リファレンスクロック信号)RCKの位相とを比較して、その2つの位相が同期した時にロック信号LKを活性化して(例えば、“1”にして)出力すると共に、一定周波数の内部クロック信号PCKを出力する回路である。そのため、リファレンスクロック信号RCKがPLL回路21aのリファレンスクロック入力端子refへ入力されている。リファレンスクロック信号RCKの周波数は、PLL回路21aの仕様に対応した周波数である。PLL回路21aは、内部で発振した内部クロック信号PCKの位相と外部のリファレンスクロック信号RCKの位相とが同期するとロック信号LKを“1”にして第1の出力端子lockから出力すると共に、リファレンスクロック信号RCKの周波数を2倍に逓倍した一定周波数の内部クロック信号PCKを第2の出力端子plloから出力する。内部クロック信号PCKは、分周回路21bのクロック入力端子dclkへ入力されている。
Here, the
PLL回路21aの出力端子lockから出力されるロック信号LKと、ロックイネーブル信号LKEBとは、AND回路22aへ入力されている。ロックイネーブル信号LKEBは、PLL回路21aの仕様による最大ロック時間を考慮して、ATE用のテストパターン内で最大ロック時間を過ぎてから第1の論理レベルである“0”から第2の論理レベルである“1”となるようなテストパターンによって作成される信号である。AND回路22aは、ロック信号LKとロックイネーブル信号LKEBとの論理積をとって、この論理結果に対応したリセット信号CLRNを出力する。リセット信号CLRNは、分周回路21bにおける非同期でローアクティブ動作のリセット端子rnへ入力されている。
The lock signal LK and the lock enable signal LKEB output from the output terminal lock of the
分周回路21bは、例えば、フリップフロップ回路、又はシフトレジスタで構成され、リセット端子rnへ入力されているリセット信号CLRNが“0”の時、この分周回路21bの出力であるクロック信号CKは、リセットされて“0”となる。リセット信号CLRNが“1”の時、分周回路21bは分周が可能となり、PLL回路21aが出力する内部クロック信号PCKの周波数を1/M分周(但し、Mは2以上の整数とする)したクロック信号CKを出力端子divから出力する。Mの値は、実際のLSIで使用される場合の回路仕様に応じて、任意の値(例えば、4)に設定されている。
The
分周回路21aが出力するクロック信号CKは、出力制御回路23のクロック入力端子clkに入力されている。出力制御回路23は、クロック信号CKが入力されると動作を開始し、データ出力条件がイネーブルになると、所定のタイミングで有効データである出力データTXDを出力端子outから出力する。出力データTXDは、その出力形式を問わず、シリアルデータでも、パラレルデータでも良く、あるいは、双方向バス上のデータ、単方向でもよい。
The clock signal CK output from the
図2は、図1中の出力制御回路23の一例を示す概略の構成図である。
この出力制御回路23は、回路全体を制御する制御回路23aを有している。更に、この制御回路23aにより制御される送信パケット生成回路23b、シリアル変換回路23c、及び出力バッファ23dが、縦続接続されている。
FIG. 2 is a schematic configuration diagram showing an example of the
The
ここで、クロック信号CKは、クロック入力端子clkを介して制御回路23a、送信パケット生成回路23b、及びシリアル変換回路23cへ入力されている。制御回路23a、送信パケット生成回路23b及びシリアル変換回路23cは、クロック信号CKの立ち上がりエッジに同期して動作する回路である。制御回路23aは、パケット生成イネーブル信号genenb、ロード信号load、及び出力イネーブル信号txenbを生成して出力する回路である。パケット生成イネーブル信号genenbは送信パケット生成回路23bへ、ロード信号loadはシリアル変換回路23cへ、出力イネーブル信号txenbは出力バッファ23dへそれぞれ入力されている。送信パケット生成回路23bは、パケット生成イネーブル信号genenbにより制御され、パラレル送信パケットデータPARを生成して出力する回路である。
Here, the clock signal CK is input to the
パラレル送信パケットデータPARは、シリアル変換回路23cへ入力されている。シリアル変換回路23cは、ロード信号loadによってデータを読み込み(ロード)するタイミングが制御され、ロード信号loadがアサートされると、ロードしたパラレル送信パケットデータPARを内部レジスタに一時記憶(ラッチ)してシリアル送信パケットデータSERに変換して出力する回路である。シリアル送信パケットデータSERは、出力バッファ23dへ入力されている。出力バッファ23dは、出力イネーブル信号txenbにより制御され、出力イネーブル信号txenbがアサートされると、シリアル送信パケットデータSERを出力データTXDとして出力端子outから出力する回路である。 The parallel transmission packet data PAR is input to the serial conversion circuit 23c. The timing for reading (loading) data is controlled by the load signal load. When the load signal load is asserted, the serial conversion circuit 23c temporarily stores (latches) the loaded parallel transmission packet data PAR in an internal register and serializes the data. It is a circuit that converts and outputs transmission packet data SER. The serial transmission packet data SER is input to the output buffer 23d. The output buffer 23d is a circuit that is controlled by the output enable signal txenb and outputs the serial transmission packet data SER from the output terminal out as the output data TXD when the output enable signal txenb is asserted.
(実施例1の動作)
図3は、図1のデータ出力回路20の動作を示すタイミングチャートである。
図3の時刻T0において、データ出力回路20は、ATE等から与えられる初期化信号により初期化されている。ATEから供給されるリファレンスクロック信号RCKは、PLL回路21aの仕様に対応した周波数で発振している。出力データTXDは、出力制御回路23内におけるデータ出力条件が満たされていないので(ディスエーブルなので)、無効データである。時刻T1において、PLL回路21aが出力する内部クロック信号PCKは、発振を開始する。時刻T2において、内部クロック信号PCKの位相がリファレンスクロック信号RCKの位相に同期すると、ロック信号LKは“1”となる。この時、ATEから供給されるロックイネーブル信号LKEBが“0”であるので、AND回路22aが出力するリセット信号CLRNは、“0”であり、分周回路21bがリセットされている。
(Operation of Example 1)
FIG. 3 is a timing chart showing the operation of the data output circuit 20 of FIG.
At time T0 in FIG. 3, the data output circuit 20 is initialized by an initialization signal provided from ATE or the like. The reference clock signal RCK supplied from the ATE oscillates at a frequency corresponding to the specification of the
PLL回路21aの仕様による最大ロック時間が経過した後の時刻T3において、ロックイネーブル信号LKEBが“1”となると、AND回路22aから出力されるリセット信号CLRNが“1”となることにより、分周回路21bのリセット端子rnが“1”となる。すると、分周回路21bは、リセット状態を解除され、内部クロック信号PCKの分周が可能になり、1/4分周動作を開始する。時刻T3から内部クロック信号PCKの4つ目の立ち上がりエッジの時刻T4において、クロック信号CKは発振を開始する。
When the lock enable signal LKEB becomes “1” at the time T3 after the maximum lock time according to the specification of the
図2の出力制御回路23では、クロック信号CKが入力されると、制御回路23a、送信パケット生成回路23b及びシリアル変換回路23cが動作を開始する。制御回路23aは、パケット生成イネーブル信号genenb、ロード信号load及び出力イネーブル信号txenbを生成して出力する。送信パケット生成回路23bは、パケット生成イネーブル信号genenbにより制御され、パラレル送信パケットデータPARを生成してシリアル変換回路23cへ出力する。シリアル変換回路23cは、ロード信号loadによって制御され、ロードしたパラレル送信パケットデータPARを内部レジスタにラッチし、シリアル送信パケットデータSERに変換後に出力バッファ23dへ出力する。出力バッファ23dは、出力イネーブル信号txenbによって出力が制御されている。
In the
データ出力条件がイネーブルになり、出力イネーブル信号txenbがアサートされると、図3の時刻T5において、出力バッファ23dは、有効データであるシリアル送信パケットデータSERを出力データTXDとして出力端子outから出力を開始する。時刻T5以降に出力された出力データTXDは、ATEにて、出力パターン等により動的特性等がチェックされてデータ出力回路20の良否が判定される。なお、時刻T0以降時刻T5直前までの出力データTXDは、無効データである。 When the data output condition is enabled and the output enable signal txenb is asserted, at time T5 in FIG. 3, the output buffer 23d outputs the serial transmission packet data SER, which is valid data, from the output terminal out as the output data TXD. Start. The output data TXD output after time T5 is checked for dynamic characteristics or the like by an output pattern or the like at ATE to determine whether the data output circuit 20 is good or bad. Note that the output data TXD from time T0 to immediately before time T5 is invalid data.
図1中のPLL回路21aが出力するロック信号LKのアサート時間がテスト毎で変化した場合があっても、ATEから供給されるロックイネーブル信号LKEBは、PLL回路21aの仕様による最大ロック時間を経過した後に“1”とされる。これにより、分周回路21bは、テスト毎に同じタイミングで分周動作を開始する。その結果、出力制御回路23へテスト毎に同じタイミングでクロック信号CKが入力され、この出力制御回路23から同じタイミングで出力データTXDが出力される。
Even if the assertion time of the lock signal LK output from the
(実施例1の効果)
本実施例1によれば、PLL回路21aの仕様による最大ロック時間を経過した後にロックイネーブル信号LKEBを“1”とするので、PLL回路21aが出力するロック信号LKのアサート時間がテスト毎で変化した場合においても、次の(a)〜(c)のような効果がある。
(Effect of Example 1)
According to the first embodiment, since the lock enable signal LKEB is set to “1” after the maximum lock time according to the specification of the
(a) テスト毎に同じタイミングで分周回路21bの分周動作が開始され、出力制御回路23へテスト毎に同じタイミングでクロック信号CKが入力される。そのため、データ出力回路20から同じタイミングで有効データである出力データTXDを出力することができる。
(A) The frequency dividing operation of the
(b) 同じテストを複数回繰り返し、判定してテスト結果を出す必要がなく、PLL回路21a及び分周回路21bに対するテストを追加する必要もない。これにより、テスト時間を短縮することができる。
(B) It is not necessary to repeat the same test a plurality of times, determine and output a test result, and it is not necessary to add a test for the
(c) 従来のようなテストクロック信号TCKを必要とせず、リファレンスクロック信号RCKに基づく実動作周波数でテストが可能である。これにより、テスト結果としての信頼性(例えば、遅延故障テスト等を含むテストの網羅性)を向上することができる。 (C) The test clock signal TCK as in the prior art is not required, and the test can be performed at the actual operating frequency based on the reference clock signal RCK. Thereby, the reliability (for example, the completeness of a test including a delay fault test etc.) as a test result can be improved.
(実施例2の構成)
図4は、本発明の実施例2を示すデータ出力回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
(Configuration of Example 2)
FIG. 4 is a schematic configuration diagram of a data output circuit showing the second embodiment of the present invention . Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals.
本実施例2のデータ出力回路20Aでは、実施例1のリセット制御回路22に代えて、これとは構成の異なるリセット制御回路22Aが設けられている。リセット制御回路22Aは、リファレンスクロック信号RCKのパルス数をカウント(計数)してカウント値が一定の値になると、そのカウント値CNTを出力するカウント手段(例えば、カウンタ)22bと、このカウンタ22bから出力されたカウント値CNTと固定の設定値LCNT(=N)とを比較してこの比較結果CMPを出力する比較手段(例えば、比較器)22cと、その比較結果CMPによりロック信号LKを制御してリセット信号CLRNを出力する論理手段(例えば、実施例1と同様の2入力型AND回路)22aとにより構成されている。その他の構成は、実施例1と同様である。
In the
ここで、ATEから供給されるリファレンスクロック信号RCKは、カウンタ22bの入力端子cclkへ入力されている。リファレンスクロック信号RCKの周波数は、実施例1と同様、PLL回路21aの仕様に対応した周波数である。カウンタ22bは、ATE等から与えられる図示しないリセット信号により初期化され、初期化後、リファレンスクロック信号RCKのパルスの立ち上がりエッジに同期してそのパルス数を+1ずつカウントアップし、ある値(例えば、設定値LCNTと等しくなる)までカウントアップすると、カウントアップ動作を停止して同じカウント値CNT(=N)を出力し続ける回路である。カウント値CNT及び設定値LCNTは、それぞれ比較器22cに入力されている。
Here, the reference clock signal RCK supplied from the ATE is input to the input terminal cclk of the
PLL回路21aが出力するロック信号LKが“1”になるまでのロック時間は、製造プロセス、電圧や温度等の条件により変動するが、仕様上の最大時間を定めることができるので、{PLL回路21aのロック時間の最大時間}÷{リファレンスクロック信号RCKの周期}の結果(小数点以下を切り上げ)以上の整数値(N)を設定値LCNTとして設定している。
The lock time until the lock signal LK output from the
比較器22cは、カウント値CNTと設定値LCNTとを比較し、この比較結果CMPが不一致の時には“0”を出力し、一致の時には“1”を出力する回路である。この比較結果CMPは、実施例1のロックイネーブル信号LKEBに代えて、AND回路22aへ入力されている。AND回路22aは、ロック信号LKと比較結果CMPとが共に“1”の時にリセット信号CLRNを“1”にする回路である。
The
(実施例2の動作)
図5は、図4のデータ出力回路20Aの動作を示すタイミングチャートである。
時刻T0において、データ出力回路20Aは、ATE等による初期化信号によって初期化されている。リファレンスクロック信号RCKは、PLL回路21aの仕様に対応した周波数で発振している。カウンタ22bのカウント値CNTは、前記初期化信号によって初期化されて“0”になっている。カウント値CNTが“0”であり、設定値LCNT(=N)とは等しくないため、比較器22cの比較結果CMPは“0”である。時刻T1において、カウンタ32aは、リファレンスクロック信号RCKの最初のパルスの立ち上がり以降、パルスの立ち上がりエッジに同期して1、2、3、・・・と+1ずつカウントアップする。時刻T2になると、PLL回路21aが出力する内部クロック信号PCKは、発振を開始する。
(Operation of Example 2)
FIG. 5 is a timing chart showing the operation of the
At time T0, the
時刻T3において、内部クロック信号PCKの位相がリファレンスクロック信号RCKの位相に一致すると、ロック信号LKは、“1”となる。この時、設定値LCNT(=N)とカウント値CNT(=N−4)とは等しくないので、比較結果CMPが“0”であり、AND回路22aの出力するリセット信号CLRNは“0”となる。
When the phase of the internal clock signal PCK matches the phase of the reference clock signal RCK at time T3, the lock signal LK becomes “1”. At this time, since the set value LCNT (= N) and the count value CNT (= N−4) are not equal, the comparison result CMP is “0”, and the reset signal CLRN output from the AND
PLL回路21aの仕様による最大ロック時間が経過した後の時刻T4において、カウンタ22bがカウント値CNT(=N)までカウントアップすると、カウント値CNT(=N)と設定値LCNT(=N)とが等しくなるので、比較結果CMPは“1”となる。このため、AND回路22aが出力するリセット信号CLRNは、“1”となる。時刻T4以降、カウンタ22bは、カウントアップ動作を停止して、カウント値CNT(=N)を出力し続けるので、比較器22cが比較結果CMPの“1”を出力し続ける。AND回路22aから出力されるリセット信号CLRNにより、分周回路21bは、リセット端子rnが“1”となってリセット状態が解除され、内部クロック信号PCKの分周が可能となるため、分周動作を開始する。
When the
時刻T5において、分周回路21bは、クロック信号CKの発振を開始する。出力制御回路23は、クロック信号CKの入力によって動作を開始する。出力制御回路23内でデータ出力条件がイネーブルになると、時刻T6において、有効データである出力データTXDの出力が開始される。時刻T5以降の動作は、実施例1における時刻T4以降の動作と同様である。なお、時刻T0以降時刻T6直前までの出力データTXDは、無効データである。
At time T5, the
PLL回路21aが出力するロック信号LKのアサート時間がテスト毎で変化した場合であっても、PLL回路21aの仕様による最大ロック時間を過ぎてからカウンタ22bのカウント値CNT(=N)と設定値LCNT(=N)とが一致する。これにより、比較器22cの比較結果CMPが“1”となり、AND回路22aから出力されるリセット信号CLRNが“1”となるので、実施例1と同様に、テスト毎に同じタイミングで分周回路21bの分周動作が始まる。その結果、出力制御回路23へテスト毎に同じタイミングでクロック信号CKが入力され、この出力制御回路23から同じタイミングで出力データTXDが出力される。
Even when the assertion time of the lock signal LK output from the
(実施例2の効果)
本実施例2によれば、PLL回路21aの仕様による最大ロック時間の経過後に、カウンタ22bのカウント値CNTが設定値LCNT(=N)に達し、これによって分周回路21bのリセット状態を解除するタイミングが同じになり、テスト毎に、出力制御回路23から同じタイミングで出力データTXDが出力されるので、次の(a)、(b)のような効果がある。
(Effect of Example 2)
According to the second embodiment, after the maximum lock time according to the specification of the
(a) 実施例1と同様の効果がある。
(b) 従来のようなテストクロック信号TCKや実施例1のロックイネーブル信号LKEBを入力するための入力ピン必要としないので、LSIのピン数を削減することができる。
(A) There are effects similar to those of the first embodiment.
(B) Since there is no need for an input pin for inputting the conventional test clock signal TCK and the lock enable signal LKEB of the first embodiment, the number of LSI pins can be reduced.
(実施例3の構成)
図6は、本発明の実施例3を示すデータ出力回路の概略の構成図であり、実施例2を示す図4中の要素と共通の要素には共通の符号が付されている。
(Configuration of Example 3)
FIG. 6 is a schematic configuration diagram of a data output circuit showing the third embodiment of the present invention. Elements common to those in FIG. 4 showing the second embodiment are denoted by common reference numerals.
本実施例3のデータ出力回路20Bは、実施例2の変形例を示すものであり、実施例2のリセット制御回路22Aに代えて、これとは構成の異なるリセット制御回路22Bが設けられている。リセット制御回路22Bは、リファレンスクロック信号RCKのパルス数をカウントし、リセット信号CLRNが入力されると、カウント結果である所定のビットデータCNT[n](但し、nは自然数)を出力するカウント手段(例えば、カウンタ)22dと、第3の制御信号(例えば、イネーブル信号)ENBにより所定のビットデータCNT[n]の有効/無効を制御して制御結果CNTEを出力する第1の論理手段(例えば、第1の論理回路である2入力型AND回路)22eと、制御結果CNTEによりロック信号LKを制御してリセット信号CLRNを出力する第2の論理手段(例えば、実施例2と同様の第2の論理回路である2入力型AND回路)22aとにより構成されている。その他の構成は、実施例2と同様である。
The data output circuit 20B of the third embodiment is a modification of the second embodiment, and instead of the reset control circuit 22A of the second embodiment, a reset control circuit 22B having a different configuration is provided. . The reset control circuit 22B counts the number of pulses of the reference clock signal RCK. When the reset signal CLRN is input, the reset control circuit 22B outputs predetermined bit data CNT [n] (where n is a natural number) as a count result. First logic means (for example, a counter) 22d and a third control signal (for example, enable signal) ENB control the validity / invalidity of predetermined bit data CNT [n] and output a control result CNTE (for example, , A second logic circuit (e.g., a first logic circuit) 22e and second logic means for controlling the lock signal LK according to the control result CNTE and outputting the reset signal CLRN (for example, a second logic circuit similar to the second embodiment). And a 2-input AND
ここで、リファレンスクロック信号RCKは、非同期でハイアクティブ動作のセット端子sを有するカウンタ22dのクロック端子cclkへ入力されている。リファレンスクロック信号RCKの周波数は、実施例2と同様、PLL回路21aの仕様に対応した周波数である。カウンタ22dは、リファレンスクロック信号RCKのパルスの立ち上がりエッジに同期してそのパルス数を+1ずつカウントアップし、カウント値CNTの最下位ビット0ビット目から数えてnビット目のビットデータCNT[n]を出力端子coから出力し、ビット端子sへリセット信号CLRNの“1”が入力されると、カウント値CNTの全ビットが“all 1(111…111b)”にセットされる回路である。nは、{PLL回路21aのロック時間の最大時間}÷{リファレンスクロック信号RCKの周期}の結果(小数点以下を切り上げ)以上の2の倍数(2n)の整数値となるように選択されているので、PLL回路21aのロック信号LKが“1”になるタイミングより、十分時間が経過した後にビットデータCNT[n]が“1”となる。
Here, the reference clock signal RCK is input to the clock terminal cclk of the
ビットデータCNT[n]と、このビットデータCNT[n]の有効/無効を制御するイネーブル信号ENBとが、AND回路22eへそれぞれ入力されている。AND回路22eは、ビットデータCNT[n]とイネーブル信号ENBとの論理積をとって、この論理積に対応した制御結果CNTEを出力する回路である。制御結果CNTEは、実施例2のロック比較結果CMPに代えて、AND回路22aへ入力されている。AND回路22aの出力であるリセット信号CLRNは、カウンタ22dのセット端子s及び分周回路21bのリセット端子rnへ入力されている。
Bit data CNT [n] and an enable signal ENB for controlling validity / invalidity of the bit data CNT [n] are input to the AND
(実施例3の動作)
図7は、図6のデータ出力回路20Bの動作を示すタイミングチャートである。
まず、イネーブル信号ENBが“0”の場合、AND回路22eから出力される制御結果CNTEとAND回路22aから出力されるリセット信号CLRNとが共に“0”のままである。このため、分周回路21bは、リセットされたままであり、出力制御回路23も動作しない。
(Operation of Example 3)
FIG. 7 is a timing chart showing the operation of the data output circuit 20B of FIG.
First, when the enable signal ENB is “0”, both the control result CNTE output from the AND
次に、イネーブル信号ENBが“1”の場合を説明する。
時刻T0において、データ出力回路20Bは、ATE等による初期化信号によって初期化されている。リファレンスクロック信号RCKは、PLL回路21aの仕様に対応した周波数で発振している。カウンタ22dが出力するビットデータCNT[n]は、“0”である。これにより、AND回路22eが出力する制御結果CNTEは、“0”である。更に、“0”の制御結果CNTEにより、AND回路22aが出力するリセット信号CLRNは、“0”である。時刻T4の直前において、カウンタ22dのカウント値CNTは、2n−1までカウントアップされている。又、カウンタ22dのセット端子sには、リセット信号CLRNの“0”が入力されている。これ以降、時刻T4までは、実施例2と同様に動作する。
Next, the case where the enable signal ENB is “1” will be described.
At time T0, the data output circuit 20B is initialized by an initialization signal such as ATE. The reference clock signal RCK oscillates at a frequency corresponding to the specification of the
時刻T4において、リファレンスクロック信号RCKのパルスの立ち上がりエッジで、カウンタ22dのカウント値CNTが、2nにカウントアップされる。この時、カウンタ22dのカウント値CNTにおけるnビット目のビットデータCNT[n]は、“1”となる。これによってAND回路22eから出力される制御結果CNTEが“1”となる。既に時刻T3において、ロック信号LKが“1”となっているので、時刻T4でAND回路22aから出力されるリセット信号CLRNは、“1”となる。時刻T4の直前まで、カウンタ22dの非同期セット端子sには“0”がセットされていたが、時刻T4でリセット信号CLRNが“1”となるので、カウンタ22dのカウント値CNTが2nとなった直後に、“all 1”にセットされる。
At time T4, the count value CNT of the
これ以降、リセット信号CLRNは、“1”であり、カウンタ22dのカウント値CNTが“all 1”にセットされたままとなるので、nビット目のビットデータCNT[n]が“1”を継続する。時刻T5からクロック信号CKが発振を開始し、以降、実施例2と同様に動作する。
Thereafter, the reset signal CLRN is “1” and the count value CNT of the
PLL回路21aのロック信号LKのアサート時間がテスト毎に変化した場合であっても、PLL回路21aの仕様による最大ロック時間を過ぎてカウンタ22dのカウント値CNTが2nになった後に、リセット信号CLRNが“1”となる。これにより、テスト毎に同じタイミングで分周回路221bの分周動作が始まる。その結果、出力制御回路23にテスト毎に同じタイミングでクロック信号CKが入力され、同じタイミングで出力制御回路23から出力データTXDが出力される。
Even when the assertion time of the lock signal LK of the
(実施例3の効果)
本実施例3によれば、PLL回路21aの仕様による最大ロック時間の経過後に、カウンタ22bのビットデータCNT[n]が2nになり、分周回路21bのリセット状態を解除するタイミングがテスト毎に同じになって、出力制御回路23から同じタイミングで出力データTXDが出力されるので、次の(a)、(b)のような効果がある。
(Effect of Example 3)
According to the third embodiment, after the maximum lock time according to the specification of the
(a) 実施例1と同様の効果がある。
(b) 実施例2の比較器22cを必要とせず、又、実施例2のカウンタ22bに対する図示しないカウントアップイネーブル制御が不要になるので、実施例2よりも小規模な回路でデータ出力回路20Bを実現ができる。
(A) There are effects similar to those of the first embodiment.
(B) The
(実施例4の構成)
図8は、本発明の実施例4を示すデータ出力回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
(Configuration of Example 4)
FIG. 8 is a schematic configuration diagram of a data output circuit showing the fourth embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals.
本実施例4のデータ出力回路20Cでは、実施例1のリセット制御回路22に代えて、これとは構成の異なるリセット制御回路22Cが設けられている。リセット制御回路22Cは、実施例1と同様の論理手段である2入力型AND回路22aと、選択手段(例えば、セレクタ)22fとにより構成されている。セレクタ22fは、テストモード信号TMDにより制御され、このテストモード信号TMDが活性化されて例えば“1”になると、AND回路22aから出力されるリセット信号CLRNを選択して分周回路21bへ与え、テストモード信号TMDが非活性化されて例えば“0”になると、PLL回路21aから出力されるロック信号LKを選択して分周回路21bへ与える回路である。その他の構成は、実施例1と同様である。
In the data output circuit 20C of the fourth embodiment, a reset control circuit 22C having a different configuration from that of the reset control circuit 22 of the first embodiment is provided. The reset control circuit 22C includes a two-input AND
(実施例4の動作)
データ出力回路20Cの動作として、以下、テストモード信号TMDが“0”の場合の通常時の動作(1)と、テストモード信号TMDが“1”の場合のテスト時の動作(2)とを説明する。
(Operation of Example 4)
As the operation of the data output circuit 20C, the normal operation (1) when the test mode signal TMD is “0” and the operation (2) when the test mode signal TMD is “1” will be described below. explain.
(1) 通常時の動作
テストモード信号TMDが“0”の場合、セレクタ22fは、PLL回路21aから出力されるロック信号LKを選択し、分周回路21bのリセット端子rnへ与える。このデータ出力回路20Cにおいて、ロック信号LKが“1”となって、分周回路21が内部クロック信号PCKに対して1/4の分周動作を開始するまでの動作は、実施例1における図3の時刻T2までと同様である。これ以降、実施例1と同様に、分周回路21bは、分周動作を継続して、クロック信号CKの発振を開始する。クロック信号CKを入力した出力制御回路23は、実施例1と同様に、出力制御回路23内のデータ出力条件がイネーブルになると、出力データTXDの出力を開始する。
(1) Normal Operation When the test mode signal TMD is “0”, the selector 22f selects the lock signal LK output from the
(2)テスト時の動作
テストモード信号TMDが“1”の場合、セレクタ22fによりリセット信号CLRNが選択され、分周回路21bに与えられる。これにより、実施例1と同様に動作する。
(2) Test operation
When the test mode signal TMD is “1”, the selector 22f selects the reset signal CLRN and applies it to the
(実施例4の効果)
本実施例4によれば、テストモード信号TMDによりリセット信号CLRN又はロック信号LKのいずれか一方を選択するセレクタを設けたので、次の(a)、(b)のような効果がある。
(Effect of Example 4)
According to the fourth embodiment, since the selector for selecting either the reset signal CLRN or the lock signal LK by the test mode signal TMD is provided, the following effects (a) and (b) are obtained.
(a) ロックイネーブル信号LKEBを用いることなく、データ出力回路20Cを通常時の非テストモードで使用することができる。
(b) テストモード信号TMDを“1”にしてリセット信号CLRNを選択すれば、実施例1と同様の作用、効果が得られる。
(A) The data output circuit 20C can be used in the normal non-test mode without using the lock enable signal LKEB.
(B) If the test mode signal TMD is set to “1” and the reset signal CLRN is selected, the same operation and effect as in the first embodiment can be obtained.
(変形例)
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(g)のようなものがある。
(Modification)
The present invention is not limited to the above-described embodiments, and various usage forms and modifications are possible. For example, the following forms (a) to (g) are used as the usage form and the modified examples.
(a) 動作説明のために図3、図5及び図7のタイミングチャートで示したリファレンスクロック信号RCKの周期、PLL回路21aから出力される内部クロック信号PCKに対する周波数の逓倍値、分周回路21bの分周比、PLL回路21aの発振開始タイミング、ロック信号LKのアサートタイミング、及び、出力制御回路23におけるクロック信号CKの入力から出力データTXDが有効になるまでの時間は、種々の値に変更できる。
(A) For explanation of the operation, the cycle of the reference clock signal RCK shown in the timing charts of FIGS. 3, 5 and 7, the frequency multiplication value for the internal clock signal PCK output from the
(b) 実施例4と同様に、実施例2及び3においても、セレクタ22fを追加して使用することができる。又、セレクタ22fは、テストモード信号TMDが“0”の時にロック信号LKを選択し、テストモード信号TMDが“1”の時にリセット信号CLRNを選択し、分周回路21bへのリセット信号CLRNの解除を任意のタイミングになるよう制御する他の回路の選択手段で構成してもよい。
(B) Similarly to the fourth embodiment, in the second and third embodiments, the selector 22f can be additionally used. The selector 22f selects the lock signal LK when the test mode signal TMD is “0”, selects the reset signal CLRN when the test mode signal TMD is “1”, and outputs the reset signal CLRN to the
(c) 実施例2及び3において、PLL回路21aのリファレンスクロック信号RCKをカウンタ22b,22dのクロック信号として用いて+1ずつカウントアップするとして説明したが、任意の時間をカウントするためのカウント手段であれば、他のクロック信号等を用いてもよい。又、カウンタ22b,22dは、カウントアップ型又はカウントダウン型のどちらでも良く、カウントアップ値及びカウントダウン値も+1、+2、…及び−1、−2、…等のように限定するものではない。
(C) In the second and third embodiments, it has been described that the reference clock signal RCK of the
(d) 実施例3では、カウンタ22dのセット端子sへ入力されるリセット信号CLRNが“1”になった時に、カウンタ22dのカウント値CNTが“all 1”にセットされる場合を説明したが、例えば、nビット目のみを“1”にセットし、その他のビットを“0”にクリアしてもよい。
(D) In the third embodiment, the case where the count value CNT of the
(e) 実施例1〜4の回路は、リファレンスクロック信号RCK、内部クロック信号PCK及びクロック信号CK等のパルスの立ち下がりエッジに同期して動作する回路構成に変更してもよい。 (E) The circuits of the first to fourth embodiments may be changed to a circuit configuration that operates in synchronization with falling edges of pulses such as the reference clock signal RCK, the internal clock signal PCK, and the clock signal CK.
(f) PLL回路21a及び分周回路21bは、遅延ロックループ回路や発振回路等の所定のクロック信号を生成できる他のクロック生成回路で構成してもよい。又、リセット制御回路22,22A,22B,22Cや出力制御回路23は、図示以外の他の回路で構成してもよい。
(F) The
(g) データ出力回路20,20A,20B,20Cは、LSI以外の他の半導体集積回路等で構成してもよい。
(G) The
20、20A、20B、20C データ出力回路
21 クロック生成回路
21a PLL回路
21b 分周回路
22、22A、22B、22C リセット制御回路
23 出力制御回路
22a、22e AND回路
22b、22d カウンタ
22c 比較器
22f セレクタ
20, 20A, 20B, 20C Data output circuit 21
Claims (5)
前記ロックループ回路から前記ロック信号が出力される前には、第1の論理レベルにあり、前記ロック信号が出力された後には、第2の論理レベルに遷移する第1の制御信号と、前記ロック信号とを入力し、前記第1の制御信号が前記第1の論理レベルの時に前記第1の論理レベルになり、前記第1の制御信号が第2の論理レベルの時に前記第2の論理レベルへ遷移する第2の制御信号を出力するリセット制御回路と、A first control signal that is at a first logic level before the lock signal is output from the lock loop circuit; and a first control signal that transitions to a second logic level after the lock signal is output; When the first control signal is at the first logic level, the first logic level is obtained, and when the first control signal is at the second logic level, the second logic is inputted. A reset control circuit that outputs a second control signal that transitions to a level;
前記第1のクロック信号及び前記第2の制御信号を入力し、前記第2の制御信号が前記第1の論理レベルの時には、リセットされ、前記第2の制御信号が前記第2の論理レベルの時には、前記リセットが解除されて前記第1のクロック信号の周波数を分周し、第2のクロック信号を出力する分周回路と、The first clock signal and the second control signal are input, and when the second control signal is at the first logic level, it is reset, and the second control signal is at the second logic level. Sometimes a frequency divider circuit that releases the reset, divides the frequency of the first clock signal, and outputs a second clock signal;
前記第2のクロック信号を入力して活性化し、データ出力条件が満たされると所定のタイミングで有効データを出力する出力制御回路と、An output control circuit for inputting and activating the second clock signal and outputting valid data at a predetermined timing when a data output condition is satisfied;
を備えたことを特徴とするデータ出力回路。A data output circuit comprising:
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する論理手段を有することを特徴とする請求項1記載のデータ出力回路。When the first control signal and the lock signal are input and the first control signal is at the second logic level, the gate is opened, and the lock signal is transferred to the second control at the second logic level. And a logic means for outputting the second control signal at the first logic level, wherein the gate is closed when the first control signal is at the first logic level. The data output circuit according to claim 1.
前記基準クロック信号を入力し、前記基準クロック信号のパルス数をカウントしてカウント値が一定の値になると前記カウント値を出力するカウント手段と、Counting means for inputting the reference clock signal, counting the number of pulses of the reference clock signal, and outputting the count value when the count value becomes a constant value;
前記カウント手段から出力された前記カウント値と設定値とを入力して前記カウント値と前記設定値とを比較し、両者が不一致の時には、前記第1の論理レベルの前記第1の制御信号を出力し、前記両者が一致するときには、前記第2の論理レベルの前記第1の制御信号を出力する比較手段と、The count value output from the counting means and the set value are input and the count value and the set value are compared. When the two do not match, the first control signal of the first logic level is set. A comparator that outputs the first control signal of the second logic level when the two coincide with each other;
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する論理手段と、When the first control signal and the lock signal are input and the first control signal is at the second logic level, the gate is opened, and the lock signal is transferred to the second control at the second logic level. Logic means for outputting as a signal, and when the first control signal is at the first logic level, the gate is closed and outputs the second control signal at the first logic level;
を有することを特徴とする請求項1記載のデータ出力回路。The data output circuit according to claim 1, further comprising:
前記基準クロック信号を入力して前記基準クロック信号のパルス数をカウントし、カウント値が一定の値になると前記第2の論理レベルの所定のビットデータを出力するカウント手段と、Counting means for inputting the reference clock signal, counting the number of pulses of the reference clock signal, and outputting predetermined bit data of the second logic level when the count value reaches a constant value;
前記第1の論理レベル及び前記第2の論理レベルに遷移する第3の制御信号と、前記所定のビットデータとを入力し、前記第3の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記所定のビットデータを前記第2の論理レベルの前記第1の制御信号として出力し、前記第3の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第1の制御信号を出力する第1の論理手段と、When the third control signal transitioning to the first logic level and the second logic level and the predetermined bit data are input, and the third control signal is at the second logic level, the gate Is opened, and the predetermined bit data is output as the first control signal at the second logic level. When the third control signal is at the first logic level, the gate is closed and the first control signal is output. First logic means for outputting the first control signal at a logic level of:
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの前記第2の制御信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記第2の制御信号を出力する第2の論理手段と、When the first control signal and the lock signal are input and the first control signal is at the second logic level, the gate is opened, and the lock signal is transferred to the second control at the second logic level. A second logic means for outputting as a signal, and when the first control signal is at the first logic level, the gate closes and outputs the second control signal at the first logic level;
を有することを特徴とする請求項1記載のデータ出力回路。The data output circuit according to claim 1, further comprising:
前記第1の制御信号及び前記ロック信号を入力し、前記第1の制御信号が前記第2の論理レベルのときには、ゲートが開き、前記ロック信号を前記第2の論理レベルの論理信号として出力し、前記第1の制御信号が前記第1の論理レベルのときには、前記ゲートが閉じ、前記第1の論理レベルの前記論理信号を出力する論理手段と、When the first control signal and the lock signal are input, and the first control signal is at the second logic level, the gate is opened and the lock signal is output as the logic signal at the second logic level. Logic means for closing the gate and outputting the logic signal at the first logic level when the first control signal is at the first logic level;
前記第1の論理レベル及び前記第2の論理レベルに遷移するテストモード信号と、前記論理信号と、前記ロック信号とを入力し、前記テストモード信号が前記第2の論理レベルの時には、前記論理信号を選択して前記第2の制御信号として前記分周回路に入力し、前記テストモード信号が前記第1の論理レベルの時には、前記ロック信号を選択して前記第2の制御信号として前記分周回路に入力する選択手段と、The test mode signal transitioning to the first logic level and the second logic level, the logic signal, and the lock signal are input, and when the test mode signal is at the second logic level, the logic level A signal is selected and input to the frequency divider as the second control signal. When the test mode signal is at the first logic level, the lock signal is selected and the divider is selected as the second control signal. Selection means for inputting to the peripheral circuit;
を有することを特徴とする請求項1記載のデータ出力回路。The data output circuit according to claim 1, further comprising:
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