JP4809632B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、ステルスダイシング（Stealth Dicing）技術に適用して有効な技術に関するものである。
ステルスダイシング技術は、レーザ光を半導体ウエハの内部に照射して選択的に改質層を形成し、その改質層を分割起点として半導体ウエハを切断するダイシング技術である。この技術によれば、厚さ３０μｍ程度の極めて薄い半導体ウエハでも、物理的にストレスを与えずに直接切断できるので、チッピングを低減でき、半導体チップの抗折強度を向上でき、半導体装置の歩留まりや信頼性を向上できる上、半導体ウエハの厚さに関わらず、毎秒３００ｍｍ以上の高速ダイシングが可能なので、スループットを向上させることもできる。
このようなステルスダイシング技術については、例えば特開２００４−２３５６２６号公報（特許文献１）に記載があり、その段落００４８〜００５３、図１９および図２０には、ウエハの裏面にレーザを照射し変質層を形成してダイシングする方法においてウエハの温度上昇を防止するためにウエハの表面を冷却槽あるいはペルチェ素子による冷却チャック上に保持してレーザダイシングする技術が開示されている。
また、例えば特開２００５−５７２５７号公報（特許文献２）の段落００８７、図１３および図１４、例えば特開２００５−４７２９０号公報（特許文献３）の段落００４０および図１６、例えば特開２００４−１０７６号公報（特許文献４）の段落００７５、段落００７６および図２３には、ウエハの裏面からレーザを照射するときにウエハの厚さに応じてレーザの焦点をウエハの厚さ方向の数点に分けて照射する技術が開示されている。
また、例えば特開２００５−２８４３８号公報（特許文献５）の段落００２２および図３には、ウエハ中の深さ方向に複数点の変質層を形成する場合にレーザ光をスプリッタを用いて分割して異なる深さに焦点を合わせて一度にレーザ光を照射する技術が開示されている。
また、例えば特開２００３−１７３９８８号公報（特許文献６）の段落００１１、図１および図３、例えば特開２００４−１８６６３５号公報（特許文献７）の段落００５７および図５には、ウエハ表面からレーザ光を照射してウエハを溶断してダイシングする場合にウォータージェットの中にレーザ光を通過させてレーザビームのガイドとするとともに、切断部位の冷却を行い熱変異を防止する技術が開示されている。
また、例えば特開２００４−２８２０３７号公報（特許文献８）の段落００３５、段落００３６、図２および段落００４９には、ウエハの上面をハーフダイシングした後、レーザをダイシング領域に照射して切削条痕をレーザで溶融あるいは気化させる技術がある。そのときにウエハを水中の処理槽内に設置した状態でレーザを照射することによりウエハの温度上昇を防止してダイシングする技術が開示されている。
また、例えば特開平７−２５６４７９号公報（特許文献９）の段落００３１〜００３４および図１には、基板を処理槽内の水中に設置した状態で基板にレーザを照射することにより基板の温度上昇を防止した状態でダイシングする技術が開示されている。
また、例えば特開２００４−２５１８７号公報（特許文献１０）の段落００１０、段落００１１および図１には、基板の一方の面をペルチェ素子により冷却して他方の面をレーザ照射して分割する技術が開示されている。
また、例えば特開平９−２９４７２号公報（特許文献１１）の段落００２７〜００３１、図１および図２には、基板の割断開始点をペルチェ素子により冷却して他方側からレーザを照射して初期亀裂を形成して分割する技術が開示されている。また、この特許文献１１の段落００２２〜００２５および図１には、Ｌｏｗ−ｋ膜が形成されたウエハのダイシング領域のレーザ光を吸収する配線層を形成してチップの仕上がりを良くする技術が開示されている。
また、例えば特開２００３−３２０４６６号公報（特許文献１２）の段落０００７および段落０００８には、ウエハ上の低誘電率膜をレーザビームで除去した後にシリコンウエハをダイシング分割する技術が開示されている。
また、例えば特開２００３−１５１９２４号公報（特許文献１３）の段落００２７〜００２９、図１、図２および図３には、ウエハ上の一方の面にブレードにより溝を形成しながら同時に水中を通過させたレーザビームによりウエハの他方の面に達するレーザ照射によりウエハを分割する技術が開示されている。
特許文献等
特開２００４−２３５６２６号公報（段落００４８〜００５３、図１９、図２０） 特開２００５−５７２５７号公報（段落００８７、図１３および図１４） 特開２００５−４７２９０号公報（段落００４０および図１６） 特開２００４−１０７６号公報（段落００７５、段落００７６および図２３） 特開２００５−２８４３８号公報（段落００２２および図３） 特開２００３−１７３９８８号公報（段落００１１、図１および図３） 特開２００４−１８６６３５号公報（段落００５７、図５） 特開２００４−２８２０３７号公報（段落００３５、段落００３６、図２および段落００４９） 特開平７−２５６４７９号公報（段落００３１〜００３４および図１） 特開２００４−２５１８７号公報（段落００１０、段落００１１および図１） 特開平９−２９４７２号公報（段落００２２〜００２５、段落００２７〜００３１、図１および図２） 特開２００３−３２０４６６号公報（段落０００７および段落０００８） 特開２００３−１５１９２４号公報（段落００２７〜００２９、図１、図２および図３）
ところが、配線層に低誘電率膜（Ｌｏｗ−ｋ膜）を有する半導体装置のステルスダイシング工程においては、以下の課題があることを本発明者は見出した。
すなわち、ウエハを個々のチップに分割するときに、低誘電率膜の分割が上手くいかず、低誘電率膜の分割部分に形状不良が発生する問題がある。そこで、レーザ光でウエハに改質層を形成すると同時に低誘電率膜に分割起点を形成すると低誘電率膜を綺麗に分割することができるが、レーザ光による熱により低誘電率膜が変色してしまうという新たな問題が発生することを本発明者が初めて見出した。
そこで、本発明の目的は、低誘電率膜を有する半導体装置のステルスダイシング工程において、低誘電率膜の分割部分に形状不良や変色等のような外観不良が生じるのを抑制または防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、ウエハの個々のチップの分離領域に沿って前記ウエハの裏面から前記ウエハの内部に集光点を合わせてレーザを照射することにより、後のウエハ切断工程において前記ウエハおよび前記ウエハの主面上の配線層に形成された低誘電率膜の分割起点となる改質領域を形成する際にウエハを冷却するものである。
また、本発明は、ステルスダイシング処理に際してウエハの裏面からレーザ光を照射することによりウエハに改質領域を形成する工程と、前記ウエハの主面側からウエハの主面側の配線層中の低誘電率膜に溝を形成する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、ウエハの個々のチップの分離領域に沿って前記ウエハの裏面から前記ウエハの内部に集光点を合わせてレーザを照射することにより、後のウエハ切断工程において前記ウエハおよび前記ウエハの主面上の配線層に形成された低誘電率膜の分割起点となる改質領域を形成する際にウエハを冷却することにより、低誘電率膜の分割部分に形状不良や変色等のような外観不良が発生するのを抑制または防止することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置の製造方法を図１および図２のフロー図に沿って図３〜図１５により説明する。
前工程１００では、まず、例えば直径３００ｍｍ程度の平面略円形状の半導体ウエハ（以下、ウエハという）を用意する。ウエハ１Ｗは、その厚さ方向に沿って互いに反対側となる主面と裏面とを有している。続いて、そのウエハ１Ｗの主面に複数の半導体チップ（以下、チップという）を形成する。この前工程１００は、ウエハプロセス、拡散工程またはウエハファブリケーションとも呼ばれ、ウエハの主面にチップ（素子や回路）を形成し、プローブ等により電気的試験を行える状態にするまでの工程である。前工程には、成膜工程、不純物導入（拡散またはイオン注入）工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程、洗浄工程および各工程間の検査工程等がある。
図３はこの前工程１００後のウエハ１Ｗの主面の全体平面図、図４は図３のウエハ１Ｗの一例の要部拡大平面図、図５は図４の領域Ｒ１の拡大平面図、図６は図５のＸ１−Ｘ１線の断面図を示している。ウエハ１Ｗの主面には、例えば平面四角形状の複数のチップ１Ｃが、その各々の周囲に切断領域（分離領域）ＣＲを介して配置されている。ウエハ１Ｗの半導体基板（以下、基板という）１Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、その主面には素子および配線層１Ｌが形成されている。この段階のウエハ１Ｗの厚さ（基板１Ｓの厚さと配線層１Ｌの厚さとの総和）は、例えば７７５μｍ程度である。図３の符号Ｎはノッチを示している。また、図５の符号ＣＬは切断線を示している。なお、切断線ＣＬは切断領域ＣＲの幅方向（短方向）のほぼ中心を通るように配置される。
配線層１Ｌには、層間絶縁膜１Ｌｉ、配線、ボンディングパッド（外部端子；以下、パッドという）１ＬＢ、テスト（ＴＥＧ：Test Element Group）用のパッド１ＬＢｔ、アライメントターゲットＡｍおよび表面保護膜（以下、保護膜という）１Ｌｐが形成されている。
層間絶縁膜１Ｌｉは、層間絶縁膜１Ｌｉ１，１Ｌｉ２，１Ｌｉ３を有している。層間絶縁膜１Ｌｉ１，１Ｌｉ３は、例えば酸化シリコン（ＳｉＯ２等）のような無機系の絶縁膜により形成されている。層間絶縁膜１Ｌｉ２は、有機ポリマーまたは有機シリカガラス等のような低誘電率膜（Ｌｏｗ−ｋ膜）を有している。
この有機ポリマー（完全有機系低誘電性層間絶縁膜）としては、例えばＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）等がある。このＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。
上記有機シリカガラス（ＳｉＯＣ系材料）としては、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）等がある。この他のＳｉＯＣ系材料としては、例えばＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム社製、比誘電率＝２．７、耐熱温度＝４５０℃）等がある。
また、他の低誘電率膜材料としては、例えばＦＳＧ等のような完全無機系のＳｉＯＦ系材料、あるいはＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。
上記ＨＳＱ系材料としては、例えばＯＣＤ Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米Dow Corning Corp．製、比誘電率＝２．９）またはＯＣＬ Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）等がある。
上記ＭＳＱ系材料としては、例えばＯＣＤ Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米Honeywell Electronic Materials製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）等がある。
上記ポーラスＨＳＱ系材料としては、例えばＸＬＫ（米Dow Corning Corp．製、比誘電率＝２．５〜２）、ＯＣＬ Ｔ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米Honeywell Electronic Materials製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）またはＭｅｓｏＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下）等がある。
上記ポーラスＭＳＱ系材料としては、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬ Ｔ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）またはｓｉｌｉｃａ ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）等がある。
上記ポーラス有機系材料としては、例えばＰｏｌｙＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下、耐熱温度＝４９０℃）等がある。
上記ＳｉＯＣ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法（Chemical Vapor Deposition）によって形成されている。例えば上記Ｂｌａｃｋ Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法等によって形成される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリエトキシシランとＮ２Ｏとの混合ガスを用いたＣＶＤ法等によって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
なお、図６では、説明を簡単にするため層間絶縁膜１Ｌｉ２は単層で示しているが、実際は、複数の低誘電率膜が積層されている。この複数の低誘電率膜の間には、例えば炭化シリコン（ＳｉＣ）や炭窒化シリコン（ＳｉＣＮ）等のような絶縁膜が介在されている。また、その炭化シリコンや炭窒化シリコン等のような絶縁膜と低誘電率膜との間には、例えば二酸化シリコン（ＳｉＯ２）に代表される酸化シリコン（ＳｉＯｘ）等からなるキャップ絶縁膜が介在される場合もある。このキャップ絶縁膜は、例えば化学機械研磨処理（ＣＭＰ；Chemical Mechanical Polishing）時における低誘電率膜の機械的強度の確保、表面保護および耐湿性の確保等のような機能を有している。このキャップ絶縁膜の厚さは、低誘電率膜よりも相対的に薄く形成されている。ただし、キャップ絶縁膜は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン膜または炭窒化シリコン膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマＣＶＤ法によって形成することができる。プラズマＣＶＤ法で形成された炭化シリコン膜としては、例えばＢＬＯｋ（ＡＭＡＴ社製、比誘電率＝４．３）がある。その形成に際しては、例えばトリメチルシランとヘリウム（またはＮ２、ＮＨ３）との混合ガスを用いる。
また、図６では、説明を簡単にするため層間絶縁膜１Ｌｉ２中に配線を示していないが、実際には、層間絶縁膜１Ｌｉ２には、上記配線が多層になって形成されている。この配線は、例えば埋込配線とされている。すなわち、この配線は、層間絶縁膜１Ｌｉ２の絶縁膜に形成された配線溝内に導体膜が埋め込まれることで形成されている。配線を形成する導体膜は、主導体膜と、その外周面（底面および側面）を覆うように形成されたバリアメタル膜とを有している。主導体膜は、例えば銅（Ｃｕ）により形成されている。バリアメタル膜は、例えば窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）またはチタンタングステン（ＴｉＷ）あるいはそれらの積層膜により形成されている。
層間絶縁膜１Ｌｉ３上の配線、パッド１ＬＢ，１ＬＢｔおよびアライメントターゲットＡｍは、例えばアルミニウム等のような金属膜により形成されている。このような最上の配線およびパッド１ＬＢ，１ＬＢｔ等は、配線層１Ｌの最上層に形成された保護膜１Ｌｐにより覆われている。保護膜１Ｌｐは、例えば酸化シリコンのような無機系の絶縁膜と、その上に堆積された、例えば窒化シリコンのような無機系の絶縁膜と、さらにその上に堆積された、例えばポリイミド樹脂のような有機系の絶縁膜との積層膜により形成されている。この保護膜１Ｌｐの一部には、開口部２が形成されており、そこからパッド１ＬＢ，１ＬＢｔの一部が露出されている。パッド１ＬＢは、チップ１Ｃの外周に沿って並んで配置され、配線を通じてチップ１Ｃの集積回路素子と電気的に接続されている。
テスト用のパッド１ＬＢｔおよびアライメントターゲットＡｍは、チップ１Ｃの切断領域ＣＲに配置されている。テスト用のパッド１ＬＢｔは、例えば平面矩形状に形成され、上記配線を通じてＴＥＧ用の素子と電気的に接続されている。アライメントターゲットＡｍは、例えば露光装置等のような製造装置とウエハ１Ｗのチップ１Ｃとの位置合わせの際に用いられるパターンで、例えば平面十字状に形成されている。アライメントターゲットＡｍは、十字状の他に、Ｌ字状やドット状に形成される場合もある。
次に、図１のテスト工程１０１では、ウエハ１Ｗの各チップ１Ｃのパッド１ＬＢおよび切断領域ＣＲのテスト用のパッド１ＬＢｔにプローブを当てて各種の電気的特性検査を行う。このテスト工程は、Ｇ／Ｗ（Good chip/Wafer）チェック工程とも呼ばれ、主としてウエハ１Ｗに形成された各チップ１Ｃの良否を電気的に判定する試験工程である。
続く図１の後工程１０２は、上記チップ１Ｃを封止体（パッケージ）に収納し完成するまでの工程であり、裏面加工工程１０２Ａ、チップ分割工程１０２Ｂおよび組立工程１０２Ｃを有している。
まず、裏面加工工程１０２Ａでは、ウエハ１Ｗの主面（チップ形成面）にテープを貼り付けた後（工程１０２Ａ１）、ウエハ１Ｗの厚さを測定し、その測定値に基づいて適切な量だけ、ウエハ１Ｗの裏面を研削し、研磨する（工程１０２Ａ２，１０２Ａ３）。図７はこれらの工程後のウエハ１Ｗの要部断面図を示している。テープ３ａは、その接着層によりウエハ１Ｗの主面にしっかりと貼り付けられている。このテープ３ａとして、例えばＵＶテープを使用することも好ましい。ＵＶテープは、接着層の材料として紫外線（ＵＶ）硬化性樹脂が使用された粘着テープであり、強力な粘着力を持ちつつ、紫外線を照射すると接着層の粘着力が急激に弱くなる性質を有している。
裏面研削、裏面研磨処理後のウエハ１Ｗの厚さは、例えば１００μｍ以下（ここでは、例えば９０μｍ程度）の極めて薄い厚さ（極薄）とされている。ここで、チップの厚さが薄くなり１００μｍ以下になってくると上記裏面研削処理によりウエハ１Ｗの裏面に生じた損傷やストレスが原因でチップの抗折強度が低下しチップを実装する時の圧力でチップが割れてしまう不具合が生じ易くなってくる。裏面研磨処理は、そのような不具合が生じないようにウエハ１Ｗの裏面の損傷やストレスを無くす上で重要な処理となっている。裏面研磨処理としては、研磨パッドとシリカとを用いて研磨する方法や化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法の他、例えば硝酸とフッ酸とを用いたエッチング法を用いても良い。ただし、ウエハ１Ｗの厚さが、１５０μｍより厚い場合は、裏面研磨を行わないでも良い場合もある。なお、図７の破線は、裏面研削、裏面研磨前の基板１Ｓを示している。
次に、チップ分割工程１０２Ｂに移行する。ここでは、まず、極薄のウエハ１Ｗをその主面にテープ３ａを貼り付けたままの状態でレーザダイシング装置のローダに搬送し、ローダを介して、図８に示すように、ウエハ１Ｗをレーザダイシング装置の吸着ステージ５に載置する（図２の工程１０２Ｂ１−１）。図８はレーザ照射工程中のウエハ１Ｗの要部断面図を示している。吸着ステージ５は、ウエハ１Ｗを真空吸着により仮固定することが可能な上、内蔵された冷却体５ａによりウエハ１Ｗの温度を室温よりも低い温度に冷却することが可能になっている。冷却温度は、例えば−４０℃〜５℃程度である。冷却体５ａとしては、例えばペルチェ素子が使用されている。ペルチェ素子を用いることによりドライ雰囲気中で冷却処理が可能となっている。また、結露などの心配も不要である。図８の矢印Ａは放熱の様子を模式的に示している。また、吸着ステージ５は、図８の左右方向（ウエハ１Ｗの直径方向）に移動可能なようになっている。
続いて、冷却体５ａによりウエハ１Ｗの冷却を開始した後、ウエハ１Ｗの裏面から赤外線カメラ（以下、ＩＲカメラという）を用いて、ウエハ１Ｗの主面のパターン（チップ１Ｃや切断領域ＣＲのパターンの他、切断領域ＣＲに配置されているテスト用のパッド１ＬＢｔやアライメントターゲットＡｍ、チップ１Ｃ内に配置されているパッド１ＬＢ等）を認識する。その後、ＩＲカメラで得られたパターン情報に基づいて切断線ＣＬの位置合わせ（位置補正）を実施する（図２の工程１０２Ｂ−２）。
続いて、ウエハ１Ｗを冷却した状態で、レーザ発生部から放射されたレーザ光（エネルギービーム）ＬＢをウエハ１Ｗの裏面からウエハ１Ｗの内部に集光点を合わせた状態で照射するとともに、上記パターン情報に基づいて位置合わせされた切断線ＣＬに沿って相対的に移動させる（図２の工程１０２Ｂ−３）。これにより、ウエハ１Ｗの内部に多光子吸収による改質領域（光学的損傷部）ＰＬを形成する。
この改質領域ＰＬは、ウエハ１Ｗの内部が多光子吸収によって加熱され溶融されたことで形成されており、後のチップ分割工程時のウエハ１Ｗの切断起点領域となる。この溶融処理領域は、一旦溶融した後に再固化した領域や、まさに溶融状態の領域や、溶融状態から再固化する状態の領域であり、相変化した領域や結晶構造が変化した領域ということもできる。また、溶融処理領域とは単結晶構造、非晶質構造、多結晶構造において、ある構造が別の構造に変化した領域ということもできる。例えば基板１Ｓ部分では、単結晶構造から非晶質構造に変化した領域、単結晶構造から多結晶構造に変化した領域、単結晶構造から非晶質構造および多結晶構造を含む構造に変化した領域を意味する。基板１Ｓに形成されている改質領域ＰＬは、例えば非晶質シリコンとされている。
なお、ウエハ１Ｗの裏面は、レーザ光ＬＢの入射面となっているので、レーザ光ＬＢの散乱を低減または防止するために平坦かつ滑面であることが好ましい。また、改質領域ＰＬの形成において、ウエハ１Ｗの裏面ではレーザ光ＬＢがほとんど吸収されていないので、ウエハ１Ｗの裏面が溶融することはない。また、特に限定されるものではないが、レーザ光ＬＢの照射条件は、例えば以下の通りである。すなわち、レーザ種類は、ＬＤ励起固体パルスレーザ、光源は、例えば波長が１０６４ｎｍのＹＡＧレーザ、周波数は、例えば４００ｋＨｚ、レーザパワーは、例えば１Ｗ以下、レーザスポット径は、例えば１〜２μｍ、レーザ発振器は、例えば高繰り返しタイプ、レーザ光の移動速度は、例えば３００ｍｍ／ｓ程度である。
図９は、上記改質領域ＰＬの断面形状の一例を示すウエハ１Ｗの要部拡大断面図を示している。図９の左側に示すように、改質領域ＰＬは、基板１Ｓの一部から層間絶縁膜１Ｌｉ１を介して層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１の一部に渡って形成されている。すなわち、改質領域ＰＬの長手方向の一端は基板１Ｓに入り込み、長手方向の他端は層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１の一部に入り込んでいる。この改質領域ＰＬが基板１Ｓに入り込んでいる部分は、後の分割工程時の基板１Ｓの分割起点（亀裂が入る部分）となる。一方、改質領域ＰＬが層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１に入り込んでいる部分は、後の分割工程時の層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１の分割起点となる。すなわち、改質領域ＰＬは、基板１Ｓと低誘電率膜Ｌｋ１との双方の分割起点となっている。これにより、後の分割工程時に改質領域ＰＬを分割起点として基板１Ｓおよび低誘電率膜Ｌｋ１の両方を綺麗に切断することができる。すなわち、ステルスダイシング工程において、低誘電率膜Ｌｋ１の分割部分に形状不良のような外観不良が生じるのを抑制または防止することができる。
ところで、改質領域ＰＬが上記低誘電率膜Ｌｋ１に接するあるいは入り込むようにレーザ光ＬＢを照射すると、低誘電率膜Ｌｋ１は熱伝導率が低いため、レーザ光ＬＢの照射により低誘電率膜Ｌｋ１に熱がこもり低誘電率膜Ｌｋ１が変色する場合がある。そこで、本実施の形態１では、レーザ照射工程においてウエハ１Ｗをその主面側から上記冷却体５ａにより冷却した状態でレーザ光ＬＢを照射する。これにより、レーザ照射工程において低誘電率膜Ｌｋ１の温度上昇を抑制または防止できるので、低誘電率膜Ｌｋ１の変色を抑制または防止できる。すなわち、ステルスダイシング工程において、低誘電率膜Ｌｋ１の分割部分に変色のような外観不良が生じるのを抑制または防止することができる。
このような改質領域ＰＬは、基板１Ｓの厚さ方向の長さＤ１の方が、これに直交する基板１Ｓの径方向の長さＤ２よりも大きくなるようになっている。これにより、分割工程時に分割起点を小さな範囲に集中させることができる上、切れ目が入ってほしい方向に沿って改質領域ＰＬが長くなるようにできるので、ウエハ１Ｗ（基板１Ｓおよび低誘電率膜）を綺麗に切断することができる。改質領域ＰＬの長手方向の長さ（基板１Ｓの厚さ方向の長さ）Ｄ１は、例えば２０〜４０μｍ程度である。また、改質領域ＰＬの短方向（幅方向）の長さ（基板１Ｓの厚さ方向に直交する径方向の長さ）Ｄ２は、例えば２〜５μｍ程度である。
ここで、改質領域ＰＬの先端があまり低誘電率膜Ｌｋ１に入り込み過ぎるとレーザ光ＬＢの熱により低誘電率膜Ｌｋ１が変色してしまう場合もある。そこで、レーザ光照射時の冷却温度等により変わるので一概には言えないが、改質領域ＰＬが低誘電率膜Ｌｋ１の一部に入り込む長さＤ３は、例えば５μｍ以内が好ましい。特に、長さＤ３は、例えば３μｍ程度が好ましい。これにより、改質領域ＰＬの形成時に低誘電率膜Ｌｋ１が変色するのを抑制または防止できるとともに分割工程時に低誘電率膜をきれいに分割できる。
ただし、改質領域ＰＬの端部が低誘電率膜Ｌｋ１からあまり離れていると、低誘電率膜Ｌｋ１の変色は防止できるものの、改質領域ＰＬが低誘電率膜Ｌｋ１の分割起点として作用しなくなってしまう。そこで、改質領域ＰＬの端部は、図９の右側に示すように、少なくとも低誘電率膜Ｌｋ１に接していることが好ましい。この場合も、改質領域ＰＬの形成時に低誘電率膜Ｌｋ１が変色するのを抑制または防止でき、かつ、改質領域ＰＬを低誘電率膜Ｌｋ１の分割起点として作用させることができる。
また、図１０および図１１は、上記改質領域ＰＬの平面形状の一例を示すウエハ１Ｗの要部拡大平面図を示している。なお、図１０および図１１は平面図であるが、図面を見易くするために改質領域ＰＬにハッチングを付した。
図１０では、改質領域ＰＬが切断線ＣＬに沿って破線状（ドット状）に配置されている。すなわち、改質領域ＰＬが切断線ＣＬに沿って途切れ途切れに等間隔に配置されている。この場合、改質領域ＰＬ形成のためのレーザ光ＬＢの照射面積を小さくでき、レーザ光ＬＢの照射による熱の発生を極力抑えることができるので、熱による低誘電率膜Ｌｋ１の変色を抑制または防止できる。
また、図１１では、改質領域ＰＬが、例えば互いに直交する切断線ＣＬの交点部分やＴＥＧの微細なパターンが集中して配置されている箇所等、分割工程時に分割し難い箇所に集中的に配置されている。これにより、分割し難い部分も容易に分割できるようになるので、ウエハ１Ｗを綺麗に分割できる。ただし、改質領域ＰＬの平面形状は、上記したものに限定されるものではなく種々変更可能であり、例えば切断線ＣＬに沿って直線状に形成しても良い。
以上のようなレーザ照射工程の終了後、ウエハ１Ｗをレーザダイシング装置のアンローダに搬送し、ウエハ１Ｗを治具に収納する（図２の工程１０２Ｂ１−４）。
次いで、レーザダイシング装置から取り出したウエハ１Ｗを、図１２および図１３に示すように、治具８のテープ８ａに貼り付けた状態で収容した後（図１のウエハマウント工程１０２Ｂ２）、ウエハ１Ｗの主面のテープ３ａを剥離する（図１の工程１０２Ｂ３）。
図１２はウエハ１Ｗおよびこれが貼り付けられた治具８の全体平面図、図１３は図１２のＸ２−Ｘ２線の断面図を示している。治具８は、テープ８ａとリング（枠体）８ｂとを有している。テープ８ａのテープベース８ａ１は、例えば柔軟性を持つプラスチック材料からなり、その主面には接着層８ａ２が形成されている。テープ８ａは、その接着層８ａ２によりウエハ１Ｗの裏面にしっかりと貼り付けられている。すなわち、ウエハ１Ｗはその主面を上に向けた状態で治具８のテープ８ａに貼り付けられている。このテープ８ａとして、例えばＵＶテープを使用することも好ましい。ＵＶテープは、接着層８ａ２の材料として紫外線（ＵＶ）硬化性樹脂が使用された粘着テープであり、強力な粘着力を持ちつつ、紫外線を照射すると接着層８ａ２の粘着力が急激に弱くなる性質を有している。
上記リング８ｂは、テープ８ａが撓まないように支える機能を有する補強部材である。この補強の観点からリング８ｂは、例えばステンレス等のような金属により形成することが好ましいが、金属と同程度の硬度を持つように厚さを設定したプラスチック材料により形成しても良い。リング８ｂの外周には、切り欠き部８ｂ１，８ｂ２が形成されている。この切り欠き部８ｂ１，８ｂ２は、治具８のハンドリング時や治具８と治具８を載置する製造装置との位置合わせ時に使用する他、製造装置に治具８を固定する際の引っかかり部として使用される。
続いて、図１４に示すように、治具８を載置台１０に載せた状態で、治具８のリング８ｂを矢印Ｅに示す方向に押し下げテープ８ａを矢印Ｆに示す方向に引き伸ばす。すると、テープ８ａの伸びる力により、改質領域ＰＬを分割起点としてウエハ１Ｗの厚さ方向に沿って亀裂が入り、図１４および図１５に示すように、ウエハ１Ｗが個々のチップ１Ｃに分割される（図１の工程１０２Ｂ４）。図１４は分割工程１０２Ｂ４後のウエハ１Ｗの断面図、図１５は図１４のウエハ１Ｗの要部拡大断面図を示している。
本実施の形態１によれば、上記改質領域ＰＬが基板１Ｓと低誘電率膜Ｌｋ１の両方に入り込むように形成されているので、この改質領域ＰＬを分割起点として基板１Ｓおよび低誘電率膜Ｌｋ１を綺麗に切断することができる。したがって、半導体装置の歩留まりを向上させることができる。また、ダイシングブレードによりウエハ１Ｗを切断するブレードダイシング方式の場合、ウエハ１Ｗが薄くなってくると切断時にチッピングが生じ易くなりチップの抗折強度が低下するので、チップ１Ｃの品質を確保する観点から低速（例えば毎秒６０ｍｍ程度またはウエハ１Ｗの厚さに応じてそれ以下）で処理せざるを得なくなってくる。これに対して、本実施の形態１の場合、ウエハ１Ｗの表面に損傷を与えず内部のみを割断するため、チップ１Ｃの表面に存在するチッピングを極少に抑えることができる。このため、チップ１Ｃの抗折強度を向上させることができる。また、例えば毎秒３００ｍｍという高速な改質領域形成による切断前処理ができるので、スループットを向上させることができる。また、上記のようにウエハ１Ｗの主面の切断領域ＣＲには、レーザ光が透過することができないテスト用のパッド１ＬＢｔが存在するので、ウエハ１Ｗの主面側からレーザ光を照射するとテスト用のパッド１ＬＢｔが邪魔になりその部分の加工（改質層の形成）が上手くできない場合がある。これに対して、本実施の形態１では、テスト用のパッド１ＬＢｔ等のようなメタルの存在しないウエハ１Ｗの裏面側からレーザ光を照射するので、上記のような不具合を生じることなく良好に改質領域ＰＬを形成でき、ウエハ１Ｗを良好に切断することができる。
次いで、組立工程１０２Ｃに移行する。ここでは、複数のチップ１Ｃを保持した治具３をピックアップ装置に搬送する。続いて、テープ８ａの裏面を真空吸引した状態で、押上ピンによりテープ８ａの裏面からチップ１Ｃを押し上げる。この時、テープ８ａとして上記ＵＶテープを使用した場合にはテープ８ａの接着層８ａ２に紫外線を照射することにより接着層８ａ２を硬化させ接着力を弱める。この状態でチップ１Ｃをピックアップ装置のコレットにより真空吸引して引き上げる（図１のピックアップ工程１０２Ｃ１）。
続いて、上記のようにしてピックアップしたチップ１Ｃを、例えばプリント配線基板やリードフレームのチップ実装領域まで移送し、チップ１Ｃをプリント配線基板等のチップ実装領域に接着剤を介して実装する。これにより、チップ１Ｃの裏面とプリント配線基板等とを固着する（図１のダイボンディング工程１０２Ｃ２）。なお、ピックアップしたチップ１Ｃを搬送トレイに収容して他の製造工場（例えばアセンブリファブ）に搬送出荷し、この工程後の組立を依頼しても良い（図１の工程１０３Ａ）。
続いて、チップ１Ｃの主面のパッド１ＬＢとプリント配線基板等の電極とをボンディングワイヤ（以下、ワイヤという）により接続する（図１の工程１０２Ｃ３）。その後、トランスファモールド法を用いてエポキシ樹脂等のようなプラスチック材料からなる封止体によりチップ１Ｃを封止する（図１の工程１０２Ｃ４）。
チップ１Ｃがバンプ電極を持つ場合は、上記ピックアップ工程１０２Ｃ１においてチップ１Ｃをその主面が下を向いた状態でプリント配線基板等のチップ実装領域に移送し、チップ１Ｃのバンプ電極とチップ実装領域の電極とをペースト材を用いて仮固定した後、リフロ処理（熱処理）することでチップ１Ｃのバンプ電極とプリント配線基板１５の電極とを固着する（フリップチップボンディング）。その後、チップ１Ｃとプリント配線基板等との対向面間にアンダーフィルを充填した後、チップ１Ｃを上記と同様に封止する。
図１６は、本実施の形態１の半導体装置の製造方法により製造された半導体装置１４の断面図の一例を示している。この半導体装置１４は、１つのパッケージ内に所望の機能のシステムが構築されたＳＩＰ（System In Package）とされている。この半導体装置１４を構成するプリント配線基板１５の裏面には、複数のバンプ電極１６がマトリックス状に配置されている。また、プリント配線基板１５の主面上には、複数の薄型のチップ１Ｃ１〜１Ｃ３（１Ｃ）が積層されている。最下層のチップ１Ｃ１は、その主面のバンプ電極ＢＭＰを介してプリント配線基板１５の主面上に実装されている。このチップ１Ｃの主面には、例えばＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）等のような論理回路が形成されている。このチップ１Ｃの裏面上には、ダイアタッチフィルム１７を介してチップ１Ｃ２が実装されている。チップ１Ｃ２の主面には、例えばＳＲＡＭ（Static Random Access Memory）やフラッシュメモリ等のようなメモリ回路が形成されている。このチップ１Ｃ２の主面のパッド１ＬＢは、ワイヤ１８を介してプリント配線基板１５の主面の電極と電気的に接続されている。このチップ１Ｃ２の主面上には、スペーサ１９およびダイアタッチフィルム１７を介してチップ１Ｃ３が実装されている。このチップ１Ｃ３には、例えばＳＲＡＭやフラッシュメモリ等のようなメモリ回路が形成されており、チップ１Ｃ３の主面のパッド１ＬＢは、ワイヤ１８を介してプリント配線基板１５の主面の電極と電気的に接続されている。このようなチップ１Ｃ１〜１Ｃ３およびワイヤ１８は、例えばエポキシ樹脂からなる封止体２０により封止されている。
（実施の形態２）
本実施の形態２では、主として上記基板１Ｓの分割起点となる改質領域と、主として上記低誘電率膜Ｌｋ１の分割起点となる改質領域とをそれぞれ別々に設けた場合を図１７〜図２０により説明する。
図１７は図１のレーザ照射工程１０２Ｂ１後のウエハ１Ｗの断面図であって、図５のＸ１−Ｘ１線に相当する箇所の断面図、図１８は図１のレーザ照射工程１０２Ｂ１後のウエハ１Ｗの断面図であって、図５のＸ１−Ｘ１線に直交するＹ１−Ｙ１線に相当する箇所の断面図、図１９は図１７の領域Ｒ２の拡大断面図をそれぞれ示している。
本実施の形態２では、レーザ照射により、ウエハ１Ｗに２つの改質領域ＰＬ１，ＰＬ２（ＰＬ）が形成されている。改質領域ＰＬ１は、主として基板１Ｓの分割起点として作用する領域である。改質領域ＰＬ１は、断面で見ると基板１Ｓの厚さ方向の中央に形成されている。これにより、分割工程１０２Ｂ４時に基板１Ｓを綺麗に分割することができる。また、改質領域ＰＬ１は、平面で見ると切断線ＣＬに沿って連続的に直線状に延在した状態で形成されている。基板１Ｓの厚さ方向の改質領域ＰＬ１の長さＤ４は、例えば２０〜４０μｍ程度、幅は前記実施の形態１で説明したのと同じ程度である。
一方、改質領域ＰＬ２は、主として低誘電率膜Ｌｋ１の分割起点として作用する領域であり、上記改質領域ＰＬ１とは離れた位置に形成されている。改質領域ＰＬ２は、断面で見ると、上記改質領域ＰＬ１よりも断面積が小さい上、低誘電率膜Ｌｋ１の一部に入り込むように形成されている。低誘電率膜Ｌｋ１に対する改質領域ＰＬ２の相対位置関係は前記実施の形態１の改質領域ＰＬの構成で説明したのと同じである。また、改質領域ＰＬ２は、平面で見ると切断線ＣＬに沿って間欠的に破線状に形成されている。すなわち、改質領域ＰＬ２は、断面で見ても平面で見ても上記改質領域ＰＬ１よりも平面積が小さくなるように形成されている。これにより、改質領域ＰＬ２形成のためのレーザ光ＬＢの照射部分を小さくでき、レーザ光ＬＢの照射による熱の発生を極力抑えることができるので、熱による低誘電率膜Ｌｋ１の変色を抑制または防止できる。基板１Ｓの厚さ方向の改質領域ＰＬ２の長さＤ５は、例えば１０〜２０μｍ程度、幅は前記実施の形態１で説明したのと同じ程度である。なお、改質領域ＰＬ１，ＰＬ２は、２焦点にして１回のレーザ照射で形成しても良いし、それぞれ別々のレーザ照射（同一ラインに沿って２回走査）により形成しても良い。また、改質領域ＰＬ１，ＰＬ２の形成のためのレーザ照射は前記実施の形態１と同様にウエハ１Ｗを冷却しながら行う。
次に、図２０は本実施の形態２における図１の分割工程１０２Ｂ４後のウエハ１Ｗの要部拡大断面図を示している。分割の方法は、前記実施の形態１の図１４および図１５で説明したのと同じである。ただし、本実施の形態２の場合は、図１４に示したように、治具８を載置台１０に載せた状態で、治具８のリング８ｂを矢印Ｅに示す方向に押し下げテープ８ａを矢印Ｆに示す方向に引き伸ばすと、テープ８ａの伸びる力により、ウエハ１Ｗの厚さ方向に沿って、改質領域ＰＬ１を分割起点として基板１Ｓに亀裂が入るとともに、改質領域ＰＬ２を分割起点として低誘電率膜Ｌｋ１に亀裂が入る。これにより、図２０に示すように、基板１Ｓおよび低誘電率膜Ｌｋ１を綺麗に切断した状態でウエハ１Ｗを個々のチップ１Ｃに分割することができる。
（実施の形態３）
本実施の形態３では、上記レーザ照射工程時における冷却方法の変形例について説明する。
図２１および図２２はレーザ照射工程時のウエハ１Ｗの断面図を示している。図２１では、ノズル２５から噴射させた冷却水ＣＷをウエハ１Ｗの裏面に掛けながらレーザ光ＬＢをウエハ１Ｗの裏面側から照射する。これにより、ウエハ１Ｗを冷却する。冷却温度は、例えば−４０℃〜５℃程度である。
また、図２２では、冷却槽２６内の冷却水ＣＷにウエハ１Ｗの全体を入れた状態でレーザ光ＬＢをウエハ１Ｗの裏面側から照射する。この際、レーザ光ＬＢのレーザ光放射部２７を冷却水ＣＷ内に入れる。これにより、屈折率の違いに起因するレーザ光ＬＢの進路の曲がりを低減または無くすことができる。冷却温度は、例えば−４０℃〜５℃程度である。
上記の冷却方法は、いずれもレーザ光ＬＢを照射しながら冷却するものであるが、これに限定されるものではなく、ウエハ１Ｗを冷却した後直ぐに、ウエハ１Ｗに対してレーザ光ＬＢを照射するようにしても良い。図２３はその場合のレーザ照射工程時のフロー図、図２４は冷却時の説明図を示している。
ここでは、前記実施の形態１と同様にウエハ１Ｗをその主面にテープ３ａを貼り付けたままの状態でレーザダイシング装置のローダに搬送した後（図２３の工程１０２Ｂ１−１）、図２４に示すように、冷凍庫２８のシャッタ２８ａを開いて上記ウエハ１Ｗを冷凍庫２８内に収容し、シャッタ２８ａを閉じて所望の時間だけウエハ１Ｗを冷却する（図２３の工程１０２Ｂ１−Ｃ）。冷却温度は、例えば−３０℃〜５℃程度である。続いて、ウエハ１Ｗを所望温度に冷却した後、シャッタ２８ａを開いて取り出し、ウエハ１Ｗをレーザダイシング装置の吸着ステージ５に載置する。これ以降は前記実施の形態１と同様である。
（実施の形態４）
本実施の形態４では、チップ１Ｃの裏面にダイアタッチフィルム１７を設ける場合を図２５および図２６により説明する。それ以外は、前記実施の形態１〜３と同じである。
図２５は図１のウエハマウント工程１０２Ｂ２後の治具８およびウエハ１Ｗの断面図、図２６は図１の分割工程１０２Ｂ４後の治具８およびウエハ１Ｗの断面図をそれぞれ示している。
まず、前記実施の形態１，２で説明したのと同様に、前工程１００からレーザ照射工程１０２Ｂ１までを経た後、ウエハマウント工程１０２Ｂ２では、図２５に示すように、テープ８ａの接着層８ａ２上にダイアタッチフィルム１７が貼り付けられている治具８を用意し、そのテープ８ａ上にダイアタッチフィルム１７を介してウエハ１Ｗを貼り付ける。すなわち、本実施の形態４の場合、ウエハマウント工程１０２Ｂ２において、ウエハ１Ｗの裏面にダイアタッチフィルム１７が接着される。ダイアタッチフィルム１７は、引き伸ばすことで切断できるくらいの柔らかい材料であり、例えばポリイミド樹脂により形成されている。その後、図２６に示すように、前記実施の形態１と同様にウエハ１Ｗを個々のチップ１Ｃに分割する。この時に、ダイアタッチフィルム１７も一緒に切断される。このようにして、裏面にダイアタッチフィルム１７を設けたチップ１Ｃを用意することができる。
（実施の形態５）
本実施の形態５では、切断領域ＣＲに配置されている導体パターン（テスト用のパッド１ＬＢｔ等）に溝を形成する場合の例を図２７〜図２９により説明する。それ以外は、前記実施の形態１〜４と同じである。
図２７および図２８は図１の前工程１００後のウエハ１Ｗの主面の要部拡大平面図、図２９は図２７および図２８のＸ３−Ｘ３線の断面図をそれぞれ示している。
本実施の形態５では、切断領域ＣＲに配置されているテスト用のパッド１ＬＢｔおよびアライメントターゲットＡｍの上面に分割用の溝Ｓが形成されている。この分割用の溝Ｓは、ステルスダイシング処理によりウエハ１Ｗを個々のチップ１Ｃに分割する時に、切断領域ＣＲに位置するパッド１ＬＢｔやアライメントターゲットＡｍが、破線で示す切断線ＣＬに沿ってきれいに分割されるように分割を誘導する部分あるいは分割の起点となる部分である。
溝Ｓは、平面で見ると、図２７に示すように直線状（連続的）または図２８に示すように破線状（間欠的）に切断線ＣＬに沿って延び、断面で見ると、図２９に示すように、パッド１ＬＢｔやアライメントターゲットＡｍの厚さ方向の途中の深さ位置まで延びるように形成されている。溝Ｓの断面形状がＶ字形状となっているが、これに限定されるものでなく種々変更可能であり、例えばＵ字形状や凹部となっていても良い。
また、溝Ｓは、例えばフォトレジストパターンをエッチングマスクとしたエッチング（ウエットまたはドライエッチング）処理により形成されている。ただし、溝Ｓの形成方法は、これに限定されるものではなく種々変更可能であり、例えば加工ツールをパッド１ＬＢｔやアライメントターゲットＡｍの上面に押し当てる等して機械的に形成しても良いし、レーザビームや集束イオンビーム等のようなエネルギービームを切断線ＣＬ上に沿って照射することで形成しても良い。これらの方法の場合、フォトレジストパターンを形成しないので、製造工程を簡略化できる。
また、図２８に示したように、溝Ｓを破線状に形成した場合、図１のテスト工程１０１時に、テスト用のパッド１ＬＢｔとこれに当てるプローブとの接触状態を良好にできるので、テストの信頼性を向上できる。
このような溝Ｓを設けたことにより、前記実施の形態１，２等のようにウエハ１Ｗを個々のチップ１Ｃに分割する工程において、テスト用のパッド１ＬＢｔやアライメントターゲットＡｍに形成された溝Ｓに沿ってパッド１ＬＢｔやアライメントターゲットＡｍをきれいな形状で分割でき、ひげ状の導体異物の発生を低減できるので、半導体装置の信頼性を向上させることができる。
（実施の形態６）
本実施の形態６の半導体装置の製造方法を図３０のフロー図に沿って図３１〜図３５により説明する。
まず、前記実施の形態１等で説明したのと同様に、前工程１００から裏面研磨工程１０２Ａ３までを経た後、チップ分割工程１０２Ｂに移行する。チップ分割工程では、前記実施の形態１と同様に、ウエハ１Ｗをレーザダイシング装置の吸着ステージ５に載置し（図２の工程１０２Ｂ１−１）、ＩＲカメラで得られたパターン情報に基づいて切断線ＣＬの位置合わせを実施する（図２の工程１０２Ｂ−２）。続いて、図３１に示すように、レーザ発生部から放射されたレーザ光ＬＢをウエハ１Ｗの裏面からウエハ１Ｗの内部に集光点を合わせた状態で照射するとともに、上記切断線ＣＬに沿って相対的に移動させる（図２の工程１０２Ｂ−３）。これにより、ウエハ１Ｗの内部に改質領域ＰＬ３を形成する。
図３１はレーザ照射工程中のウエハ１Ｗの要部断面図を示している。改質領域ＰＬ３は、分割工程１０２Ｂ４において基板１Ｓの分割起点となるもので、基板１Ｓの厚さ方向のほぼ中央に形成されている。ただし、改質領域ＰＬ３は、層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１には入り込んでいないし接触もしていない。また、本実施の形態６では、上記レーザ照射工程においてウエハ１Ｗを冷却しなくても良い。
続いて、前記実施の形態１と同様に、図３０のウエハマウント工程１０２Ｂ２およびテープ剥離工程１０２Ｂ３を経た後、図３２、図３３および図３４に示すように、ウエハ１Ｗの切断領域ＣＲの切断線ＣＬに沿ってウエハ１Ｗの主面に溝３０を形成する。図３２はウエハ１Ｗの一例の要部拡大平面図、図３３は図３２のＸ４−Ｘ４線の断面図、図３４は図３２のＸ５−Ｘ５線の断面図をそれぞれ示している。
溝３０は、分割工程１０２Ｂ４において層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１の分割起点となるもので、保護膜１Ｌｐおよびパッド１ＬＢｔの上面から低誘電率膜Ｌｋ１に接する程度または低誘電率膜Ｌｋ１の一部に入り込む程度まで延びている。溝３０は分割起点と作用させるものなので、その幅は狭いほど良く、例えば５μｍ程度である。溝３０は、例えばダイシングソーやカッター等により形成されている。ただし、溝３０を、例えば表面保護膜や層間絶縁膜とのエッチング選択性を有するハードマスクを用いてドライエッチングやウエットエッチング法によって形成しても良い。
このように本実施の形態６では、層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１に接するように、または、層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１の一部に入り込むように溝３０を形成することにより、分割工程において低誘電率膜Ｌｋ１の分割部分に形状不良等のような外観不良が発生するのを抑制または防止することができる。また、低誘電率膜Ｌｋ１の分割起点を改質領域で形成せず溝３０で形成することにより、分割起点の形成時に低誘電率膜Ｌｋ１が変色するような問題も生じない。したがって、半導体装置の歩留まりを向上させることができる。また、本実施の形態６では、上記レーザ照射工程においてウエハ１Ｗを冷却しなくても良いので、半導体装置の製造時間を短縮できる。
続いて、前記実施の形態１と同様にして、図３５に示すように、ウエハ１Ｗを個々のチップ１Ｃに分割する（図３０の工程１０２Ｂ４）。図３５は分割工程１０２Ｂ４後のウエハ１Ｗの要部拡大断面図を示している。本実施の形態６では、基板１Ｓは改質領域ＰＬ３を分割起点として切断され、低誘電率膜Ｌｋ１は溝３０を分割起点として切断される。これにより、ウエハ１Ｗを綺麗に分割することができる。これ以降は前記実施の形態１と同じなので説明を省略する。
（実施の形態７）
本実施の形態７では、前工程の段階でウエハ１Ｗの主面の切断領域ＣＲの保護膜１Ｌｐを切断線ＣＬに沿って除去し溝を形成しておく場合について説明する。
図３６は本実施の形態７の場合の前工程１００後のウエハ１Ｗの要部拡大平面図、図３７および図３８はそれぞれ図３６のＸ６−Ｘ６線およびＸ７−Ｘ７線の断面図を示している。本実施の形態７では、前工程１００後のウエハ１Ｗの主面の切断領域ＣＲの保護膜１Ｌｐの一部分が切断線ＣＬに沿って除去されており、保護膜１Ｌｐに溝３１が形成されている。
この溝３１は、平面で見ると、切断線ＣＬに沿って直線状に延び、途中、開口部２と繋がっている。また、溝３１は、断面で見ると、保護膜１Ｌｐの上面から層間絶縁膜１Ｌｉ３の上面に接する位置または層間絶縁膜１Ｌｉ３の一部に入り込む程度まで延びている。この溝３１は、分割工程１０２Ｂ４において保護膜１Ｌｐを綺麗に切断するために設けられた溝である。これにより、分割工程１０２Ｂ４において保護膜１Ｌｐの分割部分の形状を綺麗に形成できる。また、溝３１は、開口部２を形成するためのエッチング処理時に同時に形成されている。これにより、工程を簡略化できる。これ以外の工程は、前記実施の形態１〜６と同様にする。保護膜１Ｌｐに溝３１を形成しておく方法と前記実施の形態６とを組み合わせた場合は、低誘電率膜Ｌｋ１の一部に入り込む溝３０の形成を容易にすることができる。
また、前工程１００の段階で溝３１内を埋め込み配線で埋め込んでおいた後、最後に溝３１の部分の埋め込み配線をすべて除去して溝３１を形成する方法等を用いて層間絶縁膜１Ｌｉ２の低誘電率膜Ｌｋ１に接するまたは一部入り込むように形成しても良い。この場合、溝３１は分割工程１０２Ｂ４において低誘電率膜Ｌｋ１の分割起点としても機能する。これにより、低誘電率膜Ｌｋ１の分割部分の形状を綺麗に形成できる。
この場合の改質領域の形成のためのレーザ照射工程は、前記実施の形態６で説明したのと同じである。すなわち、レーザ照射工程では基板１Ｓの分割起点として作用する改質領域ＰＬ３を形成する。したがって、レーザ照射時に低誘電率膜Ｌｋ１が変色するような問題も生じない。このため、半導体装置の歩留まりを向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の製造工程のフロー図である。 図１の製造工程のフローのレーザ照射工程のフロー図である。 図１のこの前工程後の半導体ウエハの主面の全体平面図である。 図３の半導体ウエハの一例の要部拡大平面図である。 図４の領域Ｒ１の拡大平面図である。 図５のＸ１−Ｘ１線の断面図である。 図１の裏面加工工程後の半導体ウエハの要部断面図である。 図１のレーザ照射工程中の半導体ウエハの要部断面図である。 図８の改質領域の断面形状の一例を示す半導体ウエハの要部拡大断面図である。 図８の改質領域の平面形状の一例を示す半導体ウエハの要部拡大平面図である。 図８の改質領域の平面形状の他の一例を示す半導体ウエハの要部拡大平面図である。 図１のウエハマウント工程後の半導体ウエハおよびこれが貼り付けられた治具の全体平面図である。 図１２のＸ２−Ｘ２線の断面図である。 図１の分割工程後の半導体ウエハの断面図である。 図１４の半導体ウエハの要部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法により製造された半導体装置の一例の断面図である。 本発明の他の実施の形態である半導体装置の製造工程における図１のレーザ照射工程後の半導体ウエハの断面図であって、図５のＸ１−Ｘ１線に相当する箇所の断面図である。 図１のレーザ照射工程後の半導体ウエハの断面図であって図５のＸ１−Ｘ１線に直交するＹ１−Ｙ１線に相当する箇所の断面図である。 図１７の領域Ｒ２の拡大断面図である。 本発明の他の実施の形態である半導体装置の製造工程における図１の分割工程後の半導体ウエハの要部拡大断面図である。 レーザ照射工程時の半導体ウエハの断面図である。 レーザ照射工程時の半導体ウエハの断面図である。 本発明の他の実施の形態である半導体装置の製造工程におけるレーザ照射工程時のフロー図である。 図２３の半導体装置の製造工程における冷却工程時の説明図である。 本発明の他の実施の形態である半導体装置の製造方法であって、図１のウエハマウント工程後の治具および半導体ウエハの断面図である。 図２５に続く図１の分割工程後の治具および半導体ウエハの断面図である。 本発明の他の実施の形態の半導体装置の製造工程であって、図１の前工程後の半導体ウエハの主面の要部拡大平面図である。 本発明のさらに他の実施の形態の半導体装置の製造工程であって、図１の前工程後の半導体ウエハの主面の要部拡大平面図である。 図２７および図２８のＸ３−Ｘ３線の断面図である。 本発明の他の実施の形態の半導体装置の製造工程のフロー図である。 本発明の他の実施の形態の半導体装置の製造工程のレーザ照射工程中の半導体ウエハの要部断面図である。 。図３１に続く半導体装置の製造工程中の半導体ウエハの一例の要部拡大平面図である。 図３２のＸ４−Ｘ４線の断面図である。 図３２のＸ５−Ｘ５線の断面図である。 図３０の分割工程後の半導体ウエハの要部拡大断面図である。 本発明の他の実施の形態である半導体装置の製造工程の前工程後の半導体ウエハの要部拡大平面図である。 図３６のＸ６−Ｘ６線の断面図である。 図３６のＸ７−Ｘ７線の断面図である。
符号の説明
１Ｗ 半導体ウエハ
１Ｃ 半導体チップ
１Ｓ 半導体基板
１Ｌ 配線層
１Ｌｉ，１Ｌｉ１，１Ｌｉ２，１Ｌｉ３ 層間絶縁膜
１ＬＢ ボンディングパッド
１ＬＢｔ テスト用のボンディングパッド
１Ｌｐ 表面保護膜
２ 開口部
３ａ テープ
５ 吸着ステージ
８ 治具
８ａ テープ
８ａ１ テープベース
８ａ２ 接着層
８ｂ リング
８ｂ１，８ｂ２ 切り欠き部
１０ 載置台
１４ 半導体装置
１５ プリント配線基板
１６ バンプ電極
１７ ダイアタッチフィルム
１８ ボンディングワイヤ
１９ スペーサ
２０ 封止体
２５ ノズル
２６ 冷却槽
２７ レーザ光放射部
２８ 冷凍庫
２８ａ シャッタ
３０ 溝
３１ 溝
ＣＲ 切断領域
Ａｍ アライメントターゲット
ＬＢ レーザ光
ＰＬ 改質領域
ＰＬ１ 改質領域（第１改質領域）
ＰＬ２ 改質領域（第２改質領域）
ＰＬ３ 改質領域
Ｌｋ１ 低誘電率膜
ＣＷ 冷却水

Claims (12)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）主面と、前記主面に形成された層間絶縁膜と、前記層間絶縁膜上に形成された低誘電率膜と、前記主面とは反対側の裏面とを備えた半導体基板を有する半導体ウエハを用意する工程；
    （ｂ）前記半導体ウエハの切断領域にレーザを照射し、前記半導体ウエハの内部を加熱および溶融することで、改質領域を形成する工程；
    （ｃ）前記（ｂ）工程の後、前記改質領域を起点として前記半導体ウエハを複数の半導体チップに分割する工程；
    ここで、
    前記（ｂ）工程では、前記半導体ウエハの前記切断領域に前記レーザを照射することで形成される前記改質領域が前記低誘電率膜の一部、前記層間絶縁膜の一部、および前記半導体基板の一部と接し、かつ前記切断領域における前記主面に形成されたアライメントターゲットまたはパッドとは接しないように、前記レーザを照射する。
  2. 請求項１記載の半導体装置の製造方法において、前記改質領域を、前記半導体ウエハの主面に沿って直線状または破線状に形成することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記低誘電率膜を分割することが難しい箇所に集中して前記改質領域を形成することを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記半導体ウエハの前記配線層の最上層に形成されている表面保護膜から前記低誘電率膜までの積層膜のうち、前記分離領域の表面保護膜から前記低誘電率膜の一部を前記分離領域に沿って除去する工程を有することを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記半導体ウエハをペルチェ素子により冷却することを特徴とする半導体装置の製造方法。
  6. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）主面と、前記主面に形成された層間絶縁膜と、前記層間絶縁膜上に形成された低誘電率膜と、前記主面とは反対側の裏面とを備えた半導体基板を有する半導体ウエハを用意する工程；
    （ｂ）前記半導体ウエハの切断領域にレーザを照射し、前記半導体ウエハの内部を加熱および溶融することで、第１改質領域と、前記第１改質領域から離れた位置に第２改質領域を形成する工程；
    （ｃ）前記（ｂ）工程の後、前記第１および第２改質領域を起点として前記半導体ウエハを複数の半導体チップに分割する工程；
    ここで、
    前記（ｂ）工程では、前記半導体ウエハの前記切断領域に前記レーザを照射することで形成される前記第２改質領域が前記低誘電率膜の一部、前記層間絶縁膜の一部、および前記半導体基板の一部と接し、かつ前記切断領域における前記主面に形成されたアライメントターゲットまたはパッドと接しないように、前記レーザを照射する。
  7. 請求項６記載の半導体装置の製造方法において、前記第１改質領域の形状と、前記第２改質領域の形状とを変えることを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、前記第２改質領域の方が、前記第１改質領域よりも小さいことを特徴とする半導体装置の製造方法。
  9. 請求項７記載の半導体装置の製造方法において、前記第１改質領域を前記半導体ウエハの主面に沿って直線状に形成し、前記第２改質領域を前記半導体ウエハの主面に沿って破線状に形成することを特徴とする半導体装置の製造方法。
  10. 請求項６記載の半導体装置の製造方法において、前記低誘電率膜を分割することが難しい箇所に前記第２改質領域を集中して形成することを特徴とする半導体装置の製造方法。
  11. 請求項６記載の半導体装置の製造方法において、前記半導体ウエハの前記配線層の最上層の表面保護膜から前記低誘電率膜までの積層膜のうち、前記分離領域の表面保護膜から前記低誘電率膜の一部を前記分離領域に沿って除去する工程を有することを特徴とする半導体装置の製造方法。
  12. 請求項６記載の半導体装置の製造方法において、前記半導体ウエハをペルチェ素子により冷却することを特徴とする半導体装置の製造方法。
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344795A (ja) * 2005-06-09 2006-12-21 Disco Abrasive Syst Ltd ウエーハの分割方法
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
JP4767711B2 (ja) * 2006-02-16 2011-09-07 株式会社ディスコ ウエーハの分割方法
US20070207568A1 (en) * 2006-03-01 2007-09-06 Hem Takiar SiP module with a single sided lid
MY149292A (en) * 2007-01-17 2013-08-30 Univ Illinois Optical systems fabricated by printing-based assembly
JP5139739B2 (ja) * 2007-07-19 2013-02-06 パナソニック株式会社 積層体の割断方法
JP5342772B2 (ja) * 2007-10-12 2013-11-13 浜松ホトニクス株式会社 加工対象物切断方法
KR100985565B1 (ko) * 2008-07-04 2010-10-05 삼성전기주식회사 시스템 인 패키지 모듈 및 이를 구비하는 휴대용 단말기
DE102008047863A1 (de) 2008-09-18 2010-04-01 Infineon Technologies Ag Verfahren zum Vereinzeln von Halbleiterbausteinen
US8017942B2 (en) * 2008-11-25 2011-09-13 Infineon Technologies Ag Semiconductor device and method
JP5495647B2 (ja) * 2009-07-17 2014-05-21 株式会社ディスコ ウェーハの加工方法
JP2010093273A (ja) * 2009-11-13 2010-04-22 Casio Computer Co Ltd 半導体装置の製造方法
KR101096263B1 (ko) * 2009-12-29 2011-12-22 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
JP5554838B2 (ja) * 2010-07-26 2014-07-23 浜松ホトニクス株式会社 レーザ加工方法
JP2012033637A (ja) 2010-07-29 2012-02-16 Nitto Denko Corp ダイシングテープ一体型半導体裏面用フィルム及び半導体装置の製造方法
DE102010045056B4 (de) * 2010-09-10 2015-03-19 Epcos Ag Verfahren zum Herstellen von Chip-Bauelementen
JP5580701B2 (ja) 2010-09-13 2014-08-27 日東電工株式会社 ダイシング・ダイボンドフィルム
JP5608521B2 (ja) * 2010-11-26 2014-10-15 新光電気工業株式会社 半導体ウエハの分割方法と半導体チップ及び半導体装置
US8809120B2 (en) 2011-02-17 2014-08-19 Infineon Technologies Ag Method of dicing a wafer
JP5939752B2 (ja) * 2011-09-01 2016-06-22 株式会社ディスコ ウェーハの分割方法
CN102339816A (zh) * 2011-09-30 2012-02-01 上海宏力半导体制造有限公司 晶圆测试键结构及晶圆测试方法
US8624348B2 (en) 2011-11-11 2014-01-07 Invensas Corporation Chips with high fracture toughness through a metal ring
JP2013172115A (ja) * 2012-02-23 2013-09-02 Zhihao Chen エコ加工のウェハー製造方法
US9040389B2 (en) 2012-10-09 2015-05-26 Infineon Technologies Ag Singulation processes
JP6026222B2 (ja) * 2012-10-23 2016-11-16 株式会社ディスコ ウエーハの加工方法
CN102962588B (zh) * 2012-12-12 2015-04-22 东莞市中镓半导体科技有限公司 一种制备隐形结构衬底的方法
JP5580439B2 (ja) * 2013-01-29 2014-08-27 アギア システムズ インコーポレーテッド 注入された不純物を用いて半導体ウエハを個々の半導体ダイに分離する方法
JP6504686B2 (ja) * 2013-09-20 2019-04-24 株式会社東京精密 レーザーダイシング装置及びレーザーダイシング方法
JP6366914B2 (ja) 2013-09-24 2018-08-01 株式会社東芝 多接合型太陽電池
JP5906265B2 (ja) * 2014-03-03 2016-04-20 株式会社ディスコ ウエーハの分割方法
CN103956331B (zh) * 2014-04-29 2016-09-28 复旦大学 一种用于多孔互连介质表面封孔的薄膜及其制备方法
US9093518B1 (en) 2014-06-30 2015-07-28 Applied Materials, Inc. Singulation of wafers having wafer-level underfill
US9165832B1 (en) 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
US9130057B1 (en) 2014-06-30 2015-09-08 Applied Materials, Inc. Hybrid dicing process using a blade and laser
JP2016042512A (ja) * 2014-08-15 2016-03-31 株式会社ディスコ ウエーハの加工方法
JP6399913B2 (ja) 2014-12-04 2018-10-03 株式会社ディスコ ウエーハの生成方法
JP6391471B2 (ja) * 2015-01-06 2018-09-19 株式会社ディスコ ウエーハの生成方法
JP6395633B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6395632B2 (ja) 2015-02-09 2018-09-26 株式会社ディスコ ウエーハの生成方法
JP6521695B2 (ja) * 2015-03-27 2019-05-29 株式会社ディスコ ウエーハの加工方法
JP6429715B2 (ja) 2015-04-06 2018-11-28 株式会社ディスコ ウエーハの生成方法
JP6425606B2 (ja) 2015-04-06 2018-11-21 株式会社ディスコ ウエーハの生成方法
JP6494382B2 (ja) 2015-04-06 2019-04-03 株式会社ディスコ ウエーハの生成方法
GB201509766D0 (en) * 2015-06-05 2015-07-22 Element Six Technologies Ltd Method of fabricating diamond-semiconductor composite substrates
JP6472333B2 (ja) 2015-06-02 2019-02-20 株式会社ディスコ ウエーハの生成方法
JP6482423B2 (ja) 2015-07-16 2019-03-13 株式会社ディスコ ウエーハの生成方法
JP6482425B2 (ja) 2015-07-21 2019-03-13 株式会社ディスコ ウエーハの薄化方法
JP6472347B2 (ja) 2015-07-21 2019-02-20 株式会社ディスコ ウエーハの薄化方法
JP6576211B2 (ja) * 2015-11-05 2019-09-18 株式会社ディスコ ウエーハの加工方法
US11276600B2 (en) 2016-03-31 2022-03-15 Mitsui Chemicals Tohcello, Inc. Film for component manufacture and component manufacturing method
KR102082065B1 (ko) * 2016-03-31 2020-02-26 미쓰이 가가쿠 토세로 가부시키가이샤 부품 제조용 필름 및 부품의 제조 방법
JP6690983B2 (ja) 2016-04-11 2020-04-28 株式会社ディスコ ウエーハ生成方法及び実第２のオリエンテーションフラット検出方法
CN105728956B (zh) * 2016-05-09 2017-07-04 环维电子(上海)有限公司 一种sip模组的镭射切割方法及***
JP6817822B2 (ja) * 2017-01-18 2021-01-20 株式会社ディスコ 加工方法
JP6858587B2 (ja) 2017-02-16 2021-04-14 株式会社ディスコ ウエーハ生成方法
JP2018160623A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置の製造方法
DE102017121679A1 (de) * 2017-09-19 2019-03-21 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln von Halbleiterbauteilen und Halbleiterbauteil
JP6903532B2 (ja) 2017-09-20 2021-07-14 キオクシア株式会社 半導体装置およびその製造方法
JP6925945B2 (ja) * 2017-11-30 2021-08-25 株式会社ディスコ ウエーハの加工方法
JP7137930B2 (ja) * 2018-01-11 2022-09-15 株式会社ディスコ 被加工物の加工方法
JP6573085B2 (ja) * 2018-01-17 2019-09-11 株式会社東京精密 レーザーダイシング装置及びレーザーダイシング方法
KR20210082487A (ko) * 2018-10-30 2021-07-05 하마마츠 포토닉스 가부시키가이샤 레이저 가공 방법
US11315878B2 (en) * 2018-10-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Photonics integrated circuit package
JP7343271B2 (ja) * 2018-11-06 2023-09-12 ローム株式会社 半導体素子、および半導体素子の製造方法
CN111199951B (zh) * 2018-11-20 2021-12-03 中芯集成电路（宁波）有限公司 半导体器件及其制作方法、对位标记的制作方法
US11049816B2 (en) * 2018-11-20 2021-06-29 Ningbo Semiconductor International Corporation Alignment mark and semiconductor device, and fabrication methods thereof
JP2020150168A (ja) 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置および半導体装置の製造方法
US11289378B2 (en) * 2019-06-13 2022-03-29 Wolfspeed, Inc. Methods for dicing semiconductor wafers and semiconductor devices made by the methods
JP2019161240A (ja) * 2019-06-18 2019-09-19 株式会社東京精密 レーザーダイシング装置及びレーザーダイシング方法
US11282746B2 (en) 2019-12-27 2022-03-22 Micron Technology, Inc. Method of manufacturing microelectronic devices, related tools and apparatus
KR20210089498A (ko) 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07256479A (ja) 1994-03-23 1995-10-09 Nippondenso Co Ltd レーザ加工装置およびレーザ加工方法
JPH0929472A (ja) 1995-07-14 1997-02-04 Hitachi Ltd 割断方法、割断装置及びチップ材料
JP3751970B2 (ja) 2000-09-13 2006-03-08 浜松ホトニクス株式会社 レーザ加工装置
JP4659300B2 (ja) 2000-09-13 2011-03-30 浜松ホトニクス株式会社 レーザ加工方法及び半導体チップの製造方法
JP2003151924A (ja) 2001-08-28 2003-05-23 Tokyo Seimitsu Co Ltd ダイシング方法およびダイシング装置
JP2003173988A (ja) 2001-12-04 2003-06-20 Furukawa Electric Co Ltd:The 半導体ウェハのダイシング方法
JP3624909B2 (ja) 2002-03-12 2005-03-02 浜松ホトニクス株式会社 レーザ加工方法
EP2216128B1 (en) 2002-03-12 2016-01-27 Hamamatsu Photonics K.K. Method of cutting object to be processed
JP2003320466A (ja) 2002-05-07 2003-11-11 Disco Abrasive Syst Ltd レーザビームを使用した加工機
JP3934476B2 (ja) 2002-05-10 2007-06-20 独立行政法人科学技術振興機構 レーザ割断加工において冷凍チャッキングを使用した割断方法および装置
JP2004165227A (ja) * 2002-11-08 2004-06-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US20050110151A1 (en) * 2002-11-15 2005-05-26 Itaru Tamura Semiconductor device
JP2004179302A (ja) 2002-11-26 2004-06-24 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
JP2004186635A (ja) 2002-12-06 2004-07-02 Sharp Corp 半導体基板の切断装置および切断方法
US20050023260A1 (en) * 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
JP4542789B2 (ja) * 2003-01-10 2010-09-15 株式会社東芝 半導体装置の製造装置及びその製造方法
US6756562B1 (en) 2003-01-10 2004-06-29 Kabushiki Kaisha Toshiba Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
JP4136684B2 (ja) * 2003-01-29 2008-08-20 Ｎｅｃエレクトロニクス株式会社 半導体装置及びそのダミーパターンの配置方法
TWI240965B (en) 2003-02-28 2005-10-01 Toshiba Corp Semiconductor wafer dividing method and apparatus
JP2004282037A (ja) 2003-02-28 2004-10-07 Toshiba Corp 半導体装置の製造方法及び半導体装置の製造装置
TWI318649B (en) * 2003-06-06 2009-12-21 Hitachi Chemical Co Ltd Sticking sheep, connecting sheet unified with dicing tape,and fabricating method of semiconductor device
JP2005019667A (ja) * 2003-06-26 2005-01-20 Disco Abrasive Syst Ltd レーザ光線を利用した半導体ウエーハの分割方法
JP2005028438A (ja) 2003-07-11 2005-02-03 Disco Abrasive Syst Ltd レーザ光線を利用する加工装置
JP4703983B2 (ja) 2003-07-18 2011-06-15 浜松ホトニクス株式会社 切断方法
JP2005116844A (ja) * 2003-10-09 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

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