JP4809590B2 - 電子装置 - Google Patents
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Description
(2)上記(1)項の電子装置において、前記第2の半導体集積回路装置は、前記CMOS信号からなるデータおよびデータ反転信号が前記第1の半導体集積回路装置または前段に接続された前記第2の半導体集積回路装置から入力されることを特徴とする。
(3)上記(1)項の電子装置において、前記第2の半導体集積回路装置は、前記第1の半導体集積回路装置または前段に接続された前記第2の半導体集積回路装置からの差動信号からなるデータが前記CMOS信号からなるデータに変換され、前記データ反転信号が内部で生成されることを特徴とする。
(4)上記(1)項の電子装置において、前記第2の半導体集積回路装置は、前記第1の半導体集積回路装置または前段に接続された前記第2の半導体集積回路装置からのCMOS信号または差動信号からなるデータのどちらか一方を選択する受信部を有し、CMOS信号が選択されたとき、前記データ反転信号が前記第1の半導体集積回路装置または前段に接続された前記第2の半導体集積回路装置から入力され、差動信号が選択されたとき、前記データ反転信号が前記受信部で生成されることを特徴とする。
(5)上記(4)項の電子装置において、前記各第2の半導体集積回路装置は前記第1の半導体集積回路装置からのデータが順次転送されるようにカスケード接続され、初段の前記第2の半導体集積回路装置には、前記第1の半導体集積回路装置からの差動信号からなるデータが転送され、2段目以降の前記第2の半導体集積回路装置には、前段に接続された前記第2の半導体集積回路装置からのCMOS信号からなるデータが転送されることを特徴とする。
(6)上記(5)項の電子装置において、前記受信部が、差動信号が選択されたとき1対で少なくとも2ビット分のデータを含む差動信号が受信され前記少なくとも2ビット分のデータを同一配線に時間多重化されたCMOS信号として出力する差動信号レシーバと、CMOS信号が選択されたとき受信されるCMOS信号を差動信号レシーバからバイパスさせるバイパス回路とを有することを特徴とする。
(7)上記(6)項の電子装置において、前記受信部が、前記差動信号レシーバからのCMOS信号を差動信号に対して少なくとも2分周させて1ビットずつのパラレルのCMOS信号として出力する分周回路を有することを特徴とする。
(8)上記(7)項の電子装置において、さらに、前記受信部が前記データ反転信号を生成するデータ反転信号生成回路と、前記分周回路からのデータを前記1次反転するデータ1次反転回路とを有することを特徴とする。
(9)上記(3)〜(8)項のいずれか1項の電子装置において、前記差動信号がRSDS信号、min−LVDS信号またはCMADS信号のうちの1つであることを特徴とする。
(10)上記(1)〜(9)項のいずれか1項の電子装置において、表示装置として用いられ、前記第1の半導体集積回路装置が制御回路であり、前記第2の半導体集積回路装置がデータ側駆動回路であることを特徴とする。
(11)上記(10)項の電子装置において、液晶表示装置として用いられることを特徴とする。
(1)表示データDATA:CMOS信号やRSDS信号の区分なし
(2)表示データDA:CMOS信号
(3)表示データD00〜D05,D10〜D15,D20〜D25:CMOS信号
(4)表示データDN/DP:RSDS信号
(5)表示データD00N/D00P〜D02N/D02P,D10N/D10P〜D12N/D12P,D20N/D20P〜D22N/D22P:RSDS信号
(6)クロック信号CLK:CMOS信号やRSDS信号の区分なし
(7)クロック信号CK:CMOS信号
(8)クロック信号CKN/CKP:RSDS信号
(9)スタート信号STH、ラッチ信号STB、データ反転信号INV:CMOS信号
2、102、202 コントローラ(制御回路;第1の半導体集積回路装置)
4、104、204 データドライバ(データ側駆動回路;第2の半導体集積回路装置)
10 レシーバ(受信部)
11a,11b RSDSレシーバ
12a,12b バイパス回路
13a,13b 分周回路
14 データ反転信号生成回路
15 データ1次反転回路
16a,16b,16c セレクタ
17 データ反転検出回路
18 第1判定回路
19 第2判定回路
Claims (6)
- 第1の半導体集積回路装置と、複数の第2の半導体集積回路装置と、を備える電子装置であって、
前記各第2の半導体集積回路装置は前記第1の半導体集積回路装置からのデータが順次転送されるようにカスケード接続され、
初段の前記第2の半導体集積回路装置には、前記第1の半導体集積回路装置からの差動信号からなるデータが転送され、2段目以降の前記第2の半導体集積回路装置には、前段に接続された前記第2の半導体集積回路装置からのCMOS信号からなるデータが転送され、
前記各第2の半導体集積回路装置は、
前記第1の半導体集積回路装置または前段に接続された前記第2の半導体集積回路装置からのCMOS信号または差動信号からなるデータのどちらか一方を選択する機能を備え、差動信号が選択されたとき、前記第1の半導体集積回路装置から受信する差動信号からなるデータをCMOS信号からなるデータに変換するとともに前記転送するCMOS信号の1ビット前のデータと1ビット後のデータとの反転するビット数を1ビットのデータ毎に検出しその反転ビット数に応じたデータ反転信号を生成し、そのデータ反転信号に応じてデータの論理を1次反転させ、CMOS信号が選択されたとき、前記データ反転信号が前段に接続された前記第2の半導体集積回路装置から入力される受信部と、
前記1次反転されたデータを取り込むデータ取り込み回路と、
を有し、
前記データ取り込み回路は、データの内部配線と、データレジスタと、データレジスタのデータ入力の直前位置に配置され、前記内部配線を介して前記受信部から入力された前記1次反転されたデータを前記データ反転信号に基いて2次反転させて前記1次反転前の元の論理に復帰させて前記データレジスタにデータとして入力させるデータ2次反転回路とを有し、
前記受信部が、差動信号が選択されたとき1対で少なくとも2ビット分のデータを含む差動信号が受信され前記少なくとも2ビット分のデータを同一配線に時間多重化されたCMOS信号として出力する差動信号レシーバと、CMOS信号が選択されたとき受信されるCMOS信号を差動信号レシーバからバイパスさせるバイパス回路とを有することを特徴とする電子装置。 - 前記受信部が、前記差動信号レシーバからのCMOS信号を差動信号に対して少なくとも2分周させて1ビットずつのパラレルのCMOS信号として出力する分周回路を有することを特徴とする請求項1記載の電子装置。
- さらに、前記受信部が前記データ反転信号を生成するデータ反転信号生成回路と、前記分周回路からのデータを前記1次反転するデータ1次反転回路とを有することを特徴とする請求項2記載の電子装置。
- 前記差動信号がRSDS信号、min−LVDS信号またはCMADS信号のうちの1つであることを特徴とする請求項1〜3のいずれか1項に記載の電子装置。
- 表示装置として用いられ、前記第1の半導体集積回路装置が制御回路であり、前記第2の半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項1〜4のいずれか1項に記載の電子装置。
- 液晶表示装置として用いられることを特徴とする請求項5記載の電子装置。
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